專利名稱：具有部分絕緣體基或部分空洞基外延硅構(gòu)造的半導體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導體器件，特別是涉及可以在使用SOI(絕緣體基外延硅)襯底或SON(Silicon On Nothing空洞基外延硅)襯底的系統(tǒng)LSI中使用的技術(shù)。
然而，在SOI上邊形成的MOS晶體管，要形成溝道的體區(qū)域的電位常常會產(chǎn)生由懸浮所引起的特異的動作現(xiàn)象。人們把這種現(xiàn)象叫做襯底浮置效應。襯底浮置效應，將成為半導體元件中的漏電流或閾值電壓變動的原因。因此，SOI上邊的MOS晶體管，對于對漏電流或閾值電壓要求高度控制性的電路，例如DRAM單元陣列或讀出放大器等是不合適的。另一方面，對于進行數(shù)字動作的邏輯電路等來說，SOI上邊的MOS晶體管是最合適的。如上所述，SOI存在著對每一種電路的種類的合適和不合適。
于是，人們提出了在半導體襯底上邊部分地形成SOI的構(gòu)造(以下，叫做部分SOI(圖形化的SOI)構(gòu)造)的方案。本構(gòu)造，在半導體襯底上邊的一部分上形成SOI，在已設(shè)置了SOI的區(qū)域(SOI區(qū)域)上形成邏輯電路，而在不設(shè)置SOI的區(qū)域(體區(qū)域)上則形成DRAM單元等。關(guān)于部分SOI構(gòu)造的形成方法的方案，已在特開平8-17694號公報、特開平10-303385號、特開平8-316431號、特開平7-106434號、特開平11-238860號、特開2000-91534號、特開2000-243944號公報、由Robert Hannon等人在2000 Symposium on VLSI TechnologyDigest of Technical Papers，pp.66-67、由Ho等人在2001 IEDMTechnical Digest pp.503-506等上提了出來。
若使用部分SOI構(gòu)造，則可以在同一半導體襯底上邊，取決于半導體元件的特性分開使用SOI上邊的MOS晶體管和硅襯底上邊的MOS晶體管。因此可以實現(xiàn)系統(tǒng)LSI的高速·高性能化。

發(fā)明內(nèi)容
但是，在SOI區(qū)域和體區(qū)域之間的邊界附近，將伴隨著邊界的形成方法或襯底構(gòu)造的變化而產(chǎn)生應力。該應力將成為電子或空穴遷移率的變化或晶體缺陷發(fā)生的原因。其結(jié)果是，如果是作為上述現(xiàn)有的部分SOI構(gòu)造，則與SOI區(qū)域和體區(qū)域之間的邊界接連存在的半導體元件的特性有時候會發(fā)生變化。
本發(fā)明的半導體器件的一個方面，包括設(shè)置在半導體襯底上邊，與上述半導體襯底電連起來的第1半導體層；設(shè)置在上述第1半導體層的附近，與上述半導體襯底電隔離的第2半導體層；分別設(shè)置在上述第1、第2半導體層上邊，分別具有與上述第1、第2半導體層的邊界平行地配置的柵極電極的第1、第2MOS晶體管。
歸因于把元件區(qū)配置為使得恰好從體區(qū)域和SOI區(qū)域之間的邊界隔離開足夠的安全距離，因而可以防止由在邊界處發(fā)生的應力產(chǎn)生的半導體器件的特性變化。此外，歸因于把元件區(qū)配置為使得恰好從體區(qū)域和SOI區(qū)域之間的邊界隔離開足夠的安全距離，因而可以使元件區(qū)與邊界進行隔離的距離變成為小于安全距離。為此，在可以防止由應力產(chǎn)生的半導體器件的特性的變化的同時，還可以防止死空間的增加。


圖1A是本發(fā)明的實施形態(tài)1的半導體器件的平面圖。
圖1B到圖1D分別是沿著圖1A的1B-1B線、1C-1C線、和1D-1D線的剖面圖。
圖2A是MOS晶體管的剖面圖。
圖2B的曲線圖示出了距體區(qū)域和SOI區(qū)域之間的邊界的距離和應力之間的關(guān)系。
圖3A是本發(fā)明的實施形態(tài)1的半導體器件的剖面圖。
圖3B的曲線圖示出了距體區(qū)域和SOI區(qū)域之間的邊界的距離與閾值電壓的變化量之間的關(guān)系。
圖4A是本發(fā)明的實施形態(tài)2的半導體器件的平面圖。
圖4B和圖4C分別是圖4A的4B-4B線和4C-4C線的剖面圖。
圖5A到圖5C的剖面圖依次示出了本發(fā)明的實施形態(tài)1、2的變形例1的半導體器件的制造工序。
圖6A到圖6C的剖面圖依次示出了本發(fā)明的實施形態(tài)1、2的變形例2的半導體器件的制造工序。
圖7A是本發(fā)明的實施形態(tài)1、2的變形例3的半導體器件的平面圖。
圖7B是本發(fā)明的實施形態(tài)1、2的變形例4的半導體器件的平面圖。
圖8A是本發(fā)明的實施形態(tài)3的半導體器件的平面圖。
圖8B是圖8A的一部分區(qū)域的擴大圖。
圖8C是沿著圖8A的8C-8C線的剖面圖。
圖9是本發(fā)明的實施形態(tài)3的變形例的半導體器件的剖面圖。
圖10A是本發(fā)明的實施形態(tài)4的半導體器件的平面圖。
圖10B到圖10D分別是沿著圖10A的10B-10B線，10C-10C線和10D-10D線的剖面圖。
具體實施例方式
用圖1A對本發(fā)明的實施形態(tài)1的半導體器件進行說明。圖1A是具有部分SOI構(gòu)造的半導體器件的平面圖。
如圖所示，半導體器件1具有體區(qū)域和SOI區(qū)域。在體區(qū)域和SOI區(qū)域內(nèi)設(shè)置有借助于元件隔離區(qū)STI彼此電隔離的元件區(qū)AA1到AA6。在元件區(qū)AA1到AA6上，分別設(shè)置有MOS晶體管TR1到TR6。MOS晶體管TR1到TR6，分別具有柵極電極16a到16f。 MOS晶體管TR1、TR2、TR4、TR5的柵極電極16a、16b、16d、16e，被配置為與體區(qū)域和SOI區(qū)域之間的邊界線平行。此外，MOS晶體管TR3、TR6的柵極電極16c、16f，被配置為與體區(qū)域和SOI區(qū)域之間的邊界線垂直。
元件區(qū)AA1與體區(qū)域和SOI區(qū)域的邊界僅僅隔離開規(guī)定的距離d1，元件區(qū)AA2、AA3與體區(qū)域和SOI區(qū)域的邊界僅僅隔離開規(guī)定的距離d2。此外元件區(qū)AA4，與體區(qū)域和SOI區(qū)域的邊界僅僅隔離開規(guī)定的距離d1’，元件區(qū)AA5、AA6與體區(qū)域和SOI區(qū)域的邊界僅僅隔離開規(guī)定的距離d2’。距離d1’、d2’是可以避開在體區(qū)域和SOI區(qū)域之間的邊界處發(fā)生的應力影響的安全距離。對于該安全距離將在后邊說明。另外，d1＜d2，d1’＜d2’。就是說，元件區(qū)AA1、AA4小于安全距離且與邊界鄰接。但是，從體區(qū)域和SOI區(qū)域之間的邊界，到MOS晶體管TR1、TR4的溝道區(qū)域為止的距離分別被設(shè)定為大于安全距離。
其次，用圖1B到圖1D，對圖1A所示的半導體器件的剖面構(gòu)造進行說明。圖1B到圖1D，分別是沿著圖1A的1B-1B線、1C-1C線、和1D-1D線的剖面圖。
如圖所示，在硅襯底10上部分地設(shè)置有SOI構(gòu)造。就是說，在硅襯底10的一部分的區(qū)域上邊設(shè)置有絕緣層11，在絕緣層11上邊設(shè)置有半導體層12。絕緣層11例如是硅氧化膜，以后，叫做BOX(填埋氧化物)層。此外，半導體層12是例如硅層，以后，叫做SOI層。此外，在硅襯底10的另一方的區(qū)域上邊設(shè)置有半導體層，例如硅層13。如上所述，設(shè)置有含有硅襯底10上邊的BOX層11和SOI層12的SOI構(gòu)造的區(qū)域是SOI區(qū)域，在硅襯底10上邊設(shè)置有硅層13的區(qū)域是體區(qū)域。SOI層12，借助于BOX層11與硅襯底10電隔離，另一方面，硅層13則與硅襯底10電連。在體區(qū)域和SOI區(qū)域上，分別設(shè)置有元件區(qū)AA1到AA3以及元件區(qū)AA4到AA6，各個元件區(qū)AA1到AA6被元件隔離區(qū)域STI包圍起來。另外，SOI區(qū)域內(nèi)的元件隔離區(qū)STI和體區(qū)域及SOI區(qū)域之間的邊界部分的元件隔離區(qū)域STI，至少被形成為到達BOX層11。
如上所述，在元件區(qū)AA1到AA6上，分別設(shè)置有MOS晶體管TR1到TR6。設(shè)置在元件區(qū)AA1到AA6內(nèi)的MOS晶體管TR1到TR3，分別具有源極·漏極區(qū)和柵極電極。MOS晶體管TR1、TR2的源極區(qū)14a、14b和漏極區(qū)15a、15b彼此隔離開來被設(shè)置于各個元件區(qū)AA1、AA2內(nèi)硅層13的表面中。而MOS晶體管TR1、TR2的柵極電極16a、16b，則通過未畫出來的柵極絕緣膜，分別設(shè)置在源極區(qū)14a和漏極區(qū)15a之間以及源極區(qū)14b與漏極區(qū)15b之間的硅層13上邊。另外，MOS晶體管TR1，源極區(qū)14a被設(shè)置為與體區(qū)域和SOI區(qū)域之間的邊界鄰近，而且，源極區(qū)14a被設(shè)置為與硅層13同電位。對于MOS晶體管TR3來說，未畫出來的源極區(qū)和漏極區(qū)，也彼此隔離被設(shè)置于元件區(qū)AA3內(nèi)硅層13的表面中。此外，在源極·漏極區(qū)間的硅層13上邊，通過未畫出來的柵極絕緣膜設(shè)置有柵極電極16c。設(shè)置在元件區(qū)AA4到AA6內(nèi)的MOS晶體管TR4到TR6，也分別具有源極·漏極區(qū)和柵極電極。MOS晶體管TR4、TR5的源極區(qū)14d、14e和漏極區(qū)15d、15e彼此隔離開來被設(shè)置于各個元件區(qū)AA4、AA5內(nèi)硅層13的表面中。而MOS晶體管TR4、TR5的柵極電極16d、16e，則通過未畫出來的柵極絕緣膜，分別設(shè)置在源極區(qū)14d和漏極區(qū)15d之間以及源極區(qū)14e與漏極區(qū)15e之間的硅層13上邊。另外，對于MOS晶體管TR6來說，未畫出來的源極區(qū)和漏極區(qū)也彼此隔離被設(shè)置于元件區(qū)AA3內(nèi)硅層13的表面中。此外，在源極·漏極區(qū)間的硅層13上邊，通過未畫出來的柵極絕緣膜設(shè)置有柵極電極16f。另外，設(shè)置在元件區(qū)AA4和AA5中的源極區(qū)14d、14e，漏極區(qū)15d、15e以及元件區(qū)AA6中的未畫出來的源極·漏極區(qū)，被設(shè)置為使得其底部到達BOX層11。
其次，用圖2A，對圖1A的說明中說過的‘安全距離’進行說明。圖2A是具有部分SOI構(gòu)造的半導體器件的剖面圖，特別示出了體區(qū)域。如圖所示，假定鄰近體區(qū)域與SOI區(qū)域之間的邊界在體區(qū)域上設(shè)置有MOS晶體管。就如在現(xiàn)有技術(shù)中所說明的那樣，在體區(qū)域和SOI區(qū)域之間的邊界附近，伴隨著邊界的形成方法或襯底構(gòu)造的變化會發(fā)生應力。在圖2A中，從體區(qū)域與SOI區(qū)域之間的邊界延伸出來的箭頭F1表示應力。該應力F1，如上所述，將成為晶體缺陷或漏電流的發(fā)生原因。拿圖2A的例子來說，當應力作用到區(qū)域B1的源極區(qū)14a與硅層13之間的pn結(jié)上時，就會發(fā)生在源極區(qū)14a與硅層13之間流動的漏電流。這在SOI區(qū)域中也是同樣的。應力在邊界部分處最強，隨著從邊界離去而衰減。這樣一來，可知從邊界理所當然地要離開一個距離，就是說恰好離開作用應力已充分衰減那種程度的距離來配置半導體元件，從維持半導體元件的可靠性觀點來看是理想的。如上所述，應力衰減到不給半導體元件造成影響的那種程度的距邊界的距離就是‘安全距離’。本實施形態(tài)中的元件區(qū)AA2、AA3、AA5、AA6被配置為距體區(qū)域和SOI區(qū)域之間的邊界分別僅隔離開體區(qū)域和SOI區(qū)域的安全距離d2、d2’。
另外，圖2B示出了應力分布的一個例子。圖2B的曲線圖示出了距體區(qū)域和SOI區(qū)域之間的邊界的距離和要作用的應力強度之間的關(guān)系?？v軸示出的是應力，正的值表示壓縮應力，負的值表示拉伸應力。橫軸示出的是距離。正的值表示是體區(qū)域，負的值表示是SOI區(qū)域。
如圖所示，可知應力在邊界部分處最強，隨著從邊界離開而逐漸衰減。
如上所述，如果是本實施形態(tài)的半導體器件，則從體區(qū)域和SOI區(qū)域之間的邊界恰好離開安全距離d2、d2’地配置元件區(qū)AA2、AA3、AA5、AA6。為此，在體區(qū)和SOI區(qū)域之間的邊界處發(fā)生的應力，在元件區(qū)AA2、AA3、AA5、AA6內(nèi)就已充分地衰減。因此，就可以避免應力對元件區(qū)造成壞影響。其結(jié)果是可以防止由應力引起的半導體器件的特性變化，因而可以提高半導體器件的可靠性。
此外，在元件區(qū)AA1、AA4中，把MOS晶體管TR1、TR4的柵極電極16a、16d配置為與體區(qū)和SOI區(qū)域之間的邊界線平行。其結(jié)果是可配置為使得防止由應力引起的半導體器件的特性變化，同時使元件區(qū)鄰近體區(qū)域與SOI區(qū)域之間的邊界，可以削減死空間。對這一點，用圖3A進行說明。圖3A是具有SOI構(gòu)造的半導體器件的剖面圖。
首先，對體區(qū)域進行說明。與體區(qū)域和SOI區(qū)域之間的邊界鄰接的源極區(qū)14a，一般地說要設(shè)定為與硅層13同電位。這樣一來，在源極區(qū)14a與硅層13之間由于沒有電位差，故即便是在因發(fā)生了圖示那樣的應力F1，而在源極區(qū)14a與硅層13的結(jié)部分上發(fā)生了晶體缺陷的情況下，漏電流也難于產(chǎn)生。就是說，作用到源極區(qū)14a和硅層13之間的結(jié)部分上的應力不是會給半導體器件的特性造成大的影響的那種應力。因此，要形成源極區(qū)14a的區(qū)域，可以以小于離開邊界的安全距離d2的距離d1進行配置。換句話說，可使元件區(qū)AA1與邊界之間的距離d1小于安全距離d2。如果不需要考慮要作用到源極區(qū)14a與硅層13之間的結(jié)部分上的應力F1的話，其次應該考慮的就是要作用到溝道區(qū)域17上的應力F2。在溝道區(qū)域17內(nèi)，在應力已發(fā)生作用的區(qū)域B2中，載流子的遷移率將發(fā)生變化。此外，以應力為原因而發(fā)生的晶體缺陷，會使溝道區(qū)域的雜質(zhì)濃度分布發(fā)生變化。進而會使柵極絕緣膜的耐壓劣化。這將成為使MOS晶體管的特性大幅度變化(惡化)的主要原因。因此，必須把元件區(qū)AA1配置為使得溝道區(qū)域17不會受到應力的作用。就是說，如圖1A和圖1B所示，如果把體區(qū)域和SOI區(qū)域之間的邊界與溝道區(qū)域17之間的距離作成為大于安全距離d2，則就可以避免應力對MOS晶體管的特性造成壞影響。
其次，對SOI區(qū)域進行說明。SOI區(qū)域內(nèi)的MOS晶體管的源極·漏極區(qū)14d、15d，一般地說要形成為達到BOX層11。這樣一來，在圖中的區(qū)域B3中，由于源極·漏極區(qū)14d、15d，已與BOX層11接連，故例如即便是作用應力F1也不會發(fā)生漏電流。因此，在SOI區(qū)域中也要考慮的應力就是要作用到溝道區(qū)域17上的應力F2。就是說，如圖1A和圖1B所示，如果使體區(qū)域和SOI區(qū)域之間的邊界與溝道區(qū)域17之間的距離大于安全距離d2’，就可以避免應力對MOS晶體管的特性造成壞影響。在圖1A和圖1B中，雖然示出的是源極區(qū)14d鄰近于邊界的情況，不言而喻，也可以使漏極區(qū)15d鄰近邊界。
圖3B示出了距離d2、d2’與設(shè)置在區(qū)域AA1、AA4上的MOS晶體管的閾值電壓的變化量ΔVth之間的關(guān)系?？v軸示出的是設(shè)置在與體區(qū)域和SOI區(qū)域之間的邊界足夠地隔離開來的位置上的MOS晶體管的閾值電壓的變化量。橫軸示出的是距離，正的值是體區(qū)域中的距離d2，負的值是SOI區(qū)域中的距離d2’。安全距離d2、d2’，雖然會隨著邊界構(gòu)造或工藝而變動，但是，例如如圖所示，可知即便是一直接近到d2、d2’＝1微米左右，閾值電壓也幾乎不變。
本來，從維持半導體元件的可靠性的觀點來看，理想的是使半導體元件與邊界之間的距離盡可能地大。但是，加大半導體元件與上述邊界之間的距離，將同時牽涉到作為元件區(qū)難于使用的無用的區(qū)域(死空間)的增加。死空間增加的結(jié)果將使半導體器件的價格上升。就是說，從降低價格的觀點來看，理想的是使半導體元件與上述邊界之間的距離盡可能地小。但是，倘采用本實施形態(tài)的半導體器件，就可以避免應力對元件區(qū)內(nèi)MOS晶體管TR1、TR4的影響，同時，可以使邊界與元件區(qū)AA1、AA4之間的距離變得比安全距離d2、d2’更小。就是說，可以使處于相反關(guān)系的半導體元件的可靠性維持與價格的降低并存。
如上所述，倘采用本實施形態(tài)，歸因于把元件區(qū)配置為使得恰好從體區(qū)域和SOI區(qū)域之間的邊界隔離開足夠的安全距離，因而可以防止由在邊界處發(fā)生的應力產(chǎn)生的半導體器件的特性變化。此外，歸因于把元件區(qū)配置為使得恰好從體區(qū)域和SOI區(qū)域之間的邊界隔離開足夠的安全距離，因而可以使元件區(qū)與邊界進行隔離的距離變成為小于安全距離。為此，在可以防止由應力產(chǎn)生的半導體器件的特性的變化的同時，還可以防止死空間的增加。
其次，對本發(fā)明的實施形態(tài)2的半導體器件進行說明。本實施形態(tài)的半導體器件，在上述實施形態(tài)1中，在與體區(qū)域和SOI區(qū)域之間的邊界鄰接的體區(qū)域內(nèi)的元件區(qū)內(nèi)具有阱區(qū)。首先，用圖4A說明本實施形態(tài)的半導體器件的平面構(gòu)造。圖4A是具有部分SOI構(gòu)造的半導體器件的平面圖。
如圖所示，在體區(qū)域和SOI區(qū)域內(nèi)，設(shè)置有借助于元件隔離區(qū)域彼此電隔離的元件區(qū)AA7到AA10。在元件區(qū)AA7到AA10中分別設(shè)置有MOS晶體管TR7到TR10。MOS晶體管TR7到TR10，分別具有被配置為與體區(qū)域和SOI區(qū)域之間的邊界線平行的柵極電極16g、16j。
此外，元件區(qū)AA7被形成為使得與體區(qū)域和SOI區(qū)域之間的邊界僅隔離距離d1，而且，MOS晶體管TR7的溝道區(qū)域距體區(qū)域和SOI區(qū)域之間的邊界僅隔離開安全距離d2。元件區(qū)AA8，被形成為使得與體區(qū)和SOI區(qū)域之間的邊界僅隔離開距離d3。另外，d3＞d2。此外，元件區(qū)AA9、AA10，被形成為使得與體區(qū)域和SOI區(qū)域之間的邊界僅隔離距離d1’，而且，MOS晶體管TR9、TR10的溝道區(qū)域距體區(qū)域和SOI區(qū)域之間的邊界僅隔離開安全距離d2’。
其次，用圖4B和圖4C說明圖4A所示的半導體器件的剖面構(gòu)造。圖4B和圖4C是圖4A中的分別沿著4B-4B線、4C-4C線的剖面圖。
如圖所示，在p型硅襯底10上部分地設(shè)置有SOI構(gòu)造。對于SOI構(gòu)造由于與上述實施形態(tài)1是同樣的故說明被省略。在體區(qū)域和SOI區(qū)域上分別設(shè)置有元件區(qū)AA7、AA8和元件區(qū)AA9、AA10，各個元件區(qū)AA7到AA10都被元件隔離區(qū)域STI包圍起來。對于元件區(qū)AA9、AA10來說，省略那些與上述實施形態(tài)1中的元件區(qū)AA4同一的說明，以下，僅僅對元件區(qū)AA7、AA8進行說明。
如上所述，元件區(qū)AA7、AA8，被設(shè)置為使得距體區(qū)域和SOI區(qū)域之間的邊界分別隔離開距離d1、d3。而且，在元件區(qū)AA7、AA8內(nèi)把p型阱區(qū)18設(shè)置為使得從硅層13的表面達到硅襯底10。再有，在元件區(qū)AA7和AA8內(nèi)，分別設(shè)置有MOS晶體管TR7、TR8。元件區(qū)AA7內(nèi)的阱區(qū)18，被設(shè)置為使得其一部分達到鄰接的SOI區(qū)域內(nèi)的硅襯底10中。元件區(qū)AA8內(nèi)的p型阱區(qū)18，被形成為使得p型阱區(qū)18的與體區(qū)域和SOI區(qū)域之間的邊界鄰近的端部，距上述邊界恰好為安全距離。MOS晶體管TR7、TR8，分別具有源極區(qū)14g、14h，漏極區(qū)15g、15h和柵極電極16g、16h。在源極區(qū)14g源極區(qū)14g、14h，漏極區(qū)15g、15h，被設(shè)置為使得在阱區(qū)18的表面上彼此隔離。柵極電極16g、16h，通過未畫出來的柵極絕緣膜被分別設(shè)置在源極區(qū)14g和漏極區(qū)15g之間和源極區(qū)14h與漏極區(qū)15h之間的阱區(qū)18上邊，且被配置為與體區(qū)域和SOI區(qū)域之間的邊界平行。MOS晶體管TR7，源極區(qū)14g被形成為與邊界鄰近，源極區(qū)14g被設(shè)定為與p型阱區(qū)同電位。此外，p型阱區(qū)18被設(shè)定為與硅襯底10同電位。
如上所述，倘采用本實施形態(tài)的半導體器件，則在圖4A的元件區(qū)AA8中，使阱區(qū)18距體區(qū)域和SOI區(qū)域之間的邊界僅隔離開安全距離d2。為進行MOS晶體管的特性控制，在硅襯底10(和硅層13)中設(shè)置阱區(qū)18，一般地說應用得很廣泛。在該情況下，必須考慮在體區(qū)域和SOI區(qū)域之間的邊界處發(fā)生的應力給予阱區(qū)18和硅襯底10之間的邊界部分的影響。采用使該阱區(qū)18和硅襯底10之間的邊界，距體區(qū)域和SOI區(qū)域之間的邊界，僅隔離開在上述實施形態(tài)1說明的安全距離d2的辦法，就可以使作用到阱區(qū)18和硅襯底10之間的邊界上的應力充分地衰減。為此，就可以避免應力對阱區(qū)造成壞影響。其結(jié)果是可以防止歸因于應力的半導體器件的特性變化，因而可以提高半導體器件的可靠性。
此外，倘采用本實施形態(tài)的半導體器件，則在圖4A的元件區(qū)AA7中，使與硅襯底10和硅層13同電位且同導電類型的p型阱區(qū)18，一直延長到鄰接的SOI區(qū)域內(nèi)。阱區(qū)18，通常，需要形成為深達硅襯底10，一般地說，可借助于離子注入和退火進行。為此，阱區(qū)在橫向方向上具有擴展得大的形狀是司空見慣的。這樣一來，如果是像元件區(qū)AA8那樣的配置方法，則有可能會增大死空間。在圖4C中，相當于距離d3的區(qū)域B5是死空間。
如果是圖4A中的元件區(qū)AA7，則與實施形態(tài)1同樣，作用到源極區(qū)14g和硅層13之間的結(jié)部分上的應力，幾乎不會給MOS晶體管造成影響。此外，p型阱區(qū)18和硅襯底10，是同電位且同導電類型。因此，在源極區(qū)14g和硅襯底10之間的結(jié)部分上，即便是已產(chǎn)生了晶體缺陷，MOS晶體管也難于受到影響。其結(jié)果是，與實施形態(tài)1同樣，如果體區(qū)域和SOI區(qū)域之間的邊界與溝道區(qū)域17之間的距離大于安全距離d2，就可以防止因應力而產(chǎn)生的MOS晶體管的特性變化。就是說，可以使體區(qū)域和SOI區(qū)域之間的邊界和元件區(qū)AA7之間的距離變成為比安全距離更小的距離d1。因此，在該情況下，結(jié)果就變成為p型阱區(qū)18的一部分一直潛入到鄰接的SOI區(qū)域內(nèi)。但是，一直延伸到SOI區(qū)域的阱區(qū)18，由于與SOI區(qū)域內(nèi)的元件區(qū)被BOX層11進行絕緣，故不會對半導體器件造成壞影響。
如上所述，倘采用本實施形態(tài)，即便是在具有阱區(qū)的MOS晶體管的情況下，也可以防止歸因于在體區(qū)和SOI區(qū)域之間的邊界上發(fā)生的應力而產(chǎn)生的半導體器件的特性變化。此外，同時還可以防止死空間的增加。特別是在使用阱區(qū)的情況下，由于動輒增大死空間，故本實施形態(tài)是有效的。
另外，在上述實施形態(tài)1、2中，半導體層13，也可以是硅襯底10的一部分。對于這一點，作為實施形態(tài)1、2的變形例，用圖5A到圖5C進行說明。圖5A到圖5C的剖面圖依次示出了部分SOI構(gòu)造的制造工序的一部分。
首先，如圖5A所示，在硅襯底10上邊，例如形成硅氧化膜等的掩模材料19。然后，借助于光刻技術(shù)和刻蝕技術(shù)除去要成為SOI區(qū)域的掩模材料19。接著，向硅襯底10中注入氧離子。其次，采用施行退火的辦法，使已注入的氧離子激活化。這樣一來，如圖5B所示，就可以在已注入了氧離子的區(qū)域上形成BOX層11。在用以上那樣的方法形成部分SOI構(gòu)造的情況下，硅襯底10的一部分就起著上述實施形態(tài)1、2中的SOI層12和硅層13的作用。
另外，上述制造方法，作為SIMOX(氧離子注入隔離)法為人們所熟知。如果是該方法，則難于把SOI層12形成得厚。為此，如圖5C所示，有時候要接著在硅襯底10上邊外延生長硅層20。在該情況下，硅襯底10和硅層20就起著SOI層12和硅層13的作用。
圖6A到圖6C的剖面圖是用來說明實施形態(tài)1、2的變形例2的說明圖，依次示出了部分SOI構(gòu)造的制造工序的一部分。
首先，如圖6A所示，形成含有硅襯底10、BOX層11和SOI層12的SOI襯底。SOI襯底既可以用上述SIMOX法形成，也可以用硅襯底粘貼的辦法形成。其次，如圖6B所示，除去要成為體區(qū)域的區(qū)域的SOI層12和BOX層11。然后，如圖6C所示，在體區(qū)域的硅襯底10上邊，外延生長硅層13。在用以上那樣的方法形成部分SOI構(gòu)造的情況下，硅襯底10的一部分，或者已粘貼到硅襯底10的硅襯底，就起著上述實施形態(tài)1、2中的SOI層12的作用。此外，硅層13是在硅襯底10上邊生長的外延層。
圖7A是上述實施形態(tài)1、2的變形例3的半導體器件的平面圖。如圖所示，在體區(qū)域上設(shè)置有元件區(qū)AA11到AA13，在SOI區(qū)域上設(shè)置有元件區(qū)AA11到AA13，在SOI區(qū)域上設(shè)置有元件區(qū)AA14到AA16。元件區(qū)AA11和AA14，與上述實施形態(tài)1、2同樣，被設(shè)置為對于體區(qū)域和SOI區(qū)域之間的邊界相向。但是，就如元件區(qū)AA12和元件區(qū)AA15那樣，也可以對于邊界線位置上錯開而彼此不相向。再有，柵極電極只要延伸為與邊界線平行，也可以把MOS晶體管設(shè)置為像元件區(qū)AA13和元件區(qū)AA16那樣的朝向。
圖7B是上述實施形態(tài)1、2的變形例4的半導體器件的平面圖。本變形例，是在上述變形例3中，著眼于體區(qū)域和SOI區(qū)域之間的邊界的角部的變形例。如圖所示，與體區(qū)域和SOI區(qū)域之間的邊界的角部鄰接地，在體區(qū)域內(nèi)設(shè)置有元件區(qū)AA17。而在元件區(qū)AA17內(nèi)設(shè)置有具有被配置為與任何一方的邊界平行的柵極電極16q的MOS晶體管TR17。通常，在部分SOI構(gòu)造的平面形狀的角部，在其制造過程中，將變成為圓弧形狀。因此，在與邊界角部相鄰接地配置MOS晶體管的情況下，如圖所示，重要的是把距邊界角部到溝道區(qū)域的距離作成為大于安全距離d2。
其次，用圖8A對本發(fā)明的實施形態(tài)3的半導體器件進行說明。圖8A是使用部分SOI構(gòu)造的DRAM混合裝載型系統(tǒng)LSI的平面圖。
如圖所示，在上述實施形態(tài)1、2中說明的部分SOI構(gòu)造的體區(qū)域上，設(shè)置DRAM單元陣列，在SOI區(qū)域上設(shè)置邏輯電路。然后，在體區(qū)域和SOI區(qū)域之間的邊界區(qū)域上，設(shè)置DRAM單元的虛設(shè)圖形。
圖8B是圖8A的區(qū)域B6的擴大圖。如圖所示，在體區(qū)域中多個元件區(qū)AA被配置為鋸齒狀。在圖8B中，帶斜線的區(qū)域表示元件區(qū)AA。在元件區(qū)AA以外的區(qū)域上，設(shè)置元件隔離區(qū)域STI。元件區(qū)，以長邊方向為5F(F是最小加工尺寸)、與長邊方向垂直的方向為1F的寬度形成。DRAM單元陣列，具備多個具有設(shè)置在元件區(qū)AA內(nèi)的單元晶體管，和被設(shè)置為使得與元件區(qū)AA的長邊方向的兩端部接連的溝槽型的單元電容器TC的存儲單元。此外，還通過位線接觸栓塞BC，沿著元件區(qū)AA的長邊方向設(shè)置有已電連到位于同一列上的存儲單元上的多條位線BL。再有，沿著與元件區(qū)AA的長邊方向垂直的方向，還設(shè)置有已電連到同一行的單元晶體管的柵極電極上的多條字線WL。
在體區(qū)域和SOI區(qū)域之間的邊界區(qū)域上，形成有與DRAM單元同樣圖形的元件區(qū)AA。該元件區(qū)是在DRAM單元的形成中不使用的虛設(shè)圖形。在DRAM等中，具有規(guī)則性地把龐大的數(shù)目的存儲單元配置成陣列狀。但是，在DRAM單元陣列端部，該規(guī)則性不能維持。于是，DRAM單元陣列端部上的光刻條件或刻蝕條件就易于產(chǎn)生變動，要維持作為存儲單元的可靠性就變得困難起來。為此，采用在DRAM單元陣列的外部，形成與DRAM單元陣列同一圖形的虛設(shè)圖形的辦法，來維持DRAM單元陣列內(nèi)的存儲單元的可靠性的手法就被人們廣為應用。在本實施形態(tài)中，把該虛設(shè)圖形設(shè)置在體區(qū)域和SOI區(qū)域之間的邊界區(qū)域上。
在SOI區(qū)中設(shè)置邏輯電路。至于邏輯電路的構(gòu)成，予以省略。
其次，用圖8C說明圖8B所示的系統(tǒng)LSI的剖面構(gòu)造。圖8C是沿著圖8B的8C-8C線的剖面圖。首先，對體區(qū)域內(nèi)的DRAM單元陣列的構(gòu)造進行說明。
在p型硅層13和p型硅襯底10中，設(shè)置有溝槽電容器TC形成用的溝槽21。在除去該溝槽21的上部的內(nèi)周面上邊，設(shè)置電容器絕緣膜22。此外，在除去溝槽21上部的內(nèi)周面上邊，而且比電容器絕緣膜22更往上的上部上，設(shè)置有膜厚比電容器絕緣膜22更厚的頸圈氧化膜23。此外在溝槽21內(nèi)把存儲陽極電極24設(shè)置為使得把溝槽21內(nèi)部一直埋入到途中為止，在存儲陽極電極24上邊再設(shè)置導電體層25。此外，在溝槽21內(nèi)的開口附近還設(shè)置有低電阻的導電體層26。然后，在硅襯底10中，使得與電容器絕緣膜22接連那樣地設(shè)置有n+型雜質(zhì)擴散層27。該n+型雜質(zhì)擴散層27起著板極電極的作用。此外，在硅襯底10中，還設(shè)置有與多個n+型雜質(zhì)擴散層27共通連接起來的阱區(qū)27’。這樣一來，就形成了溝槽型的單元電容器TC。
在硅層13上邊，通過柵極絕緣膜28設(shè)置柵極電極16，把絕緣膜29設(shè)置為使得把柵極電極16包圍起來。此外，采用在硅層13的表面內(nèi)設(shè)置n+型源極·漏極區(qū)14、15的辦法，形成單元晶體管。然后，把單元晶體管的源極區(qū)14和單元電容器TC的導電體層26電連起來。含有以上那樣的單元晶體管和單元電容器的DRAM單元，在DRAM單元陣列內(nèi)設(shè)置有多個。此外，DRAM單元，在借助于元件隔離區(qū)域STI彼此電隔離的元件區(qū)AA內(nèi)每個區(qū)域配置2個，共用漏極區(qū)15。
然后，使得把上述DRAM單元被覆起來那樣地，在硅層13上邊設(shè)置有層間絕緣膜30。在層間絕緣膜30內(nèi)設(shè)置有從層間絕緣膜30的表面到達漏極區(qū)15的位線接觸栓塞BC。另外，在與位線接觸栓塞接連的漏極區(qū)15內(nèi)設(shè)置有高雜質(zhì)濃度的n++型的接觸區(qū)域31。然后，在層間絕緣膜30上邊，設(shè)置與位線的接觸栓塞BC電連起來的位線BL。
在體區(qū)域和SOI區(qū)域之間的邊界區(qū)域上，僅僅形成有與DRAM單元同樣圖形的元件區(qū)AA，未形成半導體元件。但是，與單元晶體管的n+型雜質(zhì)擴散區(qū)域27連接的n型阱區(qū)27’，在虛設(shè)圖形內(nèi)要形成為達到硅層13的表面上。在該區(qū)域中，把板極電位提供給n型阱區(qū)27’。然后，層間絕緣膜32把上述DRAM單元陣列、虛設(shè)圖形和邏輯電路被覆起來。
倘采用本實施形態(tài)的半導體器件，則在體區(qū)域和SOI區(qū)域之間的邊界部分上配置有虛設(shè)圖形。就如在實施形態(tài)1、2中也曾說明的那樣，由于在體區(qū)域和SOI區(qū)域之間的邊界部分將作用強的應力，故將變成為不適合于形成半導體元件的死空間。另一方面，虛設(shè)圖形雖然為了維持單元陣列等的可靠性是不可或缺的，但是其本身卻不能作為半導體元件起作用。為此，要形成虛設(shè)圖形的區(qū)域也將變成為死空間。于是，采用把虛設(shè)圖形設(shè)置在體區(qū)域和SOI區(qū)域之間的邊界部分上的辦法，就可以防止因應力而產(chǎn)生的單元陣列的特性變化，同時，還可以削減死空間。
另外，在本實施形態(tài)中，雖然在體區(qū)域和SOI區(qū)域之間的邊界部分上僅僅設(shè)置元件區(qū)AA，但是，如圖9所示，還可以形成溝槽電容器。當然，也可以形成虛設(shè)的存儲單元。但是，在溝槽電容器21的形成時存在著BOX層11將變成為刻蝕的妨礙的問題的情況下，如圖8B所示，理想的是不設(shè)置溝槽電容器。當然，即便是使用堆疊式的單元電容器的存儲單元構(gòu)造也沒有問題。當然本實施形態(tài)并不限于具有半導體存儲器件的LSI，只要是具有多個把虛設(shè)圖形配置成所需要那樣的陣列狀的半導體元件的那種半導體器件，一般地說都可以廣為應用。
其次，用圖10A對本發(fā)明的實施形態(tài)4的半導體器件進行說明。圖10A是部分地設(shè)置有SON構(gòu)造的半導體器件的平面圖。本實施形態(tài)，是把上述實施形態(tài)1的元件區(qū)的配置，應用于部分地設(shè)置有SON構(gòu)造而不是SOI構(gòu)造的半導體器件的實施形態(tài)。如圖所示，半導體器件1具有體區(qū)域和SON區(qū)域。所謂SON，指的是設(shè)置在空洞區(qū)域上邊的硅層，詳細情況將在后邊講述。在體區(qū)域和SON區(qū)域內(nèi)，設(shè)置有借助于元件隔離區(qū)域STI彼此電隔離的元件區(qū)AA18到AA23。在元件區(qū)AA18到AA23上，分別設(shè)置有MOS晶體管TR18到TR23。另外，至于平面構(gòu)造，由于元件區(qū)AA18到AA23，與在上述實施形態(tài)1中的元件區(qū)AA1到AA6是同樣的，故說明省略。
圖10B到圖10D，分別是沿著圖10A的10B-10B線，10C-10C線和10D-10D線的剖面圖。體區(qū)域的構(gòu)造由于與上述實施形態(tài)1是同樣的，故說明省略，在這里僅僅對SON區(qū)域進行說明。
如圖所示，在硅襯底10上，部分地設(shè)置有空洞區(qū)域40。就是說，在硅襯底10的一部分區(qū)域上設(shè)置空洞區(qū)域40。中間存在著該空洞區(qū)域40地在硅襯底10表面設(shè)置半導體層41。半導體層41，例如是硅層，以后叫做SON層。如上所述，設(shè)置有含有在硅襯底10上邊的空洞區(qū)域40和SON層41的SON構(gòu)造的區(qū)域是SON區(qū)域。SON層40，已借助于空洞區(qū)域40與硅襯底10電隔離開來。因此，可以得到與在圖1B到圖1D中所說明的那樣的在硅襯底10與SOI層12之間具有BOA層的SOI構(gòu)造同樣的效果。在SON區(qū)域上，設(shè)置有元件區(qū)AA21到AA23，各個元件區(qū)AA21到AA23都被元件隔離區(qū)域STI包圍起來。另外，SON區(qū)域內(nèi)的元件隔離區(qū)域STI，被形成為使得達到硅襯底10。
在元件區(qū)AA21到AA23上分別設(shè)置有MOS晶體管TR21到TR23。設(shè)置在AA21到AA23內(nèi)的MOS晶體管TR21到TR23，分別具有源極·漏極區(qū)和柵極電極。MOS晶體管TR21、TR22的源極區(qū)14u、14v和漏極區(qū)15u、15v被設(shè)置為使得達到空洞區(qū)域40。此外，MOS晶體管TR21、TR22的柵極電極16u、16v，分別通過未畫出來的柵極絕緣膜設(shè)置在源極區(qū)14u和漏極區(qū)15u之間以及源極區(qū)14v和漏極區(qū)15v之間的SON層41上邊。至于MOS晶體管TR23，也設(shè)置為使得未畫出來的源極·漏極區(qū)在元件區(qū)AA23內(nèi)的SON層41表面上彼此隔離。此外，在源極·漏極區(qū)間的SON層41上邊，通過未畫出來的柵極絕緣膜設(shè)置有柵極電極16w。
元件區(qū)AA22、AA23，被配置為距體區(qū)域和SON區(qū)域之間的邊界僅隔離安全距離d2’。另一方面，元件區(qū)AA21則被配置為僅隔離小于安全距離d2’的距離d1’。但是，MOS晶體管TR21的溝道區(qū)域，距邊界已隔離開大于安全距離d2’，這是不言而喻的。
如上所述，即便是部分地具有SON構(gòu)造的半導體器件，也可以得到在上述實施形態(tài)1中說明的效果。就是說，在SON區(qū)域中，源極·漏極區(qū)15u、15w被設(shè)置為達到SON層41的底面。因此，即便是假定在源極·漏極區(qū)15u、15w的底部發(fā)生了應力也不會有電流流動。為此，就應力來說，由于只要僅僅考慮溝道區(qū)域就足夠了，故可以把元件區(qū)配置為使得鄰近體區(qū)域和SON區(qū)域之間的邊界，可以削減死空間。另外，從SON層41被設(shè)置在空洞區(qū)域41上邊可知，理想的是在體區(qū)域內(nèi)以及體區(qū)域和SON區(qū)域之間的邊界部分的元件隔離區(qū)域STI，和SON區(qū)域內(nèi)的元件隔離區(qū)域STI，用不同的工序制造。當然，體區(qū)域內(nèi)的元件隔離區(qū)域STI和邊界部分的元件隔離區(qū)域STI也可以用同一工序形成。
另外，不僅上述實施形態(tài)1，實施形態(tài)2、3的半導體器件也可以部分地具有SON構(gòu)造。就是說，在圖4A、圖4B、圖4C、圖7A到圖9中，SOI區(qū)域也可以是SON區(qū)域。在該情況下，可以設(shè)置SON層來取代SOI層。
如上所述，倘采用本發(fā)明的實施形態(tài)1到4的半導體器件，就可以提供防止因應力而產(chǎn)生的特性變化的半導體器件。
另外，在上述實施形態(tài)1到3中，在圖面中，示出的是使體區(qū)域和SOI區(qū)域之間的邊界處于兩者之間的元件隔離區(qū)域STI的中心。但是，體區(qū)域和SOI區(qū)域之間的邊界，如圖5A到圖5C和圖6A到圖6C所示的那樣，說到底，是在已制成了部分SOI構(gòu)造的階段中的BOX層11端部。這在SON構(gòu)造的情況下也是同樣的。此外，如果體區(qū)域和SOI區(qū)域中的安全距離d2、d2’也處于同一情況下，則也可以考慮采取不同的值。再有，在上述實施形態(tài)的情況下，雖然舉出的是硅層13的上表面和SOI層12的上表面處于同一平面上邊的情況進行的說明，但是取決于制造方法，兩者也可以處于不同的平面上邊。當然，硅層13的底面和BOX層11的底面既可以處于同一平面上邊，也可以處于不同的平面上邊。此外，也可以把實施形態(tài)2、3組合起來，在與硅襯底10同一導電類型和同電位的阱區(qū)上邊形成DRAM單元。此外，在上述實施形態(tài)中，雖然舉出DRAM混合裝載的例子進行的說明，但是并不限于此，例如，也可以是具有SRAM(靜態(tài)RAM)或快閃存儲器，或者鐵電RAM等的半導體器件。
對于那些本專業(yè)的熟練的技術(shù)人員來說還存在著另外一些優(yōu)點和變形。因此，本發(fā)明就其更為廣闊的形態(tài)來說并不限于上述附圖和說明。此外，就如所附權(quán)利要求及其等效要求所限定的那樣，還可以有許多變形而不偏離總的發(fā)明的宗旨。
權(quán)利要求
1.一種半導體器件，包括設(shè)置在半導體襯底上邊，與上述半導體襯底電連起來的第1半導體層；設(shè)置在上述第1半導體層的附近，通過絕緣膜或空洞中的任何一者在上述半導體襯底的上方形成的第2半導體層；分別設(shè)置在上述第1、第2半導體層上邊，分別具有與上述第1、第2半導體層的邊界平行配置的柵極電極的第1、第2MOS晶體管。
2.根據(jù)權(quán)利要求1所述的半導體器件，上述第1、第2MOS晶體管的柵極電極，被配置為彼此平行。
3.根據(jù)權(quán)利要求1所述的半導體器件，上述第1MOS晶體管的源極區(qū)被設(shè)置為與上述第1、第2半導體層的邊界鄰接。
4.根據(jù)權(quán)利要求1所述的半導體器件，上述第1MOS晶體管的源極區(qū)，與上述第1半導體層同電位。
5.根據(jù)權(quán)利要求1所述的半導體器件，上述第2MOS晶體管的源極區(qū)和漏極區(qū)，達到上述第2半導體層的底部。
6.根據(jù)權(quán)利要求1所述的半導體器件，還具備設(shè)置在上述半導體襯底上邊的上述絕緣膜，上述第2半導體層中間存在著上述絕緣膜地設(shè)置在上述半導體襯底上邊。
7.根據(jù)權(quán)利要求1所述的半導體器件，上述第2半導體層中間存在著上述空洞地設(shè)置在上述半導體襯底上邊。
8.一種半導體器件，包括設(shè)置在半導體襯底上邊，與上述半導體襯底電連起來的第1半導體層；設(shè)置在上述第1半導體層的附近，與上述半導體襯底電隔離的第2半導體層；設(shè)置在上述第1、第2半導體層中的任何一方上，與上述第1、第2半導體層的邊界僅隔離第1距離的第1元件區(qū)；設(shè)置在上述第1、第2半導體層中設(shè)置有上述第1元件區(qū)的一方上、距上述第1、第2半導體層的邊界僅隔離比上述第1距離更大的第2距離的第2元件區(qū)；設(shè)置在上述第1元件區(qū)中，具有被配置為與上述第1、第2半導體層的邊界平行的柵極電極的第1MOS晶體管；設(shè)置在上述第2元件區(qū)中，具有被配置在與上述第1MOS晶體管的柵極電極垂直的方向上的柵極電極的第2MOS晶體管。
9.根據(jù)權(quán)利要求8所述的半導體器件，上述第1MOS晶體管的溝道區(qū)域和源極區(qū)之間的結(jié)部分，與上述第1、第2半導體層的邊界，至少僅隔離上述第2距離。
10.根據(jù)權(quán)利要求8所述的半導體器件，上述第1、第2元件區(qū)，在上述第1半導體層中設(shè)置，上述第1MOS晶體管的源極區(qū)被設(shè)置為與上述第1、第2半導體層的邊界鄰近。
11.根據(jù)權(quán)利要求8所述的半導體器件，上述第1、第2元件區(qū)，在上述第1半導體層中設(shè)置，上述第1MOS晶體管的源極區(qū)，與上述第1半導體層同電位。
12.根據(jù)權(quán)利要求8所述的半導體器件，上述第1、第2元件區(qū)，在上述第2半導體層中設(shè)置，上述第2MOS晶體管的源極區(qū)和漏極區(qū)，達到上述第2半導體層的底部。
13.根據(jù)權(quán)利要求8所述的半導體器件，還具備在上述半導體襯底上邊設(shè)置的絕緣膜，上述第2半導體層，中間存在著上述絕緣膜地設(shè)置在上述半導體襯底上邊。
14.根據(jù)權(quán)利要求8所述的半導體器件，上述第2半導體層，中間存在著上述空洞地設(shè)置在上述半導體襯底上邊。
15.一種半導體器件，包括設(shè)置在半導體襯底上邊，與上述半導體襯底電連起來的第1半導體層；設(shè)置在上述第1半導體層的附近，通過絕緣膜或空洞中的任何一者在上述半導體襯底的上方形成的第2半導體層；設(shè)置在上述第1半導體層中，一部分被配置為達到上述第2半導體層正下邊的上述半導體襯底的第3半導體層。
16.根據(jù)權(quán)利要求15所述的半導體器件，還具備MOS晶體管，具有在上述第3半導體層的表面內(nèi)彼此隔離設(shè)置的源極·漏極區(qū)和中間存在著柵極絕緣膜地在上述源極·漏極區(qū)間的上述第3半導體層上邊設(shè)置的柵極電極，上述柵極電極與上述第1、第2半導體層的邊界平行地延伸，上述源極區(qū)被設(shè)置為與上述邊界鄰近。
17.根據(jù)權(quán)利要求15所述的半導體器件，上述第3半導體層與上述半導體襯底是同一導電類型。
18.根據(jù)權(quán)利要求15所述的半導體器件，上述第3半導體層與上述半導體襯底是同電位。
19.根據(jù)權(quán)利要求15所述的半導體器件，還具備在上述半導體襯底上邊設(shè)置的上述絕緣膜，上述第2半導體層，中間存在著上述絕緣膜地設(shè)置在上述半導體襯底上邊。
20.根據(jù)權(quán)利要求15所述的半導體器件，上述第2半導體層，中間存在著上述空洞地設(shè)置在上述半導體襯底上邊。
21.一種半導體器件，包括設(shè)置在半導體襯底上邊，與上述半導體襯底電連起來的第1半導體層；設(shè)置在上述第1半導體層的附近，通過絕緣膜或空洞中的任何一者在上述半導體襯底的上方形成的第2半導體層；在上述第1、第2半導體層中的任何一方上，在上述第1、第2半導體層的邊界附近以外設(shè)置的半導體元件群；在上述第1、第2半導體層的邊界附近的上述第1、第2半導體層上邊設(shè)置的上述半導體元件的虛設(shè)元件群。
22.根據(jù)權(quán)利要求21所述的半導體器件，上述半導體元件和上述虛設(shè)元件具有彼此不同的構(gòu)造。
23.根據(jù)權(quán)利要求21所述的半導體器件，上述半導體元件是存儲單元。
24.根據(jù)權(quán)利要求21所述的半導體器件，還具備在上述半導體襯底上邊設(shè)置的上述絕緣膜，上述第2半導體層，中間存在著上述絕緣膜地設(shè)置在上述半導體襯底上邊。
25.根據(jù)權(quán)利要求21所述的半導體器件，上述第2半導體層，中間存在著上述空洞地設(shè)置在上述半導體襯底上邊。
全文摘要
一種半導體器件，包括第1、第2半導體層和第1、第2MOS晶體管。第1半導體層，設(shè)置在半導體襯底上邊，且已與上述半導體襯底電連起來。第2半導體層，設(shè)置在上述第1半導體層的附近，且與半導體襯底電隔離。第1、第2MOS晶體管，分別設(shè)置在上述第1、第2半導體層上邊，分別具有與上述第1、第2半導體層的邊界平行地配置的柵極電極。
文檔編號H01L21/764GK1438712SQ0310411
公開日2003年8月27日 申請日期2003年2月13日 優(yōu)先權(quán)日2002年2月13日
發(fā)明者山田敬, 佐藤力, 新田伸一, 永野元, 水島一郎, 親松尚人, 南良博, 宮野信治, 藤井修 申請人:株式會社東芝