專利名稱：半導體存儲裝置的制作方法
技術領域：
本發(fā)明涉及一種半導體存儲裝置，更為具體地說，是涉及一種包含不同種類存儲器的半導體存儲裝置。
背景技術：
以往，采用計算機體系結(jié)構(gòu)的便攜式設備中，是例如使用高速的SRAM(Static Random Access Memory)來作主存儲器，同時使用高集成且具非易失性的閃存來作輔存儲器。圖21為顯示具有這種結(jié)構(gòu)的、現(xiàn)有便攜式設備中的存儲器系統(tǒng)的結(jié)構(gòu)框圖。在圖21所示的現(xiàn)有實例當中，使用SRAM 102作為主存儲器來儲存CPU(中央處理器)103的數(shù)據(jù)。另外，使用閃存101作為輔存儲器。
以圖21所示的現(xiàn)有結(jié)構(gòu)，通常需要閃存101和SRAM 102兩個芯片，所以這不利于機器的小型化。再加上，由于芯片和芯片之間的布線會引發(fā)延遲，所以也不利于速度。
為克服這樣的缺點，近年，開發(fā)了將閃存101的芯片和SRAM 102的芯片貼合并放入單個組件中。圖22就是顯示這種現(xiàn)有的、被開發(fā)出的半導體組件結(jié)構(gòu)的立體圖。在該半導體組件中，如圖22所示，通過閃存101芯片和SRAM 102芯片的縱向重合，能夠?qū)崿F(xiàn)某種程度上的小型化。
然而，圖22所示的閃存101芯片和SRAM 102芯片縱向重合并放入單個組件中，由于兩個芯片重疊，在高度方向上要變薄是很困難的。由此而來的問題點是謀求進一步的小型化(薄型化)較為困難。
還有，由于閃存101芯片和SRAM 102芯片是用導線104和焊料等布線，所以寄生電容增加。由此而來的問題點是消耗功率變大而且同時妨礙高速化。
再有的問題就是，與便攜式設備的低電源電壓化的要求相反，對閃存101的存儲單元進行寫入需要高電壓。此外，產(chǎn)生高電壓的升壓電路101a的面積及消耗功率變大也都是問題。因此，要謀求便攜式設備的低電源電壓化以及低消耗功率化是較為困難的。
鐵電存儲器作為近年受到注目的非易失性存儲器之一為人所知。這種鐵電存儲器是利用鐵電體的極化方向而引起電容變化作為存儲元件的一種存儲器。這種鐵電存儲器由于原理上可高速且低電壓地寫入數(shù)據(jù)，所以作為下一代非易失性存儲器而受到注目。
鐵電存儲器的存儲器單元方式中，在使用2晶體管2電容器方式以及1晶體管1電容器方式中，與閃存相比，由于集成度低，因而不足以替代閃存。與其相對，單純矩陣方式的鐵電存儲器具有僅在字線和位線的交叉點上配置鐵電電容器的簡單結(jié)構(gòu)，所以能夠高度集成化。因此，單純矩陣方式的鐵電存儲器作為可以替代閃存的存儲器而受到注目。
但是，單純矩陣方式的鐵電存儲器中也存在問題，那就是非選擇單元數(shù)據(jù)消失的干擾問題。具體來說，在寫入及讀出時，連接在選擇字線及選擇位線上的非選擇存儲單元會被施加1/2Vcc的電壓。因此，由于鐵電體所具有的滯后特性，極化度會漸漸減少。其結(jié)果就會出現(xiàn)數(shù)據(jù)消失的問題。

發(fā)明內(nèi)容
本發(fā)明的目的之一是為了提供一種半導體存儲裝置，這種裝置在含有不同種類存儲器的情況下，能夠達到更好的小型化(薄型化)和高速化。
本發(fā)明的另一個目的是在上述半導體存儲裝置中防止干擾現(xiàn)象。
本發(fā)明的再一個目的是在上述半導體存儲裝置中實現(xiàn)低電壓化及低消耗功率化。
本發(fā)明第一種情況的半導體存儲裝置具備第一存儲器、和與第一存儲器種類不同的第二存儲器。其中第一存儲器包含位線、與位線交叉配置的字線、配置在位線和字線之間的存儲元件。而且，第一存儲器和第二存儲器在半導體基板上形成。
在第一種情況的半導體存儲裝置中，如上所述，由于第一存儲器和第二存儲器在半導體基板上形成，例如若第一存儲器和第二存儲器在同一半導體基板上層疊形成，那么高度方向的厚度上就能夠減小，因而能夠?qū)崿F(xiàn)更好的小型化(薄型化)。還有，如果第一存儲器和第二存儲器在半導體基板上層疊形成的話，那么在第一存儲器和第二存儲器之間的連接上就無需使用寄生電容較大的導線和焊料等，由于可以緊密地配置，也就能夠在第一存儲器和第二存儲器之間實現(xiàn)高速的數(shù)據(jù)傳遞。
在上述的第一種情況的半導體存儲裝置中，優(yōu)選是，第一存儲器和第二存儲器在同一半導體基板上層疊形成。
在上述的第一種情況的半導體存儲裝置中，優(yōu)選是，位線及字線的至少其中一個在第一存儲器和第二存儲器中共有。這樣構(gòu)成的話，就能夠減少位線及字線的數(shù)量，使構(gòu)造簡化。
在上述的第一種情況的半導體存儲裝置中，優(yōu)選是，在第一存儲器中含有多個存儲單元陣列，而每一陣列都各自含有多個存儲單元。位線含有主位線、和與主位線相接的配置于每個存儲單元陣列上的輔助位線。字線含有主字線、和與主字線相接的配置于每個存儲單元陣列上的輔助字線。第一存儲器的存儲單元與輔助位線和輔助字線相連。如此以位線及字線形成分層結(jié)構(gòu)，就使連接存儲單元的布線變短，這樣布線容量就會變小。從而，能夠?qū)嵭懈咚僮x出。
在這種情況下，第一存儲器優(yōu)選是含有鐵電存儲器，鐵電存儲器的存儲單元含有輔助位線、輔助字線、及配置于輔助位線和輔助字線之間的作為存儲元件的鐵電體層。如果使用這樣的結(jié)構(gòu)，就能夠容易實現(xiàn)由單純矩陣方式的鐵電存儲器所構(gòu)成的第一存儲器。這種情況下，優(yōu)選是，第二存儲器中包含靜態(tài)存儲器，構(gòu)成第一存儲器的鐵電存儲器和構(gòu)成第二存儲器的靜態(tài)存儲器共有主位線。這樣構(gòu)成，和主位線逐個分別設置相比，可以使構(gòu)造簡化。
在上述的分層構(gòu)造中所包含的位線及字線的結(jié)構(gòu)中，優(yōu)選是，主位線與輔助位線在同一基板上層疊形成，主字線與輔助字線在同一基板上層疊形成。這樣構(gòu)成，就能夠容易形成位線和字線的分層構(gòu)造。該狀況下，主位線和主字線可在輔助位線和輔助字線上方形成。
在上述的分層構(gòu)造中所包含的位線及字線的結(jié)構(gòu)中，優(yōu)選是，還包括連接在輔助位線和主位線之間的第一選擇晶體管、和連接在輔助字線和主字線之間的第二選擇晶體管。這樣構(gòu)成，就可以使用第一選擇晶體管和第二選擇晶體管，選擇設定的輔助字線和輔助位線，從而容易地選擇出第一存儲器的特定存儲器單元來進行數(shù)據(jù)的寫入和讀出。這種情況下，優(yōu)選是，具備與第一選擇晶體管的柵極相連接的第一選擇線、和與第二選擇晶體管的柵極相連接的第二選擇線。這樣構(gòu)成就能夠容易地使用第一選擇線和第二選擇線來對第一選擇晶體管和第二選擇晶體管進行開、關。
在上述的分層構(gòu)造中所包含的位線及字線的結(jié)構(gòu)中，優(yōu)選是，第二存儲器在與主位線相連接的同時，也設置在每個存儲器單元陣列上。這樣構(gòu)成就能夠把設置在每個存儲器單元陣列上的第二存儲器當作高速緩存使用。
在上述的分層構(gòu)造中所包含的位線及字線的結(jié)構(gòu)中，優(yōu)選是，還具備連接于第二存儲器和主位線之間的晶體管。這樣構(gòu)成，就可以利用該晶體管，連接被選擇的存儲器單元陣列的第二存儲器和主位線。這種情況下，優(yōu)選是，還具有第三選擇線，該選擇線是與連接第二存儲器和主位線間的晶體管的柵極相連。這樣構(gòu)成就能夠利用第三選擇線，容易地對連接在第二存儲器和主位線之間的晶體管進行開、關。
在上述的第一種情況的半導體存儲裝置中，優(yōu)選是，第一存儲器包含鐵電存儲器，第二存儲器包含靜態(tài)存儲器，鐵電存儲器在靜態(tài)存儲器上方層疊形成。由此構(gòu)成，可實現(xiàn)由能達到更小型化(薄型化)和高速化的鐵電儲存器和靜態(tài)儲存器構(gòu)成的儲存系統(tǒng)。另外，使用鐵電存儲器，與閃存不同，寫入時不需要高電壓，所以可以實現(xiàn)低電壓化和低消耗功率化。
在上述的第一種情況的半導體存儲裝置中，優(yōu)選是，第一存儲器包含磁性存儲器，第二存儲器包含靜態(tài)存儲器，磁性存儲器在靜態(tài)存儲器上方層疊形成。這樣構(gòu)成，就能夠?qū)崿F(xiàn)用達到更為小型化(薄型化)及高速化的磁性存儲器和靜態(tài)存儲器構(gòu)成的存儲器系統(tǒng)。
在上述的第一種情況的半導體存儲裝置中，優(yōu)選是，第一存儲器包含相變化存儲器，第二存儲器包含靜態(tài)存儲器，相變化存儲器在靜態(tài)存儲器上方層疊形成。這樣構(gòu)成，就能夠?qū)崿F(xiàn)用達到更為小型化(薄型化)及高速化的相變化存儲器和靜態(tài)存儲器構(gòu)成的存儲器系統(tǒng)。
在上述的第一種情況的半導體存儲裝置中，優(yōu)選是，第一存儲器包含反熔絲ROM，第二存儲器包含靜態(tài)存儲器，反熔絲ROM在靜態(tài)存儲器上方層疊形成。這樣構(gòu)成，就能夠?qū)崿F(xiàn)由能達到更為小型化(薄型化)及高速化的反熔絲ROM和靜態(tài)存儲器構(gòu)成的存儲器系統(tǒng)。
在上述的分層構(gòu)造中所包含的位線及字線的結(jié)構(gòu)中，優(yōu)選是，還具備檢測出配置于每個存儲器單元陣列的、對包含在各存儲器單元陣列中的第一存儲器的存儲器單元的寫入次數(shù)和讀出次數(shù)的次數(shù)檢測機構(gòu)；以及基于次數(shù)檢測機構(gòu)所檢測出的寫入次數(shù)和讀出次數(shù)的總和是否達到了規(guī)定次數(shù)，來對包含在各存儲器單元陣列中的第一存儲器的存儲器單元進行重新寫入的刷新機構(gòu)。這樣構(gòu)成，就能夠定期地進行刷新動作，因此能防止第一存儲器的非選擇單元數(shù)據(jù)消失的干擾現(xiàn)象。另外，通過對每個存儲器單元陣列設置次數(shù)檢測機構(gòu)，可以對每個存儲器單元陣列進行刷新動作，與對全體存儲器單元進行刷新(重新寫入)動作相比，能夠減少刷新時存儲器單元所受的干擾次數(shù)。由此，刷新(重新寫入)動作不會引起數(shù)據(jù)消失。這種情況下，次數(shù)檢測機構(gòu)可含有計數(shù)器。
還有，在包含上述次數(shù)檢測機構(gòu)的結(jié)構(gòu)中，優(yōu)選是，次數(shù)檢測機構(gòu)和第一存儲器在半導體基板上層疊形成。這樣構(gòu)成就能夠?qū)崿F(xiàn)更好的小型化(薄型化)。
在上述的第一種情況的半導體存儲裝置中，優(yōu)選是，第二存儲器以一個對應第一存儲器的多個存儲器單元的比例設置。這樣構(gòu)成的話，與對第一存儲器的每一個存儲器單元都設置一個第二存儲器相比，就能夠進一步減小達到第一存儲器的存儲器單元的集成度的第二存儲器的影響。
本發(fā)明的第二種情況的半導體存儲裝置具備含有配置成矩陣狀存儲器單元的非易失性的第一存儲器，和易失性的第二存儲器。而且，第一存儲器和第二存儲器在同一半導體基板上層疊形成。
本發(fā)明的第二種情況的半導體存儲裝置中，如上所述，通過非易失性的第一存儲器和易失性的第二存儲器在同一半導體基板上層疊形成，高度方向的厚度上就能夠減小，因而能夠?qū)崿F(xiàn)更好的小型化(薄型化)。另外，通過第一存儲器和第二存儲器在同一半導體基板上層疊形成，在第一存儲器和第二存儲器之間的連接上就無需使用寄生電容較大的導線和焊料等，由于可以緊密地配置，也就能夠在第一存儲器和第二存儲器之間實現(xiàn)高速的數(shù)據(jù)傳遞。


圖1為顯示本發(fā)明的第一實施方式的半導體存儲裝置的全體結(jié)構(gòu)的平面圖。
圖2為概念地顯示圖1所示的第一實施方式的半導體存儲裝置中的存儲器單元陣列部分的結(jié)構(gòu)的模式圖。
圖3為顯示圖2所示的第一實施方式的半導體存儲裝置中的第一選擇晶體管的等價電路圖。
圖4為顯示圖2所示的第一實施方式的半導體存儲裝置中的第二選擇晶體管的等價電路圖。
圖5為顯示圖2所示的第一實施方式的半導體存儲裝置中的SRAM部分的結(jié)構(gòu)的等價電路圖。
圖6為顯示圖2所示的第一實施方式的半導體存儲裝置中的鐵電存儲器的全體結(jié)構(gòu)框圖。
圖7為顯示本發(fā)明的第一實施方式的半導體存儲裝置的全體結(jié)構(gòu)的平面配置圖。
圖8為圖7所示的第一實施方式的半導體存儲裝置沿200-200線的截面圖。
圖9為本發(fā)明的第一實施方式的半導體存儲裝置的SRAM部分的平面配置圖。
圖10為對應圖9所示的平面配置圖的電路圖。
圖11為本發(fā)明的第一實施方式的半導體存儲裝置的存儲單元部分的平面配置圖。
圖12為本發(fā)明的第一實施方式的半導體存儲裝置的全局字線以及全局位線部分的平面配置圖。
圖13為說明本發(fā)明的第二實施方式的半導體存儲裝置的計數(shù)器結(jié)構(gòu)的立體圖。
圖14為顯示圖13所示的第二實施方式的計數(shù)器的內(nèi)部結(jié)構(gòu)的等價電路圖。
圖15為本發(fā)明的第二實施方式的半導體存儲裝置的平面配置圖。
圖16為圖15所示的第二實施方式的半導體存儲裝置沿300-300線的截面圖。
圖17為本發(fā)明的第二實施方式的半導體存儲裝置的計數(shù)部分的平面配置圖。
圖18為顯示本發(fā)明的第一以及第二實施方式的變形例的半導體存儲裝置的立體圖。
圖19為說明圖18所示的變形例的半導體存儲裝置的制造過程的立體圖。
圖20為說明圖18所示的變形例的半導體存儲裝置的制造過程的立體圖。
圖21為顯示現(xiàn)有的含SRAM和閃存的存儲器系統(tǒng)結(jié)構(gòu)的框圖。
圖22為顯示現(xiàn)有的含SRAM芯片和閃存芯片的半導體組件的結(jié)構(gòu)的立體圖。
具體實施例方式
以下，根據(jù)附圖，對將本發(fā)明具體化了的實施方式進行說明。
(第一實施方式)首先，如圖1和圖2所示，在這個第一實施方式的半導體存儲裝置中，各存儲器單元陣列1a、1b、1c以及1d上分別配置有4*4＝16個非易失性的鐵電存儲器(FeRAM)的存儲器單元10，和4位易失性的SRAM 13。鐵電存儲器的存儲器單元10與局部字線LWL和局部位線LBL相連。局部位線LBL通過第一選擇晶體管11與全局位線GBL相連。還有，局部字線LWL通過第二選擇晶體管12與全局字線GWL相連。
再者，鐵電存儲器為本發(fā)明的“第一存儲器”的一個例子，SRAM13為本發(fā)明的“第二存儲器”及“靜態(tài)存儲器”的一個例子。另外，全局字線GWL為本發(fā)明的“主字線”的一個例子，局部字線LWL為本發(fā)明的“輔助字線”的一個例子。還有，全局位線GBL為本發(fā)明的“主位線”的一個例子，局部位線LBL為本發(fā)明的“輔助位線”的一個例子。
第一選擇晶體管11通過RAA線(行選擇地址線)進行開關。而第二選擇晶體管12通過CAA線(列選擇地址線)進行開關。再者，RAA線是本發(fā)明“第一選擇線”的一個例子，CAA線是本發(fā)明“第二選擇線”的一個例子。
第一選擇晶體管11如圖3所示，由n溝道MOS管構(gòu)成，第二選擇晶體管12如圖4所示，由n溝道晶體管構(gòu)成。第一選擇晶體管11的柵極與RAA線相連，第二選擇晶體管12的柵極與CAA線相連。另外，SRAM 13如圖5所示，由兩個倒相電路構(gòu)成。SRAM 13通過晶體管14與全局位線GBL相連的同時，晶體管14的柵極與RAAS線相連。此外，RAAS線是本發(fā)明“第三選擇線”的一個例子。
在此第一實施方式中，全局位線GBL在鐵電存儲器和SRAM 13中被共有。
還有，圖2所示的鐵電存儲器，如圖6所示，包括多個存儲器單元陣列1a、1b、...1n、行解碼器2、列解碼器3、行地址緩沖器4、列地址緩沖器5、讀寫放大器6、以及控制部分(時鐘發(fā)生器部分)7。
其次，參照圖7～圖12，對圖2所示的第一實施方式的半導體存儲裝置的平面配置以及與其對應的截面構(gòu)造進行說明。
在這個第一實施方式的半導體存儲裝置中，如圖7及圖8所示，在p型半導體基板31的表面上，形成由一對n型源極/漏極區(qū)域32和柵極33所組成的第二選擇晶體管12。第二選擇晶體管12的柵極33與CAA線46相連。另外，在p型半導體基板31的表面上，形成兩個由n型源極/漏極區(qū)域38和柵極39所組成的n溝道晶體管。由這兩個n溝道晶體管和在圖8的剖面圖中未表示的兩個p溝道晶體管形成了SRAM 13。(參照圖10)還有，構(gòu)成SRAM 13的n溝道晶體管的兩端的n型源極/漏極區(qū)域38與布線層40相連，中央的n型源極/漏極區(qū)域38與GND線41b相連。
另外，第二選擇晶體管12一邊的n型源極/漏極區(qū)域32與局部字線(LWL)44相連。局部字線(LWL)44的下面通過鐵電體層43形成局部位線(LBL)42。通過局部位線(LBL)42、鐵電體層43和局部字線(LWL)44，就構(gòu)成了由鐵電體電容組成的單純矩陣方式的存儲器單元10。再者，鐵電體層是本發(fā)明的“存儲元件”的一個例子。
再有，全局字線(GWL)45是與第二選擇晶體管12另一邊的n型源極/漏極區(qū)域32相連并延伸在局部字線(LWL)44上方而形成的。另外，在全局字線(GWL)45的上方，與局部位線(LBL)42對應地形成全局位線(GBL)47。
再者，在圖7所示的平面配置以及圖8所示的截面構(gòu)造中，與圖2所示的模式圖不同，全局字線GWL和全局位線GBL形成在局部字線LWL和局部位線LBL的上方。這樣，實際上在實現(xiàn)圖2所示的模式圖的局部字線LWL和局部位線LBL，全局字線GWL和全局位線GBL的分層結(jié)構(gòu)時，就會變成如圖7和圖8所示的結(jié)構(gòu)。
另外，作為SRAM部分的平面配置圖，如圖9所示，布線層40由第一層布線層形成，同時，Vcc線41a以及GND線41b由第二層布線層形成。還有，如圖10所示，SRAM部分包含兩個p溝道晶體管和兩個n溝道晶體管。
還有，作為存儲器單元部分的平面配置圖，如圖11所示，局部位線(LBL)42由第三層布線層形成，同時，局部字線(LWL)44由第四層布線層形成。而且，鐵電體層43配置于局部位線(LBL)42和局部字線(LWL)44的交點上。
還有，作為全局字線(GWL)及全局位線(GBL)部分的平面配置圖，如圖12所示，全局字線(GWL)45由第五層布線層形成，全局位線(GBL)47以及CAA線46由第六層布線層形成。
下面，對上述構(gòu)成的第一實施方式的半導體存儲裝置的動作概要進行說明。在此，假定是訪問圖2所示的陣列(n，m)中、與局部字線LWL2相連的鐵電存儲器的四個存儲器單元10的情況。在此情況下，由于選擇陣列是陣列(n，m)，所以首先通過激活CAAm線及RAAn線，將陣列選中。由于CAAm線及RAAn線被激活，第一選擇晶體管11以及第二選擇晶體管12都變成接通狀態(tài)，局部字線LWL 1～4分別與全局字線GWLn1～n4相連，局部位線LBL1～4分別與全局位線GBLm1～m4相連。全局字線GWLn1～n4當中，由于僅僅全局字線GWLn2被激活，所以就只有局部字線LWL2被激活。
由此，與局部字線LWL2所連接的四個存儲器單元10的數(shù)據(jù)，通過四個第一選擇晶體管11分別呈現(xiàn)到四個全局位線GBLm1～m4之上。這四個數(shù)據(jù)再經(jīng)由全局位線GBLm1～GBLm4，通過讀/寫放大器6(參照圖6)被讀出到外部。與此同時，四個數(shù)據(jù)經(jīng)由全局位線GBLm1～m4、第一選擇晶體管11以及局部位線LBL1～4，被重新寫入(restore)到局部字線LWL 2所連接的四個存儲器單元10。
還有，SRAM 13由于RAASn線的激活而使晶體管14(參照圖5)成為接通狀態(tài)，所以被連接到全局位線GBLm1～m4上。因此，四個被重新寫入存儲器單元10的數(shù)據(jù)(再存儲數(shù)據(jù))也會被保持在SRAM13中。
寫入的狀況也同樣，寫入數(shù)據(jù)被保持在與全局位線GBLm1～m4相連的四個SRAM 13中。因此，在各陣列中，最后被訪問的數(shù)據(jù)由于被保持在SRAM 13中，所以SRAM 13就具有了高速緩存的功能。
各動作模式的電壓在下列表1中表示。
表1

參照以上表1以及圖1～圖6，以下，對第一實施方式所涉及的半導體存儲裝置的各動作方式中的動作詳細進行說明。
(待機模式)待機模式下，對所有全局字線GWL和全局位線GBL施加1/2Vcc，對所有RAA線以及CAA線施加Vcc。因此，所有第一選擇晶體管11以及第二選擇晶體管12就變成接通狀態(tài)，由此所有的全局字線GWL就與所有的局部字線LWL線相接，同時所有的全局位線GBL就與所有的局部位線LBL線相接。這就使得所有的局部字線LWL和局部位線LBL變?yōu)?/2Vcc。在此情形下，由于所有的RAAS線被設定為0V，所有的SRAM 13就變成與全局位線GBL斷開的狀態(tài)。因此所有SRAM13為數(shù)據(jù)保持狀態(tài)。此外還有，所有鐵電存儲器的存儲器單元10的兩端(局部字線LWL和局部位線LBL)為施加1/2Vcc的狀態(tài)。于是存儲器單元10也是數(shù)據(jù)保持狀態(tài)。
(鐵電存儲器讀出模式)首先，選擇陣列的地址一旦決定，選擇陣列以外的RAA線以及CAA線就變?yōu)?V。再者，選擇陣列的RAA線以及CAA線在待機狀態(tài)下是被施加了Vcc。由此，不與選擇陣列共有RAA線以及CAA線的所有非選擇陣列的局部字線LWL以及局部位線LBL，就從全局字線GWL以及全局位線GBL斷開，而變成1/2Vcc浮動狀態(tài)。
選擇陣列的全局位線GBL下降到0V以后，就變?yōu)楦訝顟B(tài)。在此情形下，由于選擇陣列的RAA線上施加了Vcc，與選擇陣列的RAA線相連的第一選擇晶體管11一直處于接通狀態(tài)。因此，選擇陣列的全局位線GBL與局部位線LBL一直處于連通狀態(tài)，所以，選擇陣列的局部位線LBL在下降到0V以后，也會變成浮動狀態(tài)。
其次，為了防止由于臨界值電壓引起的電壓下降，將選擇陣列的CAA線從Vcc升壓至Vcc+，該Vcc+為Vcc加上第二選擇晶體管12的臨界值電壓。而且，由于全局字線GWLn2上升至Vcc，通過第二選擇晶體管12，局部字線LWL2就會上升到Vcc。
因此，與局部字線LWL2相連的存儲器單元10的數(shù)據(jù)，經(jīng)由局部位線LBL1～4以及第一選擇晶體管11，呈現(xiàn)在全局位線GBLm1～m4之上。這些數(shù)據(jù)通過讀/寫放大器6(參照圖6)被讀出。
(恢復(重新寫入)模式)通過讀/寫放大器6被確定的讀出數(shù)據(jù)，再通過讀/寫放大器6經(jīng)由全局位線GBLm1～m4，回到選擇陣列的局部位線LBL1～4上。也就是，在數(shù)據(jù)“1”被讀出的選擇單元的局部位線LBL上施加Vcc，在數(shù)據(jù)“0”被讀出的選擇單元的局部位線LBL上施加0V。此時，由于選擇字線LWL2仍舊是原樣的Vcc，因此數(shù)據(jù)“0”就被重新寫入數(shù)據(jù)“0”被讀出的選擇單元中。接著，選擇字線下降到0V，對于數(shù)據(jù)“1”被讀出的單元，數(shù)據(jù)“1”被恢復(重新寫入)。還有，對于選擇陣列的SRAM 13，其間由于RAASn線上升至Vcc+，讀出數(shù)據(jù)被寫入并保持其中。
再者，關于寫入動作，僅僅是上述的被恢復數(shù)據(jù)代替了IO緩沖器輸入的寫入數(shù)據(jù)，動作都是一樣的。
(SRAM訪問模式)首先，從待機狀態(tài)通過使所有的RAA線為0V，使全局位線GBL和局部位線LBL斷開。而且，使所有的全局位線GBL成為浮動狀態(tài)。之后，使RAASn線電壓上升，通過全局位線GBL與SRAM 13相接來進行訪問。
在第一實施方式的半導體存儲裝置中，如上所述，由于鐵電存儲器和SRAM 13在同一p型半導體基板31上層疊形成，高度方向的厚度上就能夠減小，所以能夠?qū)崿F(xiàn)更好的小型化(薄型化)。
另外，通過鐵電存儲器和SRAM 13在同一p型半導體基板31上層疊形成，在鐵電存儲器和SRAM 13的連接上就無需使用寄生電容較大的導線和焊料等，由于鐵電存儲器和SRAM 13能夠緊貼配置，所以就能夠在鐵電存儲器和SRAM 13之間實現(xiàn)高速的數(shù)據(jù)存取。
還有，在第一實施方式的半導體存儲裝置中，和全局位線GBL逐個分別設置相比，通過在鐵電存儲器和SRAM 13中共有全局位線GBL，可以使構(gòu)造簡化。
再有，在第一實施方式的半導體存儲裝置中，通過采用全局字線GWL及全局位線GBL，和局部字線LWL及局部位線LBL的分層結(jié)構(gòu)，連接存儲器單元10的布線(局部字線LWL以及局部位線LBL)變短，布線電容也就變小。由此，也就能夠?qū)嵭懈咚僮x出。
還有，在第一實施方式的半導體存儲裝置中，SRAM 13設置在每個存儲器單元陣列上，同時還連接全局位線GBL，由此設置在每個陣列上的SRAM 13就能夠容易具有高速緩存的功能。
還有，在第一實施方式的半導體存儲裝置中所含的鐵電存儲器，與閃存不同，寫入時無需高電壓，所以能夠?qū)崿F(xiàn)低電壓化以及低消耗功率化。
(第二實施方式)在第二實施方式的半導體存儲裝置中，在上述第一實施方式的結(jié)構(gòu)上，再包含內(nèi)藏計數(shù)部分的結(jié)構(gòu)以計算每個存儲器單元陣列的對存儲器單元訪問次數(shù)。
具體來說，在第二實施方式中，如圖13所示，NAND電路22和與該NAND電路22的輸出相連的計數(shù)部23設在每個存儲器單元陣列21a、...上。該計數(shù)部23為本發(fā)明“次數(shù)檢測機構(gòu)”的一個例子。在NAND電路22的輸入中，輸入CE(組件選通)信號、來自CAAm線的信號、和來自RAAn線的信號。從計數(shù)部23輸出刷新(REFRESH)信號。該刷新信號在存儲器單元10(參照圖2)的讀出和寫入次數(shù)的總和達到規(guī)定計數(shù)值時進行應答，是用于進行存儲器單元中重新讀寫動作的信號。
也就是說，該第二實施方式的半導體存儲裝置具備用于檢測存儲器單元10的寫入次數(shù)和讀出次數(shù)的計數(shù)部23、以及基于由計數(shù)部23檢測出的讀出和寫入次數(shù)的總和是否達到規(guī)定次數(shù)，對存儲器單元進行再寫入的刷新機構(gòu)。再者，如圖6所示的第一實施方式的控制部分7被作為這種刷新機構(gòu)使用。還有，如圖14所示，計數(shù)部23含有倒相電路23a和多個(8個)TFF(觸發(fā)器)23b。TFF 23b圖中未表示，它是通過由兩個逆變器和兩個傳輸門組成的兩個鎖存部分、和連接該鎖存部分的傳輸門來構(gòu)成的。
下面，參照圖15～圖17，對有關第二實施方式的半導體存儲裝置的平面配置圖以及與其對應的截面構(gòu)造進行說明。第二實施方式中，如圖16所示，在p型半導體基板31的表面上，形成由一對n型源極/漏極區(qū)域32和柵極33所構(gòu)成的第二晶體管12。
另外，在p型半導體基板31的表面上形成有NAND電路22，它由四個n型源極/漏極區(qū)域51和三個柵極52所組成的三個n溝道晶體管構(gòu)成。還有，在p型半導體基板31的表面上還形成有計數(shù)部23，它含有由三個n型源極/漏極區(qū)域53和兩個柵極54所組成的兩個n溝道晶體管。構(gòu)成NAND電路22的左端的n型源極/漏極區(qū)域51與構(gòu)成計數(shù)部23的n溝道晶體管的一個柵極54相接。另外，GND線41b接在計數(shù)部23中間的n型源極/漏極區(qū)域53上，刷新信號線(REF)55接在左側(cè)的n型源極/漏極區(qū)域53上。
還有，CAA線46接在構(gòu)成第二選擇晶體管12的柵極33上。而且，局部字線(LWL)44接在一側(cè)的n型源極/漏極區(qū)域32上，全局字線(GWL)45接在另一側(cè)的n型源極/漏極區(qū)域32上。另外，局部字線(LWL)44下面經(jīng)由鐵電體層43形成局部位線(LBL)42。通過局部字線(LWL)44、鐵電體層43、和局部位線(LBL)42，構(gòu)成了由鐵電體電容組成的存儲器單元10。再有，在全局字線(GWL)45的上方，與局部位線(LBL)42對應地形成全局位線(GBL)47。
還有，計數(shù)部23的平面配置圖是如圖15以及圖17所示的配置。NAND電路22與CE(組件選通)線56相連。
如上所述，計數(shù)部23位于鐵電存儲器的存儲器單元10的下方。即，計數(shù)部23及NAND電路22，和鐵電存儲器的存儲器單元10，在同一p型半導體基板31上層疊形成。
具有上述結(jié)構(gòu)的第二實施方式的半導體存儲裝置，各動作模式的動作基本上與上述第一實施方式相同。下面，對第二實施方式特有的計數(shù)動作以及刷新(再寫入)動作進行說明。
首先，作為計數(shù)動作增加，例如每當對設定存儲器單元陣列21a(參照圖13)的鐵電存儲器的存儲器單元10進行寫入動作或讀出動作之一時，計數(shù)部23就每次加1。此種情形下，寫入次數(shù)中也含有讀出后再寫入的部分。而且寫入次數(shù)和讀出次數(shù)的總和達到規(guī)定次數(shù)時，進行該存儲器單元陣列21a的刷新(再寫入)。具體是，通過把作為每個陣列對NAND電路22輸入的CAA線、RAA線、CE(組件選通)線“與”，計數(shù)用觸發(fā)信號從NAND電路22輸出。
例如，如果計數(shù)器是256位的話，對這個存儲器單元陣列21a進行了256次訪問后，刷新信號(REFRESH信號)就被激活。由此要進行對該存儲器單元陣列21a再寫入(刷新動作)。刷新動作就是對存儲器單元陣列21a的存儲器單元10一個一個地讀出再寫入的動作。
在第二實施方式中，如上所述，存儲器單元陣列21a所含的存儲器單元10的寫入次數(shù)及讀出次數(shù)的總和在達到規(guī)定次數(shù)(256次)的情況下，進行刷新動作，由于借此能夠進行定期的刷新動作，所以就能夠有效防止鐵電存儲器的非選擇單元數(shù)據(jù)消失的干擾現(xiàn)象。這樣，高度集成化的、且寫入時無需高電壓就可高速寫入的、單純矩陣方式的鐵電存儲器就能容易實用化了。
另外，在第二實施方式中，如上所述，通過對每一個存儲器陣列設置計數(shù)部23，能夠?qū)γ恳粋€存儲器陣列進行刷新動作。因此，和對所有的存儲器單元進行刷新(再寫入)動作的情況相比，能夠減少刷新時存儲器單元10受干擾的次數(shù)。因此，刷新(再寫入)動作也就不會引起數(shù)據(jù)消失。
再者，在第二實施方式中，通過計數(shù)部23和鐵電存儲器在p型半導體基板上層疊形成，高度方向的厚度上能夠減小，因而能夠?qū)崿F(xiàn)更好的小型化(薄型化)。
再者，應當認為該公開的實施方式在所有要點中均為示例但不受這些示例所限制。本發(fā)明的范圍不是依據(jù)上述實施方式的說明、而是依據(jù)權(quán)利要求范圍來表示，它還包含與權(quán)利要求范圍均等的意義以及范圍內(nèi)所有的變更。
例如，在上述實施方式中，示出了非易失性單純矩陣方式的鐵電存儲器，和易失性的SRAM(靜態(tài)存儲器)在同一半導體基板上層疊形成的例子，但是本發(fā)明不只限于此，也可使用包含有位線、與位線交叉配置的字線、配置在位線和字線間的存儲元件的單純矩陣方式的其他存儲器，或是包含配置成矩陣狀的存儲器單元的非易失性的其他存儲器來取代鐵電存儲器。例如，不使用鐵電存儲器，而使用磁性存儲器(MRAMMagnetic Random Access Memory)、相變存儲器(OUMOvonic Unified Memory)或者反熔絲(anti-fuse)ROM等也可。另外，也可使用SRAM以外的DRAM等易失性存儲器來取代SRAM。
還有，可以設置控制電路等來代替鐵電存儲器或SRAM的任意一方。例如，可以在鐵電存儲器的下方設置鐵電存儲器的控制電路等以取代SRAM。
再有，在上述實施方式中，SRAM和鐵電存儲器以共有全局位線而構(gòu)成，但是本發(fā)明不只限于此，在使用其他各種存儲器組合的情況下，位線和字線至少有一個共有就可。
另外，在上述第二實施方式中，使用計數(shù)器來作為檢測鐵電存儲器的存儲單元的寫入次數(shù)以及讀出次數(shù)的次數(shù)檢測機構(gòu)，但是本發(fā)明不只限于此，使用計數(shù)器以外的次數(shù)檢測機構(gòu)也可。
此外，在上述第一以及第二實施方式中，示出了非易失性單純矩陣方式的鐵電存儲器，和易失性的SRAM(靜態(tài)存儲器)在同一半導體基板上層疊形成的例子，但是本發(fā)明不只限于此，也可以如圖18所示的變形例一樣，將鐵電存儲器等和SRAM等各自分別在半導體基板61以及71形成之后，再將各半導體基板61以及71貼合起來。
具體來講，如圖19所示，在半導體基板61的表面61a上形成鐵電存儲器等的存儲單元10a、局部字線LWL以及局部位線LBL等。再如圖20所示，在半導體基板71的表面71a上形成SRAM等的存儲單元13a、RAA線(行選擇地址線)、CAA線(列選擇地址線)、RAAS線、和控制電路(圖中未表示)等。而且，在圖19所示的半導體基板61的背面61b當作上方的狀態(tài)下，將圖19所示的半導體基板61貼合在圖20所示的半導體基板71的表面71a上。由此，就得到圖18所示的結(jié)構(gòu)。再者，半導體基板61一側(cè)的布線與半導體基板71一側(cè)的布線的連接，可以使用例如埋在置于兩者之間的層絕緣膜上所設的接觸孔(通孔)內(nèi)的插入電極來實行。
權(quán)利要求
1.一種半導體存儲裝置，其特征在于，具有包含位線、與所述位線交叉配置的字線、配置在所述位線與所述字線間的存儲元件(43)的第一存儲器；與所述第一存儲器種類不同的第二存儲器；所述第一存儲器和所述第二存儲器形成于半導體基板(31、61、71)上。
2.根據(jù)權(quán)利要求1所述的半導體存儲裝置，其特征在于，所述第一存儲器和所述第二存儲器在半導體基板(31)上層疊形成。
3.根據(jù)權(quán)利要求1所述的半導體存儲裝置，其特征在于，所述位線和所述字線的至少其中一個在所述第一存儲器和所述第二存儲器中共有。
4.根據(jù)權(quán)利要求1所述的半導體存儲裝置，其特征在于，所述第一存儲器包含多個各自包含多個存儲單元(10)的存儲單元陣列(1a、1b、1c、1d)；所述位線包含主位線(GBL)、和與所述主位線連接且配置在每個所述存儲單元陣列上的輔助位線(LBL)；所述字線包含主字線(GWL)、和與所述主字線連接且配置在每個存儲單元陣列上的輔助字線(LWL)；所述第一存儲器的存儲單元(10)與所述輔助位線和所述輔助字線相連接。
5.根據(jù)權(quán)利要求4所述的半導體存儲裝置，其特征在于，所述第一存儲器包含鐵電存儲器；所述鐵電存儲器的存儲單元(10)包含所述輔助位線、所述輔助字線、配置在所述輔助位線和所述輔助字線之間的作為所述存儲元件的鐵電體層(43)。
6.根據(jù)權(quán)利要求5所述的半導體存儲裝置，其特征在于，所述第二存儲器包含靜態(tài)存儲器(13)；構(gòu)成所述第一存儲器的鐵電存儲器和構(gòu)成所述第二存儲器的靜態(tài)存儲器共有所述主位線(GBL)。
7.根據(jù)權(quán)利要求4所述的半導體存儲裝置，其特征在于，所述主位線(GBL)與所述輔助位線(LBL)在所述同一半導體基板(31)上層疊形成，所述主字線(GWL)與所述輔助字線(LWL)在所述同一半導體基板(31)上層疊形成。
8.根據(jù)權(quán)利要求7所述的半導體存儲裝置，其特征在于，所述主位線(GBL)以及所述主字線(GWL)在所述輔助位線(LBL)以及所述輔助字線(LWL)的上方形成。
9.根據(jù)權(quán)利要求4所述的半導體存儲裝置，其特征在于，還包括連接在所述輔助位線和所述主位線之間的第一選擇晶體管(11)；和連接在所述輔助字線和所述主字線之間的第二選擇晶體管(12)。
10.根據(jù)權(quán)利要求9所述的半導體存儲裝置，其特征在于，包括與所述第一選擇晶體管的柵極相連的第一選擇線(RAA)；和與所述第二選擇晶體管的柵極相連的第二選擇線(CAA)。
11.根據(jù)權(quán)利要求4所述的半導體存儲裝置，其特征在于，所述第二存儲器連接在所述主位線上，同時，也設置在每一個存儲器單元陣列上。
12.根據(jù)權(quán)利要求4所述的半導體存儲裝置，其特征在于，還包括連接在所述第二存儲器和所述主位線之間的晶體管(14)。
13.根據(jù)權(quán)利要求12所述的半導體存儲裝置，其特征在于，還包括與連接在所述第二存儲器和所述主位線之間的晶體管的柵極相連的第三選擇線(RAAS)。
14.根據(jù)權(quán)利要求1所述的半導體存儲裝置，其特征在于，所述第一存儲器包含鐵電存儲器；所述第二存儲器包含靜態(tài)存儲器(13)；所述鐵電存儲器在所述靜態(tài)存儲器的上方層疊形成。
15.根據(jù)權(quán)利要求1所述的半導體存儲裝置，其特征在于，所述第一存儲器包含磁性存儲器；所述第二存儲器包含靜態(tài)存儲器；所述磁性存儲器在所述靜態(tài)存儲器的上方層疊形成。
16.根據(jù)權(quán)利要求1所述的半導體存儲裝置，其特征在于，所述第一存儲器包含相變化存儲器；所述第二存儲器包含靜態(tài)存儲器；所述相變化存儲器在所述靜態(tài)存儲器的上方層疊形成。
17.根據(jù)權(quán)利要求1所述的半導體存儲裝置，其特征在于，所述第一存儲器包含反熔絲ROM；所述第二存儲器包含靜態(tài)存儲器；所述反熔絲ROM在所述靜態(tài)存儲器的上方層疊形成。
18.根據(jù)權(quán)利要求4所述的半導體存儲裝置，其特征在于，還包括檢測出配置于每個所述存儲器單元陣列的、且包含在各所述存儲器單元陣列中的所述第一存儲器的存儲器單元的寫入次數(shù)和讀出次數(shù)的次數(shù)檢測機構(gòu)(23)；和基于由所述次數(shù)檢測機構(gòu)檢測出的寫入次數(shù)和讀出次數(shù)的總和達到了規(guī)定次數(shù)，來對包含于所述存儲器單元陣列中的所述第一存儲器的存儲器單元進行重新寫入的刷新機構(gòu)(7)。
19.根據(jù)權(quán)利要求18所述的半導體存儲裝置，其特征在于，所述次數(shù)檢測機構(gòu)包含計數(shù)器(23)。
20.根據(jù)權(quán)利要求18所述的半導體存儲裝置，其特征在于，所述次數(shù)檢測機構(gòu)與所述第一存儲器在所述半導體基板(31)上層疊形成。
21.根據(jù)權(quán)利要求1所述的半導體存儲裝置，其特征在于，所述第二存儲器(13)以一個對所述第一存儲器的多個存儲單元(10)的比例設置。
22.一種半導體存儲裝置，其特征在于，包含含有配置成矩陣狀的存儲單元的非易失性第一存儲器；和易失性第二存儲器(13)；所述第一存儲器和所述第二存儲器在所述半導體基板(31)上層疊形成。
全文摘要
提供一種含有能夠達到更為小型化(薄型化)和高速化的不同種類的存儲器的半導體存儲裝置。這種半導體存儲裝置具有包含位線、與位線交叉配置的字線、配置在位線與字線間的存儲元件(43)的第一存儲器；與第一存儲器種類不同的第二存儲器(13)。而且，第一存儲器和第二存儲器在半導體基板(31)上形成。這樣，若第一存儲器和第二存儲器層疊形成于半導體基板(31)上，則高度方向的厚度上會變小，從而能實現(xiàn)更好的小型化(薄型化)。再有，第一存儲器和第二存儲器的連接無需使用寄生電容較大的導線和焊料等，因此，能夠?qū)崿F(xiàn)第一存儲器和第二存儲器間高速的數(shù)據(jù)傳遞。
文檔編號H01L45/00GK1533574SQ0281441
公開日2004年9月29日 申請日期2002年7月12日 優(yōu)先權(quán)日2001年7月17日
發(fā)明者高野洋, 松下重治, 治 申請人:三洋電機株式會社