專利名稱：芯片上的集成電路栓鎖現(xiàn)象防護(hù)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路，尤其是一種可以偵測(cè)電路是否發(fā)生栓鎖現(xiàn)象，并適時(shí)的加以解除的芯片上的(on-chip)集成電路栓鎖現(xiàn)象(latchup)防護(hù)電路。
目前已經(jīng)有許多種防止栓鎖現(xiàn)象的方法。譬如說，在布局上設(shè)置防護(hù)環(huán)(guard ring)或是限定PMOS與NMOS之間的距離，或是在制程上用磊晶技術(shù)(epitaxy)或是逆向井(retrograde well)技術(shù)來減小深度較深的半導(dǎo)體的展阻(spread resistance)等，這些都是用來增加SCR的觸發(fā)電壓。美國(guó)專利編號(hào)5,347,185也提出了用基鈉二極管(Zener diode)構(gòu)成的電壓箝制電路來限制兩電源線的電壓差，希望SCR的兩端壓差不足以觸發(fā)它。但是，電路操作時(shí)的噪聲或是瞬時(shí)電流也有可能觸發(fā)SCR。單單運(yùn)用以上的方法，當(dāng)SCR被觸發(fā)后，除非電源以人工的方式關(guān)閉，栓鎖現(xiàn)象便會(huì)持續(xù)的發(fā)生。
美國(guó)專利編號(hào)5,212,616以及5,379,174兩篇專利的電路，在察覺被量測(cè)電路發(fā)生栓鎖現(xiàn)象時(shí)，會(huì)自動(dòng)地切斷供應(yīng)給被量測(cè)電路的電壓/電流(voltage/current)源。再隔一段時(shí)間后，重新開啟電壓/電流源，使被量測(cè)電路重新回到正常操作狀態(tài)(沒有發(fā)生栓鎖現(xiàn)象的前的狀態(tài))。但是，兩篇專利都是以跨在被量測(cè)電路上的電壓值作為動(dòng)作的判斷依據(jù)。
本發(fā)明的另一主要目的，是切斷被量測(cè)電路的電源后，可以重新提供電源，使被測(cè)量電路回到正常操作狀態(tài)。
根據(jù)上述的目的，本發(fā)明提出一種芯片上的集成電路栓鎖現(xiàn)象(latchup)防護(hù)電路。該防護(hù)電路包含有一核心電路(core circuit)、一電源開關(guān)(powerswitch)以及一電流偵測(cè)器(current extractor)。電源開關(guān)控制流經(jīng)該核心電路的主要電流(major circuit)。該電流偵測(cè)器偵測(cè)該主要電流的大小。該核心電路、該電源開關(guān)以及該電流偵測(cè)器彼此串聯(lián)且耦接于一相對(duì)高電壓電源線與一相對(duì)低電壓電源線之間。當(dāng)該主要電流因該核心電路發(fā)生栓鎖現(xiàn)象而超過一默認(rèn)值時(shí)，該電流偵測(cè)器使該電源開關(guān)關(guān)閉(open)，進(jìn)而使該栓鎖現(xiàn)象消失。
該電流偵測(cè)器包含有一電流鏡(current mirror)電路以及一負(fù)載。該電流鏡電路具有一第一晶體管以及一第二晶體管。該第一晶體管與該第二晶體管的二控制閘相耦接。該主要電流主要流經(jīng)該第一晶體管。流經(jīng)該第二晶體管的映射電流正比于該主要電流。該負(fù)載與該第二晶體管相串接于該相對(duì)高電壓電源線與該相對(duì)低電壓電源線之間。
該電流偵測(cè)器也可以僅僅用一電阻負(fù)載來實(shí)施。
本發(fā)明的優(yōu)點(diǎn)在于栓鎖現(xiàn)象被芯片上的電路自動(dòng)地偵測(cè)到且解除，可以防止栓鎖現(xiàn)象對(duì)核心電路產(chǎn)生損害。而且，芯片上的電路自動(dòng)地使該核心電路回到栓鎖現(xiàn)象發(fā)生前的狀態(tài)，可以使該核心電路正常操作。
具體實(shí)施例方式
第一實(shí)施例

圖1A為本發(fā)明的第一實(shí)施例的功能方塊圖。本發(fā)明為一集成電路栓鎖現(xiàn)象防護(hù)電路。在相對(duì)高電源線VDD與相對(duì)低電源線VSS之間依序串接有一電源開關(guān)10、一核心電路(core circuit)12以及一電流偵測(cè)器(currentextractor)14。所謂核心電路10指的是除了輸出入端口電路外的CMOS電路，一般的放置位置在晶粒(chip)的中央地帶，也是集成電路的主要邏輯或是模擬處理的所在。流經(jīng)核心電路12的電流稱為主要電流。因?yàn)榇?lián)的原因，絕大部分的主要電流會(huì)流過電源開關(guān)10以及電流偵測(cè)器14。
電流偵測(cè)器14偵測(cè)主要電流的大小。當(dāng)主要電流超過一個(gè)默認(rèn)值時(shí)，電流偵測(cè)器14會(huì)觸發(fā)電源開關(guān)10關(guān)閉，呈現(xiàn)開路狀態(tài)(open circuit)。主要電流默認(rèn)值可以依據(jù)核心電路12的特性而定，以區(qū)別正常操作狀態(tài)與栓鎖現(xiàn)象的不同。藉此，使該主要電流被阻斷或是很接近0。因?yàn)榱鹘?jīng)該核心電路12的主要電流并不足以維持栓鎖現(xiàn)象，栓鎖現(xiàn)象便消失或是解除。
當(dāng)開關(guān)電路10關(guān)閉后，由圖1A上可知，電流偵測(cè)器14也會(huì)偵測(cè)到電流由栓鎖現(xiàn)象時(shí)的大電流，突降成很小很小的電流。所以，電流偵測(cè)器14便會(huì)跟著開啟開關(guān)電路10，使開關(guān)電路10重新提供電流給核心電路12，使核心電路12重新正常的操作。
也就是說，本發(fā)明的防護(hù)電路在發(fā)現(xiàn)栓鎖現(xiàn)象發(fā)生后，可以利用關(guān)閉電源方式，自動(dòng)的使栓鎖現(xiàn)象解除。而且，以類似回饋(feedback)的效應(yīng)，在一段時(shí)間延遲(time delay)后，可以適時(shí)的重新提供電源，使核心電路12正常操作。
圖1B為圖1A的第一種具體電路圖。
電流偵測(cè)器14以一電流鏡電路與一個(gè)電阻R當(dāng)負(fù)載所構(gòu)成。電流鏡電路具有閘極相耦合的兩個(gè)NMOS(Mn1與Mn2)。Mn1的閘極同時(shí)又與自己的汲極相耦接。Mn1與核心電路12串聯(lián)，所以大部分的主要電流會(huì)流經(jīng)Mn1。流經(jīng)Mn2的電流大約與Mn1的電流成正比。流經(jīng)Mn1的電流便反應(yīng)在電阻R的跨壓，或是Mn1與R處的接點(diǎn)電壓上。
開關(guān)電路10以一個(gè)反向器INV與一PMOS Mp1所組成。Mp1與核心電路12相串聯(lián)。
一般操作時(shí)，流經(jīng)Mn1的電流為一般CMOS電路操作時(shí)的小電流，所以流經(jīng)Mn2的電流也小，因此，R的跨壓也小，Mn2與R的接點(diǎn)可以視為高電壓。反向器INV依據(jù)Mn2與R的接點(diǎn)電壓，提供一低電壓給Mp1的閘極，保持Mp1的開啟，提供核心電路12的電源。
在核心電路12發(fā)生栓鎖現(xiàn)象時(shí)，流經(jīng)Mn2的電流會(huì)與流經(jīng)Mn1的電流一樣的變大，因此，使Mn2與R的接點(diǎn)處電壓成一相對(duì)低電壓。反向器INV輸出高電壓，將Mp1關(guān)閉。核心電路12會(huì)因?yàn)闆]有電源供應(yīng)而解除了栓鎖現(xiàn)象。
在關(guān)閉Mp1后，流經(jīng)Mn1的電流也幾乎等于0，因此，經(jīng)歷一段延遲時(shí)間(RC延遲)的充電效應(yīng)后，反向器INV的輸入端便會(huì)再度的成為相對(duì)高電位，反向器INV便開啟Mp1，以提供正常電源給核心電路12。
圖1C為圖1A的第二種具體電路圖，其中電流偵測(cè)器14為一電阻R，開關(guān)電路10為一PMOS Q1。R與核心電路12的接點(diǎn)，可以選擇性的通過一延遲電路16，控制Q1的開啟與關(guān)閉。
在正常操作時(shí)，流經(jīng)R的電流小，R與核心電路12的接點(diǎn)可以視為低電位，進(jìn)而保持Q1開啟的狀態(tài)。在核心電路12發(fā)生栓鎖現(xiàn)象時(shí)，流經(jīng)R的電流大增，因此，R與核心電路12的接點(diǎn)可以視為高電位，進(jìn)而關(guān)閉了Q1。Q1關(guān)閉一段時(shí)間后，R與核心電路12的接點(diǎn)又會(huì)因放電回到低電位，再經(jīng)過延遲電路16的延遲時(shí)間，便開啟Q1，重新提供電源給Q1。
圖1D為圖1A的第三種具體電路圖，其中，電流鏡電路由PMOS Q1與Q2所構(gòu)成，而開關(guān)電路10以一NMOS Q3所構(gòu)成。其操作與前述的具體電路類似，可以為業(yè)界人士推導(dǎo)得知，在此不再重述。
第二實(shí)施例圖2A為本發(fā)明的第二實(shí)施例的功能方塊圖。在相對(duì)高電源線VDD與相對(duì)低電源線VSS之間依序串接有一電源開關(guān)10、一電流偵測(cè)器14以及一核心電路12。電源開關(guān)10、電流偵測(cè)器14以及核心電路12的連接條件是彼此串聯(lián)，因此，排列順序并不會(huì)影響其功能的實(shí)現(xiàn)。
圖2B為圖2A的第一種具體電路圖。
電流偵測(cè)器14以一電流鏡電路與一個(gè)電阻R當(dāng)負(fù)載所構(gòu)成。電流鏡電路具有閘極相耦合的兩個(gè)PMOS(Q1與Q2)。Q1的閘極同時(shí)又與自己的汲極相耦接。流經(jīng)Q1的電流反應(yīng)在電阻R的跨壓，或是Q2與R處的接點(diǎn)電壓上。
開關(guān)電路10以一PMOS Q3所組成。Q3與核心電路12相串聯(lián)。
一般操作時(shí)，流經(jīng)Q1的電流很小，所以流經(jīng)Q2的電流也小，因此，R的跨壓也小，Q2與R的接點(diǎn)可以視為低電壓。所以，Q3保持在開啟狀態(tài)，以提供核心電路12的電源。
在核心電路12發(fā)生栓鎖現(xiàn)象時(shí)，流經(jīng)Q2的電流會(huì)與流經(jīng)Q1的電流一樣的變大，因此，使Q2與R的接點(diǎn)處電壓成一相對(duì)高電壓。所以，Q3關(guān)閉，使核心電路12中的栓鎖現(xiàn)象解除。
在關(guān)閉Q3后，流經(jīng)Q1的電流也幾乎等于0，因此，經(jīng)歷一段延遲時(shí)間(RC延遲)的放電效應(yīng)后，Q2與R的接點(diǎn)處電壓變成一相對(duì)低電壓，以開啟Q3，而提供正常電源給核心電路12。
圖2C為圖2A的第二種具體電路圖。其中，電流鏡電路以NMOS Q1與Q2所構(gòu)成，而開關(guān)電路10以一PMOS Q3與一反向器所構(gòu)成。
圖2D為圖2A的第三種具體電路圖。其中，電流鏡電路以PMOS Q1與Q2所構(gòu)成，而開關(guān)電路10以一NMOS Q3所構(gòu)成。圖2C與圖2D的操作與前述的具體電路類似，可以為業(yè)界人士推導(dǎo)得知，在此不再重述。
第三實(shí)施例圖3A為本發(fā)明的第三實(shí)施例的功能方塊圖。在相對(duì)高電源線VDD與相對(duì)低電源線VSS之間依序串接有一電流偵測(cè)器14、一核心電路12以及一電源開關(guān)10。排列順序并不會(huì)影響本發(fā)明所預(yù)期的功能的實(shí)現(xiàn)。
圖3B為圖3A的第一種具體電路圖，其中電流偵測(cè)器14為一電阻R，開關(guān)電路10為一NMOS Q1。R與核心電路12的接點(diǎn)，可以選擇性的通過延遲電路16，控制Q1的開啟與關(guān)閉。
圖3C為圖3A的第二種具體電路圖。其中，電流鏡電路以PMOS Q1與Q2所構(gòu)成，而開關(guān)電路10以一NMOS Q3與一反向器所構(gòu)成。圖3B與圖3C的操作與前述的具體電路類似，可以為業(yè)界人士推導(dǎo)得知，在此不再重述。
第四至第六實(shí)施例如同先前所述，電源開關(guān)10、電流偵測(cè)器14以及核心電路12的連接條件是彼此串聯(lián)，因此，排列順序并不會(huì)影響其功能的實(shí)現(xiàn)。電源開關(guān)10、電流偵測(cè)器14以及核心電路12依照其排列順序，有不同的六種組合，三種已經(jīng)于前三種實(shí)施例解釋了，另外三種請(qǐng)參考圖4A至圖4C。而圖4A至圖4C的電路實(shí)現(xiàn)可以參考本發(fā)明的其它實(shí)施例推論得的，在此不再重述。
本發(fā)明雖以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明，任何熟習(xí)此項(xiàng)技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可做些許的更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍當(dāng)視后附的申請(qǐng)專利范圍所界定者為準(zhǔn)。
權(quán)利要求
1.一種芯片上的集成電路栓鎖現(xiàn)象防護(hù)電路，包含有一核心電路；一電源開關(guān)，用以控制流經(jīng)該核心電路的主要電流；以及一電流偵測(cè)器，用以偵測(cè)該主要電流的大小；其特征是該核心電路、該電源開關(guān)以及該電流偵測(cè)器彼此串聯(lián)且耦接于一相對(duì)高電壓電源線與一相對(duì)低電壓電源線之間；以及，當(dāng)該主要電流因該核心電路發(fā)生栓鎖現(xiàn)象而超過一默認(rèn)值時(shí)，該電流偵測(cè)器使該電源開關(guān)關(guān)閉而呈開路狀態(tài)，進(jìn)而使該栓鎖現(xiàn)象消失。
2.如權(quán)利要求1所述的栓鎖現(xiàn)象防護(hù)電路，其特征是由該相對(duì)高電壓電源線至該相對(duì)低電壓電源線，依序串接的為該電源開關(guān)、該核心電路以及該電流偵測(cè)器。
3.如權(quán)利要求1所述的栓鎖現(xiàn)象防護(hù)電路，其特征是由該相對(duì)高電壓電源線至該相對(duì)低電壓電源線，依序串接的為該電源開關(guān)、該電流偵測(cè)器以及該核心電路。
4.如權(quán)利要求1所述的栓鎖現(xiàn)象防護(hù)電路，其特征是由該相對(duì)高電壓電源線至該相對(duì)低電壓電源線，依序串接的為該電流偵測(cè)器、該核心電路以及該電源開關(guān)。
5.如權(quán)利要求1所述的栓鎖現(xiàn)象防護(hù)電路，其特征是由該相對(duì)高電壓電源線至該相對(duì)低電壓電源線，依序串接的為該核心電路、該電流偵測(cè)器以及該電源開關(guān)。
6.如權(quán)利要求1所述的栓鎖現(xiàn)象防護(hù)電路，其特征是由該相對(duì)高電壓電源線至該相對(duì)低電壓電源線，依序串接的為該核心電路、該電源開關(guān)以及該電流偵測(cè)器。
7.如權(quán)利要求1所述的栓鎖現(xiàn)象防護(hù)電路，其特征是由該相對(duì)高電壓電源線至該相對(duì)低電壓電源線，依序串接的為該電流偵測(cè)器、該電源開關(guān)以及該核心電路。
8.如權(quán)利要求1所述的栓鎖現(xiàn)象防護(hù)電路，其特征是該電流偵測(cè)器包含有一電流鏡電路，具有一第一晶體管以及一第二晶體管，該第一晶體管與該第二晶體管的二控制閘相耦接，該主要電流主要流經(jīng)該第一晶體管，流經(jīng)該第二晶體管的映射電流正比于該主要電流；以及一負(fù)載，與該第二晶體管相串接于該相對(duì)高電壓電源線與該相對(duì)低電壓電源線之間。
9.如權(quán)利要求8所述的栓鎖現(xiàn)象防護(hù)電路，其特征是該第一晶體管與該第二晶體管均為NMOS。
10.如權(quán)利要求8所述的栓鎖現(xiàn)象防護(hù)電路，其特征是該第一晶體管與該第二晶體管均為PMOS。
11.如權(quán)利要求1所述的栓鎖現(xiàn)象防護(hù)電路，其特征是該電流偵測(cè)器為一電阻。
12.如權(quán)利要求1所述的栓鎖現(xiàn)象防護(hù)電路，其特征是該電源開關(guān)包含有一金氧半晶體管(MOSFET)，其閘極受控于該電流偵測(cè)器。
13.如權(quán)利要求12所述的栓鎖現(xiàn)象防護(hù)電路，其特征是該金氧半晶體管為NMOS。
14.如權(quán)利要求12所述的栓鎖現(xiàn)象防護(hù)電路，其特征是該金氧半晶體管為PMOS。
15.如權(quán)利要求12所述的栓鎖現(xiàn)象防護(hù)電路，其特征是該金氧半晶體管的閘極與該電流偵測(cè)器之間串有一反向器。
16.如權(quán)利要求1所述的栓鎖現(xiàn)象防護(hù)電路，其特征是該電源開關(guān)與該電流偵測(cè)器之間串有一延遲電路，用以降低該電源開關(guān)對(duì)該電流偵測(cè)器的反應(yīng)速度。
全文摘要
一種芯片上的集成電路栓鎖現(xiàn)象(latchup)防護(hù)電路；該防護(hù)電路包含有一核心電路(core circuit)、一電源開關(guān)(power switch)以及一電流偵測(cè)器(current extractor)；該電源開關(guān)控制流經(jīng)該核心電路的主要電流(major circuit)；該電流偵測(cè)器偵測(cè)該主要電流的大小；該核心電路、該電源開關(guān)以及該電流偵測(cè)器彼此串聯(lián)且耦接于一相對(duì)高電壓電源線與一相對(duì)低電壓電源線之間；當(dāng)該主要電流因該核心電路發(fā)生栓鎖現(xiàn)象而超過一默認(rèn)值時(shí)，該電流偵測(cè)器使該電源開關(guān)，進(jìn)而使該栓鎖現(xiàn)象消失。
文檔編號(hào)H01L27/00GK1464554SQ0212289
公開日2003年12月31日 申請(qǐng)日期2002年6月17日 優(yōu)先權(quán)日2002年6月17日
發(fā)明者柯明道, 彭政杰, 姜信欽 申請(qǐng)人:財(cái)團(tuán)法人工業(yè)技術(shù)研究院