專利名稱：化合物半導(dǎo)體開關(guān)電路裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及特別是用于高頻開關(guān)用途的化合物半導(dǎo)體開關(guān)電路裝置，特別是涉及用于2.4GHz頻帶以上的化合物半導(dǎo)體開關(guān)電路裝置。
背景技術(shù)：
在攜帶電話機(jī)等的移動體通信裝置中，大多使用了GHz頻帶的微波，在天線的切換電路或發(fā)送接收的切換電路等中，大多使用切換這些高頻信號用的開關(guān)元件(例如，特開平9-181642號)。作為該元件，因?yàn)樘幚砀哳l的緣故，大多使用采用砷化鎵(GaAs)的場效應(yīng)晶體管(以下，稱為FET)，伴隨于此，對上述開關(guān)電路本身進(jìn)行了集成化的單片微波集成電路(MMIC)正在得到進(jìn)展。
圖4(A)示出了GaAs FET的剖面圖。在非摻雜的GaAs襯底1的表面部分上形成摻雜的N型的溝道區(qū)2，在溝道區(qū)2的表面上配置進(jìn)行肖特基接觸的柵電極3，在柵電極3的兩側(cè)配置了與GaAs進(jìn)行歐姆接觸的源、漏電極4、5。在該晶體管中，利用柵電極3的電位在正下方的溝道區(qū)2內(nèi)形成耗盡層，由此來控制源電極4與漏電極5之間的溝道電流。
圖4(B)示出了使用了GaAs FET的被稱為SPDT(單極雙擺幅Single Pole Double Throw)的化合物半導(dǎo)體開關(guān)電路裝置的原理的電路圖。
第1和第2FET1、FET2的源(或漏)連接到共用輸入端子IN上，各FET1、FET2的柵經(jīng)電阻R1、R2連接到第1和第2控制端子Ctl-1、Ctl-2上，而且，各FET的漏(或源)連接到第1和第2輸出端子OUT1、OUT2上。施加到第1和第2控制端子Ctl-1、Ctl-2上的信號是互補(bǔ)信號，被施加了高電平的信號的FET導(dǎo)通，將施加到輸入端子IN上的信號傳遞給某一方的輸出端子。以防止高頻信號經(jīng)柵電極相對于成為交流接地的控制端子Ctl-1、Ctl-2的直流電位漏泄出來的目的而配置了電阻R1、R2。
在圖5中示出這樣的化合物半導(dǎo)體開關(guān)電路裝置的等效電路圖。在微波中，以特性阻抗50Ω為基準(zhǔn)，各端子的阻抗用R1＝R2＝R3＝50Ω來表示。此外，如果將各端子的電位定為V1、V2、V3，則用以下的式子來表示插入損耗(Insertion Loss)和隔離度(Isolation)。
Insertion Loss＝20log(V2/V1)〔dB〕這是從共用輸入端子IN朝向輸出端子OUT1傳送信號時的插入損耗，Isolation＝20log(V3/V1)〔dB〕這是從共用輸入端子IN起在與輸出端子OUT2之間的隔離度(Isolation)。在化合物半導(dǎo)體開關(guān)電路裝置中，要求盡可能減少上述的插入損耗(Insertion Loss)，提高隔離度(Isolation)，串聯(lián)地插入到信號路徑中的FET的設(shè)計是重要的。使用GaAs FET作為該FET的原因是，因?yàn)镚aAs的電子遷移率比Si的電子遷移率高，故電阻小，可謀求低損耗，因?yàn)镚aAs襯底是半絕緣性襯底，故適合于信號路徑間的高隔離度化。另一方面，GaAs襯底的價格比Si襯底的價格貴，如果能用Si來制造PIN二極管那樣的等效的器件，則GaAs在成本競爭方面處于劣勢。
在這樣的化合物半導(dǎo)體開關(guān)電路裝置中，由于FET的溝道區(qū)2的電阻R如下式來表示R＝1/enμS〔Ω〕e電子電荷量(1.6×10-19C/cm3)n電子載流子濃度μ電子遷移率S溝道區(qū)的剖面面積(cm2)故為了盡可能減小電阻R，將溝道寬度設(shè)計成盡可能大，使溝道區(qū)的剖面面積起到主要作用，減小了插入損耗(Insertion Loss)。
為此，由柵電極3和溝道區(qū)2形成的肖特基接觸引起的電容分量變大，從此處開始，高頻的輸入信號發(fā)生漏泄，使隔離度(Isolation)惡化。為了避免這一點(diǎn)而設(shè)置了旁路FET以謀求隔離度(Isolation)的改善，由于芯片尺寸變大，成本提高，故發(fā)展到置換為硅這樣的廉價的芯片，導(dǎo)致了喪失市場的結(jié)果。
因此，開發(fā)了省略旁路FET以實(shí)現(xiàn)芯片的縮減的開關(guān)電路。
圖6是示出柵寬為400微米的化合物半導(dǎo)體開關(guān)電路裝置的電路圖。將第1FET1和第2FET2的源電極(或漏電極)連接到共用輸入端子IN上，將FET1和FET2的柵電極分別經(jīng)電阻R1、R2連接到第1和第2控制端子Ctl-1、Ctl-2上，而且，各FET1和FET2的漏電極(或源電極)連接到第1和第2輸出端子OUT1、OUT2上。施加到第1和第2控制端子Ctl-1、Ctl-2上的信號是互補(bǔ)信號，被施加了高電平的信號的一側(cè)的FET導(dǎo)通，將施加到輸入端子IN上的信號傳遞給某一方的輸出端子。以防止高頻信號經(jīng)柵電極相對于成為交流接地的控制端子Ctl-1、Ctl-2的直流電位漏泄出來的目的而配置了電阻R1、R2。
圖6中示出的電路是與在圖4(B)中示出的使用了GaAs FET的被稱為SPDT(單極雙擺幅Single Pole Double Throw)的化合物半導(dǎo)體開關(guān)電路裝置的原理的電路大致相同的電路結(jié)構(gòu)，將FET1和FET2的柵電極的柵寬Wg設(shè)計成400微米。使柵寬Wg比以往的柵寬Wg小這一點(diǎn)意味著增加FET的導(dǎo)通電阻，而且，通過減小柵電極的面積(Lg×Wg)，意味著柵電極與溝道區(qū)的因肖特基結(jié)產(chǎn)生的寄生電容變小，在電路工作方面產(chǎn)生了大的差別。
圖7示出了對該化合物半導(dǎo)體開關(guān)電路裝置進(jìn)行了集成化的化合物半導(dǎo)體芯片的1例。
在GaAs襯底上，在中央部上配置進(jìn)行開關(guān)的FET1和FET2，將電阻R1、R2連接到FET的柵電極上。此外，在襯底的周邊設(shè)置了與輸出端子OUT1、OUT2、控制端子Ctl-1、Ctl-2對應(yīng)的襯墊(pad)。再有，用點(diǎn)線示出的第2層的布線是與各FET的柵電極形成時同時形成的柵金屬層(Ti/Pt/Au)20，用實(shí)線示出的第3層的布線是進(jìn)行各元件的連接和襯墊的形成的襯墊金屬層(Ti/Pt/Au)30。在第1層襯底上進(jìn)行歐姆接觸的歐姆金屬層(AuGe/Ni/Au)10形成各FET的源電極、漏電極和各電阻兩端的取出電極，在圖7中，由于與襯墊金屬層重疊，故未圖示。
從圖7可明白，構(gòu)成部件只是與FET1、FET2、電阻R1、R2、共用輸入端子IN、輸出端子OUT1、OUT2、控制端子Ctl-1、Ctl-2對應(yīng)的襯墊，由最小構(gòu)成部件來構(gòu)成。
此外，由于用柵寬為400微米來形成FET1(FET2也相同)，故可減小芯片尺寸。即，在用一點(diǎn)劃線包圍的長方形的溝道區(qū)12中形成圖7中示出的FET1。從下側(cè)延伸的鋸齒狀的2條第3層襯墊金屬層30是連接到輸出端子OUT1上的源電極13(或漏電極)，在其下有用第1層歐姆金屬層10形成的源電極14(或漏電極)。此外，從上側(cè)延伸的鋸齒狀的2條第3層襯墊金屬層30是連接到共用輸入端子IN上的漏電極15(或源電極)，在其下有用第1層歐姆金屬層10形成的漏電極14(或源電極)。將該兩電極配置成嚙合鋸齒的形狀，在其間在溝道區(qū)12上以3條鋸齒形狀配置了用第2層?xùn)沤饘賹?0形成的柵電極17。從上側(cè)延伸的正中間的鋸齒的的漏電極13(或源電極)在FET1和FET2中被共用，有助于進(jìn)一步的小型化。在此，柵寬為400微米的意思指的是FET的鋸齒狀的柵電極17的柵寬的總和分別是400微米。
其結(jié)果，可將上述化合物半導(dǎo)體芯片的尺寸容納于0.31mm×0.31mm2內(nèi)。這意味著與現(xiàn)有的使用了旁路FET的情況的化合物半導(dǎo)體芯片尺寸相比，可大幅度地縮小尺寸。
圖8(A)中示出放大了圖7中示出的FET1的部分的平面圖。在該圖中，在用一點(diǎn)劃線包圍的長方形的區(qū)域是在襯底11中形成的溝道區(qū)12。從左側(cè)延伸的鋸齒狀的4條第3層襯墊金屬層30是連接到輸出端子OUT1上的源電極13(或漏電極)，在其下有用第1層歐姆金屬層10形成的源電極14(或漏電極)。此外，從右側(cè)延伸的鋸齒狀的4條第3層襯墊金屬層30是連接到共用輸入端子IN上的漏電極15(或源電極)，在其下有用第1層歐姆金屬層10形成的漏電極16(或源電極)。將該兩電極配置成嚙合鋸齒的形狀，在其間在溝道區(qū)12上以鋸齒形狀配置了用第2層?xùn)沤饘賹?0形成的柵電極17。
圖8(B)中示出該FET的一部分的剖面圖。在襯底11中設(shè)置n型的溝道區(qū)12和在其兩側(cè)形成源區(qū)18和漏區(qū)19的n+型雜質(zhì)擴(kuò)散區(qū)，在溝道區(qū)12上設(shè)置柵電極17，在n+型雜質(zhì)擴(kuò)散區(qū)上設(shè)置用第2層?xùn)沤饘賹?0形成的漏電極14和源電極16。再者，如上所述，在其上設(shè)置用第3層襯墊金屬層30形成的漏電極13和源電極15，進(jìn)行了各元件的布線等。
關(guān)于該開關(guān)電路，在2.4GHz以上的高頻頻帶中，因使柵寬窄到400微米引起的插入損耗(Insertion Loss)是很微小的，可知隔離度(Isolation)依存于FET的寄生電容而被改善，通過優(yōu)先地設(shè)計隔離度，只要是400微米的柵寬Wg，就確保了20dB以上的隔離度(Isolation)。
在圖7中示出了實(shí)際的圖形的化合物半導(dǎo)體開關(guān)電路裝置中，將FET1和FET2設(shè)計成柵長Lg等于0.5微米、柵寬Wg等于400微米，控制溝道條件，以便具有不同的Idss，通過將FET1和FET2分別作為發(fā)送側(cè)用和接收側(cè)用，確保了在發(fā)送側(cè)使插入損耗(Insertion Loss)為0.60dB、在發(fā)送側(cè)、接收側(cè)使隔離度(Isolation)為20dB。該特性可作為使用了包含藍(lán)牙(以無線方式互相連接攜帶電話機(jī)、筆記本PC、攜帶信息終端、數(shù)碼相機(jī)等外圍裝置、使移動環(huán)境、商業(yè)環(huán)境提高的通信規(guī)格)的2.4GHz頻帶ISM Band(工業(yè)、科學(xué)和醫(yī)用頻帶)的頻譜發(fā)送通信的應(yīng)用領(lǐng)域中的RF開關(guān)而有效地利用。
這樣，通過省略旁路FET、而且將柵寬定為400微米，可大幅度地減少芯片尺寸。但是，用戶的要求是多種多樣的，在為了實(shí)現(xiàn)更大的最大線性輸入功率的增加或隔離度的減少等而擴(kuò)展FET的柵寬的情況下，圖7中示出的FET的尺寸變大，結(jié)果，存在芯片尺寸變大的可能性。
但是，現(xiàn)在，硅半導(dǎo)體芯片的性能的提高也是驚人的，在高頻頻帶中的利用的可能性越來越大。在以往，難以將硅芯片用于高頻頻帶，故利用了高價的化合物半導(dǎo)體芯片，但如果硅半導(dǎo)體的利用的可能性增加，則當(dāng)然晶片價格高的化合物半導(dǎo)體芯片在價格競爭方面處于劣勢。為此，存在縮減芯片尺寸以抑制成本的必然性，芯片尺寸的減少是不可避免的。

發(fā)明內(nèi)容
本發(fā)明是鑒于上述的各種情況而作成的，其目的在于提供一種能克服所述缺陷的化合物半導(dǎo)體開關(guān)電路裝置。
本發(fā)明是一種化合物半導(dǎo)體開關(guān)電路裝置，其中，形成在溝道區(qū)的表面上設(shè)置了源電極、柵電極和漏電極的第1和第2FET，將兩FET的源電極或漏電極作為共用輸入端子，將兩FET的漏電極或源電極作為第1和第2輸出端子，具有連接到上述兩FET的柵電極上的第1和第2控制端子和分別連接上述兩FET的柵電極與上述兩控制端子的第1和第2電阻，對兩FET的柵電極施加控制信號，使某一方的FET導(dǎo)通，在上述共用輸入端子與上述第1和第2輸出端子的某一方之間形成信號路徑，其特征在于減少至少一方的上述電阻的占有面積，在空閑的區(qū)域中設(shè)置上述一方的FET的一部分，通過在以往存在裕量的配置了電阻的區(qū)域中配置電阻的全部和FET的一部分，可在同一芯片尺寸中增加FET的柵寬。


圖1是說明本發(fā)明用的電路圖。
圖2是說明本發(fā)明用的平面圖。
圖3是說明本發(fā)明用的剖面圖。
圖4是說明現(xiàn)有例用的(A)剖面圖、(B)電路圖。
圖5是說明現(xiàn)有例用的等效電路圖。
圖6是說明現(xiàn)有例用的電路圖。
圖7是說明現(xiàn)有例用的平面圖。
圖8是說明現(xiàn)有例用的(A)平面圖、(B)剖面圖。
具體實(shí)施例方式
以下，參照圖1至圖3說明本發(fā)明的實(shí)施例。
圖1是示出本發(fā)明的化合物半導(dǎo)體開關(guān)電路裝置的電路圖。將第1FET1和第2FET2的源電極(或漏電極)連接到共用輸入端子IN上，將FET1和FET2的柵電極分別經(jīng)電阻R1、R2連接到第1和第2控制端子Ctl-1、Ctl-2上，而且，各FET1和FET2的漏電極(或源電極)連接到第1和第2輸出端子OUT1、OUT2上。施加到第1和第2控制端子Ctl-1、Ctl-2上的信號是互補(bǔ)信號，被施加了高電平的信號的一側(cè)的FET導(dǎo)通，將施加到輸入端子IN上的信號傳遞給某一方的輸出端子。以防止高頻信號經(jīng)柵電極相對于成為交流接地的控制端子Ctl-1、Ctl-2的直流電位漏泄出來的目的而配置了電阻R1、R2。
圖1中示出的電路是與在圖4(B)中示出的使用了GaAs FET的被稱為SPDT(單極雙擺幅Single Pole Double Throw)的化合物半導(dǎo)體開關(guān)電路裝置的原理的電路大致相同的電路結(jié)構(gòu)，大的不同點(diǎn)是，第1，這樣來進(jìn)行設(shè)計，即，成為發(fā)送側(cè)(ON側(cè))的FET1的柵電極的「」1為500微米，成為接收側(cè)(OFF側(cè))的FET2的柵電極的「」2為400微米以下。
在發(fā)送側(cè)(ON側(cè))FET中，由于只有Idss與最大線性輸入功率有關(guān)，故盡可能控制作為溝道區(qū)的離子注入條件的雜質(zhì)濃度和加速電壓，以增加Idss。再者，通過將「」1定為比接收側(cè)(OFF側(cè))大的500微米，在發(fā)送側(cè)(ON側(cè))進(jìn)一步增加Idss。即，可使在柵寬400微米下不夠的最大線性輸入功率得到提高。
同時，對于接收側(cè)(OFF側(cè))FET，能耐受最大線性輸入功率(不使高頻信號漏泄出來)這一點(diǎn)也是重要的。即，如果不滿足在發(fā)送側(cè)(ON側(cè))FET中能輸出最大線性功率的能力和在接收側(cè)(OFF側(cè))中能耐受最大線性輸入功率的能力的任一項(xiàng)，則結(jié)果作為開關(guān)電路就不能輸出最大線性功率。因此，在接收側(cè)(OFF側(cè))，降低夾斷電壓以便具有能耐受最大線性輸入功率的能力。
即，通過將成為發(fā)送側(cè)(ON側(cè))的FET的柵寬定為500微米，成為接收側(cè)(OFF側(cè))的FET的柵寬定為400微米，作為在傳送率高的無線LAN中采用的開關(guān)電路，可實(shí)現(xiàn)22dBm的最大線性功率的輸入。再者，在本發(fā)明中重要之點(diǎn)是，即使增大FET以增加最大線性輸入功率，與使用400微米的情況相比，芯片尺寸也不變。
圖2示出了對本發(fā)明的化合物半導(dǎo)體開關(guān)電路裝置進(jìn)行了集成化的化合物半導(dǎo)體芯片的1例。
在GaAs襯底上，在中央部上配置進(jìn)行開關(guān)的FET1和FET2，將電阻R1、R2連接到FET的柵電極上。此外，在襯底的周邊設(shè)置了與輸出端子OUT1、OUT2、控制端子Ctl-1、Ctl-2對應(yīng)的襯墊。再有，用點(diǎn)線示出的第2層的布線是與各FET的柵電極形成時同時形成的柵金屬層(Ti/Pt/Au)20，用實(shí)線示出的第3層的布線是進(jìn)行各元件的連接和襯墊的形成的襯墊金屬層(Ti/Pt/Au)30。在第1層襯底上進(jìn)行歐姆接觸的歐姆金屬層(AuGe/Ni/Au)10形成各FET的源電極、漏電極和各電阻兩端的取出電極，在圖2中，由于與襯墊金屬層重疊，故未圖示。
從圖2可明白，構(gòu)成部件只是與FET1、FET2、電阻R1、R2、共用輸入端子IN、輸出端子OUT1、OUT2、控制端子Ctl-1、Ctl-2對應(yīng)的襯墊，由最小構(gòu)成部件來構(gòu)成。
由于對于FET2來說，與圖7相同，故省略說明，但在FET1中，從下側(cè)延伸的鋸齒狀的3條第3層襯墊金屬層30是連接到輸出端子OUT1上的源電極13(或漏電極)，在其下有用第1層歐姆金屬層10形成的源電極14(或漏電極)。此外，從上側(cè)延伸的鋸齒狀的3條第3層襯墊金屬層30是連接到共用輸入端子IN上的漏電極15(或源電極)，在其下有用第1層歐姆金屬層10形成的漏電極14(或源電極)。將該兩電極配置成嚙合鋸齒的形狀，在其間在溝道區(qū)12上以5條鋸齒形狀配置了用第2層?xùn)沤饘賹?0形成的柵電極17。再有，從上側(cè)延伸的正中間的鋸齒的的漏電極13(或源電極)在FET1和FET2中被共用，有助于進(jìn)一步的小型化。柵寬為500微米的意思指的是FET的鋸齒狀的柵電極17的柵寬的總和是500微米。
此外，通過減少電阻R1的占有面積、在空閑的區(qū)域中擴(kuò)展地配置FET1，可使FET1的柵寬增加。
電阻R1、R2是n+型雜質(zhì)擴(kuò)散區(qū)，與源和漏區(qū)的形成同時地被形成。此外，在共用輸入端子襯墊、控制端子Ctl-1襯墊、Ctl-2襯墊、輸出端子OUT1襯墊、OUT2襯墊和兩FET的柵電極的周圍端部之下，也設(shè)置了由一點(diǎn)劃線所示那樣的n+型雜質(zhì)擴(kuò)散區(qū)(在柵電極的周圍端部中與柵電極重疊，未圖示)。在此，也可不僅在周圍端部、而且在各襯墊和兩FET的柵電極之下的整個面上設(shè)置n+型雜質(zhì)擴(kuò)散區(qū)。這些n+型雜質(zhì)擴(kuò)散區(qū)與源和漏區(qū)的形成同時地被形成這些n+型雜質(zhì)擴(kuò)散區(qū)與電阻R1、R2互相鄰接的部分的分離距離為4微米。
其原因雖然在后面敘述，但利用該n+型雜質(zhì)擴(kuò)散區(qū)，可使與互相鄰接的各襯墊、布線層和電阻的分離距離接近于可確保20dBm的隔離度的極限值附近的4微米。雖然電阻R1曲折地被配置，但其鄰接的電阻R1相互間的間隔也可接近于4微米。
如果電阻R1能互相接近于4微米的分離距離而曲折地分布，則由此在構(gòu)成了裕量的區(qū)域中、在與FET1的周圍配置的控制端子Ctl-1和輸出端子OUT1對應(yīng)的襯墊之間，可擴(kuò)展100微米地配置FET1的柵電極、源電極和漏電極。與FET2一側(cè)相比可明白，通過減少電阻R1的占有面積、有效地利用空間來配置電阻R1的全部和FET1的一部分，既可使柵寬為500微米，又可在與柵寬為400微米的FET2為同一的面積中進(jìn)行配置。即，可容納于與現(xiàn)有的兩FET都采用了400微米的柵寬的FET的開關(guān)電路為同一的芯片尺寸內(nèi)。
接著，說明大幅度地縮小各襯墊與布線層和電阻的分離距離的情況。
以為了確保規(guī)定的隔離度所必要的分離距離來設(shè)置各襯墊、布線層和電阻。即，在化合物半導(dǎo)體開關(guān)電路裝置中所要求的隔離度為20dB以上，從實(shí)驗(yàn)上看，如果有4微米的分離距離，則對于確保20dB以上的隔離度來說是足夠的。
雖然其理論根據(jù)還是不足的，但現(xiàn)在因?yàn)閷虢^緣GaAs襯底作為絕緣基板來考慮，故可認(rèn)為耐壓是無限大。但是，如果進(jìn)行實(shí)測，則可知耐壓是有限的。因此，耗盡層在半絕緣GaAs襯底中延伸，由于與高頻信號對應(yīng)的耗盡層距離的變化的緣故，如果到達(dá)耗盡層鄰接的電極，則可認(rèn)為在此處發(fā)生高頻信號的漏泄。但是，如果在鄰接的圖形的鄰接的一側(cè)的周圍端部上設(shè)置n+型雜質(zhì)擴(kuò)散區(qū)并將該分離距離定為4微米，則推斷了對于確保20dB以上的隔離度是足夠的。此外，即使在電磁場模擬中，如果設(shè)置了約4微米的分離距離，則可知在2.4GHz下能得到約40dB的隔離度。
在圖3中示出圖2的A-A線的剖面圖。關(guān)于共用輸入端子的襯墊，如圖3中所示，在襯底11中設(shè)置沿其周圍端部設(shè)置的n+型雜質(zhì)擴(kuò)散區(qū)40(在圖2中用一點(diǎn)劃線示出)。此外，在用柵金屬層20形成的布線層42的周圍端部之下，也在襯底11中設(shè)置n+型雜質(zhì)擴(kuò)散區(qū)40，隔離了布線層42和襯墊與襯底11。該n+型雜質(zhì)擴(kuò)散區(qū)40可設(shè)置在襯墊和布線層正下方的整個面上，有防止對襯墊施加的高頻信號經(jīng)襯底11傳遞給布線層42的作用即可。此外，在圖3中示出的是共用輸入端子的襯墊部分，但控制端子Ctl-1、Ctl-2和輸出端子OUT1、OUT2的襯墊部分也是同樣的結(jié)構(gòu)。
以防止高頻信號經(jīng)柵電極相對于成為交流接地的控制端子Ctl-1、Ctl-2的直流電位漏泄出來的目的而配置了電阻R1、R2。但是，如果控制端子Ctl-1、Ctl-2的襯墊與布線層42過分接近，則高頻信號在從布線層42擴(kuò)展的耗盡層中直接傳遞給控制端子Ctl-1、Ctl-2的襯墊，布線層42的高頻信號漏泄到成為交流接地的控制端子Ctl-1、Ctl-2中。在布線層42下設(shè)置的n+型雜質(zhì)擴(kuò)散區(qū)40的耗盡層從布線層42擴(kuò)展到襯底，防止高頻信號漏泄到鄰接的圖形中。
由于在各襯墊和布線層42下的襯底11的表面上設(shè)置了n+型雜質(zhì)擴(kuò)散區(qū)40，電阻R1和R2也用n+型雜質(zhì)擴(kuò)散區(qū)40來形成，故與沒有摻雜的襯底11(雖然是半絕緣性的，但襯底電阻值為1×107Ω·cm)表面不同，雜質(zhì)濃度變高(離子種類為29Si+，濃度為1～5×108cm-3)。由此，由于沒有朝向各襯墊、布線層42、電阻延伸的耗盡層，故通過將鄰接的襯墊、布線層、電阻相互的分離距離定為4微米，可充分地確保隔離度為20dB。
此外，從圖2可明白，關(guān)于共用輸入端子IN的襯墊，除了上邊外，沿3邊設(shè)置了n+型雜質(zhì)擴(kuò)散區(qū)40，關(guān)于輸出端子OUT1、OUT2的襯墊，留下GaAs襯底的角部的一部分，沿4邊以C字狀設(shè)置了n+型雜質(zhì)擴(kuò)散區(qū)40，關(guān)于控制端子Ctl-1、Ctl-2的襯墊，除了GaAs襯底的角部的一部分和與電阻R1、R2的部分外，沿變形的五角形的4邊以C字狀設(shè)置了n+型雜質(zhì)擴(kuò)散區(qū)40。不設(shè)置n+型雜質(zhì)擴(kuò)散區(qū)40的部分都是面對GaAs襯底的周圍端部的部分，即使耗盡層擴(kuò)展，與鄰接的襯墊也有足夠的分離距離，是高頻信號的漏泄不成為問題的部分。
因而，由于5個襯墊占了半導(dǎo)體芯片的接近一半的部分，故如果采用表面的布線層的結(jié)構(gòu)，則可將布線層和電阻配置到襯墊附近，可擴(kuò)展半導(dǎo)體芯片內(nèi)的空間。即，在芯片尺寸相同的情況下，可增加FET的柵寬。
其結(jié)果，可將本發(fā)明的化合物半導(dǎo)體芯片的尺寸容納于0.31×0.31mm2內(nèi)。該尺寸是與現(xiàn)有的采用了具有400微米的柵寬的FET的開關(guān)電路的化合物半導(dǎo)體芯片的尺寸相同的芯片尺寸。
由于FET1和FET2的放大圖和剖面結(jié)構(gòu)與圖8中示出的現(xiàn)有的FET的放大圖和剖面結(jié)構(gòu)相同，故省略其說明。此外，在本發(fā)明的實(shí)施例中，作為本發(fā)明的構(gòu)成要素的FET是溝道區(qū)的濃度和加速電壓等的溝道形成條件或柵寬不同的FET，但關(guān)于FET的特性，不限于在此示出的特性。此外，F(xiàn)ET的特性也可以相同。
此外，在本發(fā)明的實(shí)施例中，說明了關(guān)于一方的FET的配置，但也可以對于兩方的FET來實(shí)施。
再者，可與全部源和漏區(qū)形成的同時形成n+型雜質(zhì)擴(kuò)散區(qū)，也可以是利用另外的工序形成的區(qū)域。再者，也可以是分別由不同的工序形成的n+型雜質(zhì)擴(kuò)散區(qū)。
如以上所詳細(xì)地敘述的那樣，按照本發(fā)明可得到以下的各種效果。
第1，通過在n+型雜質(zhì)擴(kuò)散區(qū)中設(shè)置電阻，在占據(jù)半導(dǎo)體芯片尺寸的近一半的部分的襯墊正下方和FET的布線層下或各自的周圍端部上設(shè)置n+型雜質(zhì)擴(kuò)散區(qū)，可使襯墊、布線層和電阻分別鄰接的分離距離狹窄到能確保規(guī)定的隔離度的極限。由此，由于能將曲折了的電阻R1相互鄰接的分離距離配置成接近于4微米，故可減少配置電阻的占有面積。即，可有效地利用該部分的空間，可將FET1的柵電極、源電極和漏電極的一部分以及電阻R1的全部配置在與在FET1的周圍配置的控制端子Ctl-1和輸出端子OUT1對應(yīng)的襯墊之間。
即使與FET2一側(cè)比較也可明白，通過有效地利用電阻部分的空間來配置電阻R1的全部和FET1的一部分，既可以是使柵寬為500微米以增加Idss的FET1，又可在與柵寬為400微米的FET2為同一的面積中進(jìn)行配置。即，具有可將能得到22dBm的最大線性輸入功率的開關(guān)電路容納于與現(xiàn)有的兩FET都采用了400微米的柵寬的FET的開關(guān)電路為同一的芯片尺寸內(nèi)的優(yōu)點(diǎn)。
第2，如上所述，通過實(shí)現(xiàn)最小構(gòu)成部件、襯墊和布線層與電阻的分離距離的縮小，可實(shí)現(xiàn)半導(dǎo)體芯片尺寸的縮小，也可大幅度地提高與硅半導(dǎo)體芯片的價格競爭力。此外，由于能減小芯片尺寸，故可安裝在比現(xiàn)有的小型封裝體(MCP6大小為2.1mm×2.0mm×0.9mm)更小型的封裝體(SMCP大小為1.6mm×1.6mm×0.75mm)內(nèi)。
第3，在本發(fā)明的化合物半導(dǎo)體開關(guān)電路裝置中，由于能設(shè)計成省略旁路FET，故最小構(gòu)成部件由與FET1、FET2、電阻R1、R2、共用輸入端子IN、輸出端子OUT1、OUT2、控制端子Ctl-1、Ctl-2對應(yīng)的襯墊來構(gòu)成，具有能由最小構(gòu)成部件來構(gòu)成的優(yōu)點(diǎn)。
權(quán)利要求
1.一種化合物半導(dǎo)體開關(guān)電路裝置，其中，在溝道區(qū)的表面上形成設(shè)置了源電極、柵電極和漏電極的第1和第2FET，將兩FET的源電極或漏電極作為共用輸入端子，將兩FET的漏電極或源電極作為第1和第2輸出端子，具有連接到上述兩FET的柵電極上的第1和第2控制端子和分別連接上述兩FET的柵電極與上述兩控制端子的第1和第2電阻，對兩FET的柵電極施加控制信號，使某一方的FET導(dǎo)通，在上述共用輸入端子與上述第1和第2輸出端子的某一方之間形成信號路徑，其特征在于減少至少一方的上述電阻的占有面積，在空閑的區(qū)域中設(shè)置上述一方的FET的一部分。
2.一種化合物半導(dǎo)體開關(guān)電路裝置，其中，在溝道區(qū)的表面上形成設(shè)置了源電極、柵電極和漏電極的第1和第2FET，將兩FET的源電極或漏電極作為共用輸入端子，將兩FET的漏電極或源電極作為第1和第2輸出端子，具有連接到上述兩FET的柵電極上的第1和第2控制端子和分別連接上述兩FET的柵電極與上述兩控制端子的第1和第2電阻，對兩FET的柵電極施加控制信號，使某一方的FET導(dǎo)通，在上述共用輸入端子與上述第1和第2輸出端子的某一方之間形成信號路徑，其特征在于減少至少一方的上述電阻的占有面積，在空閑的區(qū)域中設(shè)置上述一方的FET的一部分，將該一方的FET定為上述信號路徑的發(fā)送側(cè)，將另一方的FET用作上述信號路徑的接收側(cè)。
3.如權(quán)利要求1或2中所述的化合物半導(dǎo)體開關(guān)電路裝置，其特征在于使至少一方的上述電阻的曲折的間隔變窄，來減少占有面積。
4.如權(quán)利要求1或2中所述的化合物半導(dǎo)體開關(guān)電路裝置，其特征在于在對應(yīng)于上述一方的控制端子的襯墊與對應(yīng)于輸出端子的襯墊之間配置上述FET的一部分，使該FET的柵寬增加。
5.如權(quán)利要求1或2中所述的化合物半導(dǎo)體開關(guān)電路裝置，其特征在于上述電阻是將一種導(dǎo)電型的雜質(zhì)擴(kuò)散到襯底中而設(shè)置的高濃度區(qū)。
6.如權(quán)利要求5中所述的化合物半導(dǎo)體開關(guān)電路裝置，其特征在于上述電阻互相鄰接的分離距離接近于能確保規(guī)定的隔離度的極限值附近。
7.如權(quán)利要求1或2中所述的化合物半導(dǎo)體開關(guān)電路裝置，其特征在于用擴(kuò)散了一種導(dǎo)電型雜質(zhì)的高濃度區(qū)形成上述電阻，在與控制端子和輸出端子對應(yīng)的襯底周圍端部之下或襯墊的整個面之下或上述兩FET的布線層周圍端部之下或布線層的整個面之下設(shè)置擴(kuò)散了其它一種導(dǎo)電型雜質(zhì)的高濃度區(qū)。
8.如權(quán)利要求7中所述的化合物半導(dǎo)體開關(guān)電路裝置，其特征在于上述全部的高濃度區(qū)互相鄰接的分離距離接近于能確保規(guī)定的隔離度的極限值附近。
9.如權(quán)利要求5或7中所述的化合物半導(dǎo)體開關(guān)電路裝置，其特征在于使用源區(qū)和漏區(qū)的擴(kuò)散區(qū)作為上述高濃度區(qū)。
全文摘要
雖然省略旁路FET后大幅度地縮小了開關(guān)電路的芯片尺寸，但在擴(kuò)展FET的柵寬的要求中，必須再次增加芯片尺寸。通過用n+型雜質(zhì)擴(kuò)散區(qū)形成電阻并在鄰接的襯墊和布線層下也形成n+型雜質(zhì)擴(kuò)散區(qū)，可使各自的間隔減少到4微米。通過使曲折的電阻的配置的寬度變窄以有效地利用空間，在控制端子與輸出端子之間配置全部的電阻和FET的一部分，可在同一芯片尺寸的原有狀態(tài)下增加FET的柵寬。
文檔編號H01L27/095GK1391347SQ0212284
公開日2003年1月15日 申請日期2002年6月7日 優(yōu)先權(quán)日2001年6月8日
發(fā)明者淺野哲郎, 榊原干人 申請人:三洋電機(jī)株式會社