專利名稱：半導(dǎo)體器件和設(shè)計掩模的方法
技術(shù)領(lǐng)域：
本發(fā)明主要涉及半導(dǎo)體器件和掩模，尤其涉及半導(dǎo)體器件和具有虛設(shè)特征的掩模。
然后形成開孔17。在一些位置，由于腐蝕，開孔不完全延伸到導(dǎo)電插塞13上，從而留下一個處于開孔17和它下面的導(dǎo)電插銷13之間的絕緣間隙19，如

圖1所示。這樣將形成電開路。如果繼續(xù)刻蝕除去間隙19，先前被暴露的導(dǎo)電插塞13被過度刻蝕，通常導(dǎo)致高接觸電阻。因此，部分由拋光引起的厚度非均勻性可以導(dǎo)致電開路，高電阻接觸，電短路或其他泄漏通道。
已經(jīng)使用虛設(shè)特征(dummy-feature)試圖解決與凹坑和其他累積的厚度效應(yīng)有關(guān)的問題。用于幫助拋光的虛設(shè)特征是通過“鋪片”形成的，這是由于從半導(dǎo)體器件的頂視圖來看，虛設(shè)特征的圖形看起來像瓦片(tiles)。鋪片的方法典型包括制作電路布圖，在布圖中的有源特征周圍限定緩沖區(qū)(典型處于近似5-10微米的范圍中)，和結(jié)合電路布圖與最小區(qū)域以確定排除的區(qū)域。所有的其他區(qū)域都是鋪片可以利用的。
不管電路密度，如果任何有源特征(features)之間的距離處于或超過最小寬度，那么使用鋪片。典型地，最小寬度不大于十微米，并且可近似十微米。瓦片或至少部分瓦片被放置在至少五微米寬的可利用區(qū)域中。鋪片圖形(即瓦片的尺寸和密度)通常在整個半導(dǎo)體器件上是相同的?？疵绹鴮＠?,278,105和歐洲公開的專利申請?zhí)?712156(1996)的圖5。盡管瓦片部分被省略掉了，但是使用了相同的特征密度。
附圖簡述根據(jù)實例和附圖非限制性地加以闡述本發(fā)明，其中相同的參考號指示相似的元件，并且在附圖中圖1包括形成開孔后一部分襯底的橫截面圖(現(xiàn)有技術(shù))；圖2包括一種實施方案的流程框圖，以確定在半導(dǎo)體器件中拋光虛設(shè)特征要被放置在何處；圖3包括一部分半導(dǎo)體器件襯底和一個具有圖形的層的頂視圖；圖4包括在具有圖形的層上沉積和拋光一層之后，圖3襯底的橫截面圖；圖5包括半導(dǎo)體器件頂視圖；圖6包括圖5的半導(dǎo)體器件形貌顯示圖；圖7包括圖6形貌顯示的互補圖像；圖8包括對于圖5的半導(dǎo)體器件，處于特征層級上的一部分半導(dǎo)體器件布圖的頂視圖；圖9包括顯示有源特征和沒有任何拋光虛設(shè)特征的疊加絕緣層的一部分半導(dǎo)體器件的橫截面圖；圖10包括在拋光虛設(shè)特征被加在較小密度區(qū)域上時與圖9所示的襯底相似的一部分襯底的橫截面圖。
圖11包括拋光襯底后圖10的襯底橫截面圖；圖12包括對于圖5的半導(dǎo)體器件，處于特征層級上的一部分半導(dǎo)體器件的頂視圖；圖13包括靠近位置線和位于位置線中的控制特征的一部分半導(dǎo)體器件的頂視圖；圖14包括在不同特征層級上具有拋光虛設(shè)特征的一部分半導(dǎo)體器件的橫截面圖；圖15和圖16包括顯示有源特征和在不同特征層級上的拋光虛設(shè)特征之間位置關(guān)系的襯底部分橫截面圖；圖17包括一部分半導(dǎo)體器件襯底和導(dǎo)體與不同特征層級上的拋光虛設(shè)特征之間位置關(guān)系的橫截面圖。
熟練的技術(shù)人員理解圖中的元件是為了簡單和清楚而示出的，因此沒有必要按比例描繪。例如，相對于其他元件圖中一些元件的尺度可以放大，以幫助更好地理解本發(fā)明的實施方案。
詳細描述當(dāng)確定在何處放置拋光虛設(shè)特征時考慮物理鄰近效應(yīng)，電鄰近效應(yīng)，或這兩個效應(yīng)都考慮。拋光虛設(shè)特征可在一個或多個特征層級層級上被插入，除去，移動或另外修改以得到足夠的平面度但不有害地影響半導(dǎo)體器件的性能。本質(zhì)上，使用拋光虛設(shè)特征圖形的較多選擇性放置，而不是相當(dāng)不加選擇地放置拋光虛設(shè)特征圖形。形貌(topography)變化的低頻(幾百微米和更大的)和高頻(10微米和更小的)被檢查。當(dāng)實施到它的最大程度時，本發(fā)明的實施方案允許足夠的平面度，同時保留信號完整性。本發(fā)明由權(quán)利要求書限定并在閱讀完剩余的詳細描述后能更好的理解它。
在下面定義了一些術(shù)語幫助理解本說明書。
1.有源特征為對應(yīng)半導(dǎo)體器件設(shè)計電路的特征。有源特征包括晶體管，電容器，電阻器部分等等。有源特征包括電源特征和信號特征，電源特征被設(shè)計為以基本恒定的電壓運行，信號特征被設(shè)計為以一種電壓在一組電子條件下運行，而以不同的電壓在另一組電子條件下運行。
2.控制特征為幫助控制襯底處理的特征?？刂铺卣靼▽蕵擞?，測量特征尺寸的結(jié)構(gòu)(CD棒)，電檢測結(jié)構(gòu)等等?？刂铺卣鞯湫头胖迷诎雽?dǎo)體器件襯底上的單元片之間的位置線中。
3.環(huán)境保護特征為具有保護半導(dǎo)體器件不受后期制作環(huán)境條件影響的主要(最重要)功能的特征。圍繞單元片的邊緣環(huán)密封是最普通的并且大約是環(huán)境保護器件的唯一實例。邊緣環(huán)密封在切片和封裝操作過程中提供了可動離子的保護。
4.集成電路區(qū)域為具有有源特征的單元片部分。典型地，集成電路區(qū)域被靠近芯片邊緣的接合墊所限界。
5.外圍區(qū)域為位于集成電路區(qū)域和位置線之間的單元片部分。在許多集成電路中，外圍區(qū)域為位于接合墊和位置線之間的單元片部分。
6.分辨率輔助特征為幫助印刷在半導(dǎo)體器件襯底上的有源特征分辨率的子分辨率特征。分辨率輔助特征出現(xiàn)在掩模上但不作為單獨的特征印刷在襯底上。移相器為分辨率輔助特征的實例。對于此說明書來說，用于光接近校正而增加的特征認為是分辨率輔助特征。
7.虛設(shè)特征包括印刷在半導(dǎo)體器件襯底上的特征，其中該特征不是上述定義的任何其他類型的特征?；诟鞣N原因在半導(dǎo)體器件中使用不同類型的虛設(shè)特征。在沿著最外邊緣的存儲器陣列中使用偽位線，以使陣列中的所有有源位線被均勻地形成圖案。不像虛位線，拋光虛設(shè)特征為在半導(dǎo)體器件掩模的特征層級上增加的虛設(shè)特征，以提高當(dāng)前或隨后形成的級上的拋光特性。對于器件的適當(dāng)操作，拋光虛設(shè)特征是不需要的。
8.電子設(shè)計規(guī)則為使間隔、特征尺寸或集成電路中各特征之間的重疊最小化的規(guī)則。電子設(shè)計規(guī)則部分地由通過處理邊際和器件性能(閂鎖免疫性，漏電流等)確定。
9.拋光虛設(shè)特征設(shè)計規(guī)則為電子設(shè)計規(guī)則的子集但它是特意為拋光虛設(shè)特征而設(shè)計的規(guī)則。常規(guī)上，拋光虛設(shè)特征和有源特征或另一拋光虛設(shè)特征之間的最小間隔至少為五微米并典型不大于近似十微米。
10.差別排除區(qū)為在相同特征層級上拋光虛設(shè)特征和有源特征之間的最小間隔和兩個有源特征之間的最小間隔之間的差別。
為了幫助簡化理解在此公開的思想，描述具體的非限制性的實例。這些實例將首先集中在單特征層上，然后將注意多特征層的集成。從近似0.8微米厚的包含金屬的層中形成導(dǎo)體的圖案。在導(dǎo)體的圖案上隨后形成近似1.5微米的氧化層并對其拋光。討論的焦點針對產(chǎn)生導(dǎo)體和拋光虛設(shè)特征的圖案以幫助形成減小高度變化的拋光氧化層。
圖2包括工藝流程圖10，示出一種在布圖中確定在何處放置拋光虛設(shè)特征的工藝。該工藝以產(chǎn)生一個布圖(layout)(方框102)開始(方框100)。在這時布圖恰好典型具有有源和控制特征。它沒有任何的拋光虛設(shè)特征。然后任選處理該布圖以調(diào)整布圖?？芍匦抡{(diào)整最小的幾何特征的尺寸以解決印刷或刻蝕偏差。而且，通常增加分辨率輔助特征。在該具體的實例中，此時拋光虛設(shè)特征不出現(xiàn)在布圖中。然而，拋光虛設(shè)特征可在其他的實施方案中出現(xiàn)。
在方框104中，決定是否進行形貌表示(topographic representation)。如果不，在方框112中特征化氧化物拋光過程，并在方框114中確定相互作用距離。可使用檢測晶片實施這些特征化。圖3包括襯底20和層22的頂視圖。由于要被形成的導(dǎo)體近似0.8微米厚，層22也應(yīng)該近似為0.8微米厚。通常，襯底20和層22所用的材料不是重要的。層22可為近似0.8微米厚的絕緣層，而不使用導(dǎo)電層。然而，如果相對壓縮較緊的層(例如有機低-k電介質(zhì)材料)位于完成的器件中的導(dǎo)體之下，襯底20需要使用相同的或相似的材料以更加精確地特征化拋光過程。
形成層22之后，它被形成圖案以模擬與作為電路布圖一部分的導(dǎo)體邊緣相似的邊緣。盡管在圖3中一半的晶片被形成圖案，也可以使用其他的圖形，諸如縱橫格，條紋等。然后要被拋光的層被形成在具有圖案的表面上。該層的材料和厚度應(yīng)該基本上與半導(dǎo)體器件上要被拋光的層相同。在該具體的實例中，該層包括二氧化硅并具有大約1.5微米的厚度。如果要被拋光的層包括多個不同的薄膜或具有摻雜劑，檢測晶片的層也應(yīng)該包括不同的薄膜或摻雜劑。
然后如圖4所示拋光層32。檢測晶片的拋光條件應(yīng)該盡可能地匹配半導(dǎo)體器件襯底的拋光條件。可以影響拋光特征的拋光參數(shù)包括拋光墊的硬度(材料的硬度和它(們)的厚度)，下壓力，拋光流體成分，臺板旋轉(zhuǎn)速度等。
拋光后，在遠離(近似50-100毫米(mm))層22邊緣的兩側(cè)上層32的厚度相對恒定。存在過渡距離34，此處層32的高度變化。作為拋光特性的過渡距離34典型至少近似0.3mm，并經(jīng)常近似為至少1.0mm。對于用于層級間介質(zhì)層或溝場隔離拋光的一些氧化物，過渡距離34可處于近似5-10mm的范圍內(nèi)。當(dāng)變化拋光參數(shù)時過渡距離34的靈敏性未知。然而，即使產(chǎn)品襯底上的過渡距離相差近似50％，也可使用檢測晶片過渡寬度確定拋光虛設(shè)特征的位置。
由工藝的使用者確定相互作用距離，但它典型至少為過渡距離的一半。放置在距有源特征在相互作用距離之內(nèi)的拋光虛設(shè)特征應(yīng)該對拋光和平面化具有較小的影響。作為一種實例，過渡距離近似為六個mm。相互作用距離近似為三個mm。如果使用鋪片，對于至少一部分電路布圖，不需要將拋光虛設(shè)特征(瓦片)放置得靠近最近的有源特征(例如，柵電極，位線，互連等)小于近似三個mm。典型地，在特征層級上具有有源特征最大密度的掩膜或器件的區(qū)域?qū)伖馓撛O(shè)特征具有最低的需求。因此，最密有源特征圖案中拋光虛設(shè)特征可放置得距最近有源特征近似三個mm，而不顯著影響隨后層的拋光。
將此方法與通常不考慮有源特征密度的常規(guī)鋪片方法相比較。在那些常規(guī)方法中，瓦片被放置在至少5-10微米寬和至少5-10微米長的開口區(qū)域(open area)中，而不管開口區(qū)域是否靠近最高有源特征密度或最低有源特征密度。因此，常規(guī)方法典型具有距最近有源特征或其他虛設(shè)特征不超過10微米的拋光虛設(shè)特征圖案邊緣處的拋光虛設(shè)特征。注意到相互作用距離稍微低于比開口區(qū)域的常規(guī)鋪片使用的最小橫向尺度較高的量三個數(shù)量級。本發(fā)明的實施方案可具有寬度和長度至少近似50微米的開口區(qū)域。
使用相互作用距離信息，拋光虛設(shè)特征可放置在電路布圖(方框132)中。此時，通常執(zhí)行檢驗(方框134)以確定隨后沉積和拋光之后產(chǎn)生的表面是否足夠平。如果足夠，完成該過程。否則，修改現(xiàn)在包括有源和拋光虛設(shè)特征的布圖中的拋光虛設(shè)特征圖案。可以重復(fù)整個過程直到能夠接受預(yù)計的平面性。
可以與上述工藝協(xié)力或作為上述工藝的替代方案使用其他的工藝。返回到圖2，可以使用形貌表示(方框104)。對于此實例，假定將不進行特征化拋光過程(方框118隨著“否”路線)。圖5包括具有兩個存儲器陣列42和44和邏輯區(qū)域46的半導(dǎo)體器件40的布圖。每個陣列42和44和區(qū)域46至少為50微米乘以50微米并經(jīng)常至少為500微米乘以500微米。陣列和區(qū)域可為任何形狀并不局限于方形或直線形。盡管事實上該表示將具有所有的有源特征(事實上將顯示所有的柵電極，字線，位線，互連等等)，但使用布圖的框圖以簡化理解。
在該實例中，存儲器陣列42和44為靜態(tài)隨機存儲器(SRAM)陣列，并且邏輯區(qū)域46包括中央處理器，算術(shù)邏輯單元，及其結(jié)合等?？墒褂貌煌愋偷拇鎯ζ麝嚵?動態(tài)隨機存儲器(DRAM)陣列，浮動?xùn)糯鎯ζ麝嚵?，鐵電隨機存儲器(FERAM)陣列等)。另外，存儲器陣列42和44可為不同類型的存儲器陣列。如在本說明書中使用的，存儲器陣列的區(qū)域被存儲器陣列的最外部存儲單元的邊緣限定，不包括行或列譯碼器，讀出放大器等。
參考圖5，存儲器陣列42和44和邏輯區(qū)域46典型位于相距近似10-100微米的范圍內(nèi)。盡管沒有示出，存儲器陣列42和44可包括存儲塊(子陣列)，它距相同存儲器陣列中的其他存儲塊至少十微米。
存儲器陣列42和44具有密集電路(緊密隔開的多硅化(polycide)字線，金屬字線，和位線)。盡管邏輯區(qū)域46將具有局域化的密集電路區(qū)域，但是它的總體電路密度顯著低于存儲器陣列42和44的電路密度。
返回到圖2的方框122，進行第一形貌表示，并且可處于空間或頻率域內(nèi)。在空間域中，該表示相似于等高線圖，然而它表示出與平均相比相對高度的差別。能夠產(chǎn)生這種類型表示的程序為加利福尼亞，弗里蒙特公司的Avant制作的Hercules Hierarchieal Design Verification軟件(也稱為Hercules Hierarchical Desigh Verification軟件)。再次，真實的表示將比圖5示出的詳細。使用傅立葉變換函數(shù)空間表示可以轉(zhuǎn)換為頻率域，反之亦然。
在圖2的方框124中，第一形貌表示則被散焦或模糊以形成圖6中的第二形貌表示。最高點為位置152，其本質(zhì)上為存儲器陣列42和44之間的點，而最低點為點54，其為邏輯區(qū)邊緣外部的或靠近該邊緣的區(qū)域。
可以使用許多不同的方式發(fā)生散焦或模糊。散焦的一種簡單的方式為得到詳細形貌的彩色空間地圖并且散焦你的眼睛。得到低分辨率的另一方式為產(chǎn)生第一形貌的透明物，并將其放置在高射投影儀上。確信圖像不在焦點，以使大體確定較高點和較低點何處。得到第二形貌顯示的另一方式為使用第一形貌表示的頻率域表示，并通過低通過濾器對其進行處理。低通過濾器忽略微觀的變化(形貌中的高頻變化)但是保持宏觀變化(形貌中的低頻變化)。如果頻率域表示被轉(zhuǎn)換成空間域，第二表示將看起來像圖6中的圖。圖6包括散焦后的空間地圖的圖解。點52代表最高點，點54代表最低點。
然后形成如圖7所示出的互補圖像，如在圖2的任選方框126中所列的。互補圖像基本上為圖6所示的逆像。圖7中的互補圖像包括點64和點62，在點64處最需要拋光虛設(shè)特征，在點62處最不需要拋光虛設(shè)特征或者避免?；パa圖像為第三形貌表示，可處于空間或頻率域中。
此時，拋光虛設(shè)特征可放置在電路布圖(圖2的方框132)中，并驗證由此形成的布圖以確定在隨后的沉積和拋光之后產(chǎn)生的表面是否足夠平了。如果是這樣，完成該過程。
否則，修改現(xiàn)在包括有源和拋光虛設(shè)特征的布圖中的拋光虛設(shè)特征。修改可增加或除去拋光虛設(shè)特征或改變它們的密度或形狀。
可以重復(fù)這個過程直到可以接受預(yù)計的平面性。重復(fù)可以返回到不同的位置。參考圖2的決定方框142，最短的重復(fù)回路返回到拋光虛設(shè)特征的放置上(方框132)。在決定方框144中，重復(fù)可返回到方框102，此處布圖現(xiàn)在包括有源和拋光虛設(shè)特征。作為選擇，包括有源和拋光虛設(shè)特征的布圖可以被散焦(方框124)。
在圖8中示出了插入和調(diào)整拋光虛設(shè)特征的位置。如圖8所示，檢查的區(qū)域(窗口)的量應(yīng)該與作為一種上述拋光特性的相互作用距離相關(guān)。與相互作用距離相比，如果檢查的區(qū)域小，可能得不到最佳的拋光虛設(shè)特征圖形。事實上窗口可為任何形狀，盡管與其他形狀相比圓形或矩形(包括方形)可能使用的較多。窗口具有的寬度(直徑或兩個平面方向的最窄處)通常為至少近似相互作用距離的十分之一或至少近似為0.3mm。在許多情況下，窗口將具有一個直徑(圓形的)或者每個寬度和長度(直線形)處于相互作用距離的近似0.3-3.0倍的范圍內(nèi)或者處于近似1.0-10.0mm的范圍內(nèi)。如果窗口小于整個標線場(reticle field)，應(yīng)該進行另外的檢查，在哪處窗口被放大到包括整個標線場。
有源特征710，712和714已經(jīng)放置在布圖中。在第一通路，除了被電子設(shè)計規(guī)則排除的之外在所有位置加上拋光虛設(shè)特征。對此具體的實施方案，每個拋光虛設(shè)特征必須距有源特征至少五微米。在圖8中，拋光虛設(shè)特征被加在有源特征710，712和714之間的該特征層級上。最初，拋光的形狀被虛線730示出。當(dāng)該拋光虛設(shè)特征被插入到形貌的模擬中時，散焦表示指示出對于圖8示出的襯底部分，隨后形成的層的上表面高度太高了。
拋光虛設(shè)特征的尺寸被減小到虛線732所示出的形狀。該拋光虛設(shè)特征的形狀取代對應(yīng)于虛線730的形狀。注意到位于有源特征710和714之間的形狀730的部分被除去。如果該形狀可被接受，那么可以使用它。如果需要對于調(diào)整的過度補償收縮，可導(dǎo)致形狀734。形狀734的一部分在有源特征710和714之間延伸。然而，該部分可不是必需的，在此情況形狀734可為形狀732的放大型式。
作為另一種方法，可以執(zhí)行(方框122，124，126)拋光特征化(方框112和114)和形貌表示。當(dāng)將拋光虛設(shè)特征放置在電路布圖中時(方框132)，可使用來自兩個通路的信息。例如，可以使用形貌表示確定應(yīng)該將拋光虛設(shè)特征，諸如瓦片放置在何處?？梢允褂脪伖馓卣骰_定有源特征和最近的拋光虛設(shè)特征之間的最小距離。在一種實施方案中，拋光特征化作一次，而形貌表示和拋光虛設(shè)特征的放置可以重復(fù)任意次。在檢驗完拋光虛設(shè)特征的放置合適后，可以產(chǎn)生掩模。
圖9包括一部分半導(dǎo)體器件襯底70的圖解，在該襯底上形成存儲器陣列42和44和邏輯區(qū)域46(看圖5)。在該實例中，襯底70包括絕緣層，并且在襯底70上形成導(dǎo)體72。在存儲器陣列42和44中，導(dǎo)體72為電接觸晶體管(未示出)漏區(qū)的位線。在邏輯區(qū)域46中，導(dǎo)體為電連接各種元件(晶體管，電容器，電阻器等)的相互連接。
圖9示出了沿著變化的絕緣層74上表面(未增加拋光的虛設(shè)特征)重疊絕緣層74具有怎樣的形貌。如果沒有加上拋光虛設(shè)特征并且拋光襯底以平面化絕緣層74，存儲器陣列42和44中的襯底70上的絕緣層74的厚度將比邏輯區(qū)域46中的襯底70上的絕緣層74的厚度厚。常規(guī)鋪片方法將在寬度處于5-10微米范圍內(nèi)的開口位置中放置拋光虛設(shè)特征(未示出)。一種該位置位于存儲器陣列42和44之間。
根據(jù)本發(fā)明的一種實施方案，拋光虛設(shè)特征82被插入到與導(dǎo)體72相同特征層級上的掩模中。由此產(chǎn)生的圖形顯示在圖10的半導(dǎo)體器件中。注意到在存儲器陣列42和44之間的間隙84中未放置拋光虛設(shè)特征。該間隙處于近似10-20微米寬的范圍內(nèi)。而且，相似的間隙(未示出)可位于存儲器陣列42和44一個或兩個中的存儲塊之間。
典型地，拋光虛設(shè)特征82至少距具有最高有源特征密度的區(qū)域中的最近導(dǎo)體72(有源特征)近似0.3mm，并經(jīng)常為至少1mm遠。在該具體的實施方案中，最靠近具有最高有源特征密度的區(qū)域中的有源特征的拋光虛設(shè)特征82位于相互之間近似3-5mm的范圍內(nèi)，(拋光虛設(shè)特征對有源特征間隔)。再次，這高于目前技術(shù)人員使用的(在大于10微米的所有開口區(qū)域中不加區(qū)別的放置瓦片)近似三個數(shù)量級。從上述的拋光特征化中至少部分確定拋光虛設(shè)特征的最小間隙和間隔。
在襯底70上形成導(dǎo)體72和拋光虛設(shè)特征82之后，通過在導(dǎo)體72上沉積一種或多種絕緣薄膜和拋光虛設(shè)特征82而形成絕緣層74。對于圖10左邊部分(陣列42和44)的絕緣層74的上表面平均高度接近于邏輯區(qū)域46上的絕緣層74上表面的平均高度。
在沉積層74之后，對其拋光以得到基本平面的表面92，如圖11所示。在拋光中使用的條件，應(yīng)該與上述的特征化中使用的相似。因此，由于這些參數(shù)影響拋光特征化，應(yīng)該使用相似的拋光墊，相似的拋光流體，和相似的拋光參數(shù)，該特征化至少部分確定拋光虛設(shè)特征的放置。不需要拋光結(jié)果為完全平面的表面。波動的量應(yīng)該為不顯著影響電子性能(沒有電短路和泄漏通道)或隨后的處理(在光刻中的或與刻蝕相關(guān)的聚焦深度)的量。
其他的多種實施方案是可能的。圖12包括在SRAM陣列44被DRAM121取代時的器件40的放大圖。DRAM陣列121具有溝道式電容器和埋入位線(位線位于半導(dǎo)體器件襯底中)。圖12示出的位置靠近SRAM陣列42，DRAM陣列121和邏輯區(qū)域46的邊界。盡管在圖12中示出了陣列和區(qū)域的邊界，但是這些邊界是用于參照的不會在被設(shè)計或制作的掩模或半導(dǎo)體器件中顯示出來。在該實施方案中，導(dǎo)體的一個層級具有有源特征(SRAM陣列42的位線123)，它在SRAM陣列42上是密集的，在邏輯區(qū)域46(VSS電源總線1251和VDD電源總線1271)上是半密集的，在DRAM陣列121上不存在或具有非常低的密度。
拋光虛設(shè)特征129，1253，1255，1273和1275被插入到布圖中，陣列42沒有圖12所示的拋光虛設(shè)特征。諸如陣列42的具有最高有源特征密度的半導(dǎo)體器件部分，沒有拋光虛設(shè)特征。作為選擇，對于拋光虛設(shè)特征可利用的區(qū)域(有源特征外部區(qū)域和電子設(shè)計規(guī)則的最小間隔)，與有源特征密度較低的區(qū)域相比，具有最高有源特征密度的這部分可具有被拋光虛設(shè)特征占據(jù)的較小區(qū)域。
如在本說明書中使用的，區(qū)域的特征密度為被任何類型特征覆蓋的區(qū)域與未被任何特征占據(jù)的區(qū)域的總面積相比的百分比。換句話說，特征密度為特征占據(jù)的區(qū)域的面積被該區(qū)域中的總面積相除所得的百分比。存儲器陣列121的特征密度最高，這是由于整個存儲器陣列被拋光虛設(shè)特征129覆蓋。邏輯區(qū)域46的特征密度最低，盡管在該實施方案中，它沒有任何的拋光虛設(shè)特征。存儲器陣列42的特征密度介于存儲器陣列42和121的特征密度之間。注意到對于半導(dǎo)體器件的三個不同區(qū)域的任何兩個特征密度不是相同的。
注意一些關(guān)于圖12中的拋光虛設(shè)特征的對象。拋光虛設(shè)特征通常允許電浮置或連接到電源上。在該實施方案中，拋光虛設(shè)特征129，1253和1255被耦合或電連接到VSS電源端，拋光虛設(shè)特征1273和1275被耦合或電連接到VDD電源端。拋光虛設(shè)特征129可為接地平面以幫助減小阿爾法粒子效應(yīng)或?qū)τ陉嚵?21的輻射效應(yīng)。拋光虛設(shè)特征1253和1255和VSS電源總線1251這部分為一組去耦合電容，而拋光虛設(shè)特征1273和1275和VDD電源總線1271這部分為另一組去耦合電容。
如果來自其他電路(未示出)的負荷或信號引起VSS電源總線1251或VDD電源總線1271上的電勢改變，去耦合電容器(特征1253和1255或者特征1273和1275)中的其他電極幫助減小電勢下降或者減小電源總線接近它們的合適電勢所需的時間。注意到總線和它最近的拋光特征之間的間隔可小于在該特征(掩模)層級上的最近有源特征之間使用的間隔。例如，電子設(shè)計規(guī)則可需要有源特征之間近似0.5微米的最小間隔。然而，光刻的空間極限可為0.2微米。拋光虛設(shè)特征和它們相應(yīng)的電源總線之間的間隔可處于近似0.2-0.4微米的范圍以增加電容耦合。
拋光虛設(shè)特征129和位線123被距離1297隔開，拋光虛設(shè)特征1255和一個位線123被距離1257隔開。每個距離1297和1257表示每個特征129和1255和位線123之間的最近點。注意到在這些空間中沒有有源或拋光虛設(shè)特征。距離1297可近似為0.3mm，并且距離1257可近似為1.0mm。在其他的實施方案中，這些距離可更大或者更小。
在靠近位置線的半導(dǎo)體器件邊緣附近通常看到由于拋光造成的過多的層腐蝕。圖13包括一部分半導(dǎo)體器件襯底139的頂視圖。襯底包括具有集成電路區(qū)域的四個半導(dǎo)體器件40(存儲器陣列和邏輯區(qū)域未示出)。圖13包括放置在半導(dǎo)體器件40之間的位置線中的控制特征，諸如尺度測量劍形物1331，對準標記1333，和電子測試結(jié)構(gòu)(N+電阻器)1335。其他控制特征(未示出)可放置在沿著位置線的其他地方或者甚至在半導(dǎo)體器件40中。拋光虛設(shè)特征135被加到位置線上以減小靠近半導(dǎo)體器件40邊緣的局域較高拋光速率的不利影響。在該實施方案中，在圖10中拋光虛設(shè)特征135可形成在與導(dǎo)體72和拋光虛設(shè)特征82相同的層級上，并且覆蓋在半導(dǎo)體器件襯底上。如以下將要討論的，在半導(dǎo)體器件的外圍區(qū)域中附加拋光虛設(shè)特征也幫助減小腐蝕的量。
在其他的實施方案中，拋光虛設(shè)特征放置可發(fā)生在其他的層級上。例如，拋光虛設(shè)特征放置可影響在溝槽場隔離序列中形成的半導(dǎo)體(硅，硅-鍺等)晶體管臺面(mesas)的位置。從隨后沉積和拋光溝道填充材料(氧化物，氮化物，硅等)的拋光特性中可以至少部分確定晶體管臺面的圖形。上述的方法也可應(yīng)用于在沉積和拋光導(dǎo)體或包含金屬的層之前形成的絕緣層中的圖形。
拋光虛設(shè)特征沒有必要出現(xiàn)在使用拋光的每個層級上。省略的拋光虛設(shè)特征效應(yīng)在多個層中積累?？芍辉谝恍蛹壣显黾訏伖馓撛O(shè)特征。在一種實施方案中，在半導(dǎo)體器件40中的SRAM陣列42和44被與先前描述的DRAM陣列121相似的DRAM陣列取代。半導(dǎo)體器件還具有邏輯區(qū)域46。互連的第一層可形成DRAM陣列的字線和邏輯區(qū)域46中相對較少的互連。互連的第二層級可形成DRAM陣列中很少的(如果有)的相互連接(由于它具有埋入的位線)，和邏輯區(qū)域46中的相對較大數(shù)量的相互連接。在形成第二相互連接層級并被絕緣層覆蓋之后，絕緣層的上表面在相互相對靠近(兩個區(qū)域之間小于100納米差值)的DRAM陣列和邏輯區(qū)域46上具有平均的高度。
形成相互連接的第三層級，其包括總線，電源軌(VSS和VDD)等。對于DRAM陣列，第三層級的相互連接密度與邏輯區(qū)域46相比較高。在該實施方案中，拋光虛設(shè)特征只被加到第三層級的相互連接上，盡管在第一和第二層級的相互連接上不使用拋光虛設(shè)特征。
有源和拋光虛設(shè)特征之間增加的間隔減小這兩類特征之間的寄生電容耦合。該減小的電容耦合可允許在非常高的頻率下運行半導(dǎo)體器件并幾乎不具有不利影響。
在一些實施方案中，拋光虛設(shè)特征可接觸其他的拋光虛設(shè)特征。在圖14中，在部分半導(dǎo)體器件襯底1410上形成場隔離區(qū)域1412。柵介質(zhì)層1416和柵電極1418位于襯底1410的主表面之上。摻雜區(qū)域1414形成在襯底1410中。第一絕緣層1432形成在晶體管結(jié)構(gòu)和場隔離區(qū)域1412上。導(dǎo)電插塞1434形成在一個摻雜區(qū)域1414上。互連1451形成在第一絕緣層1432上。拋光虛設(shè)特征1453也形成在與互連1451相同的層級上。
第二絕緣層1455形成在相互連接1451和拋光虛設(shè)特征1453上。形成導(dǎo)電插塞1457和1459。在該實施方案中，導(dǎo)電插塞1457為有源特征，因為它是設(shè)計在器件中的一部分電路。導(dǎo)電插塞1459為拋光虛設(shè)特征。注意到導(dǎo)電插塞1459鄰接拋光虛設(shè)特征1453。然后相互連接1471和拋光虛設(shè)特征1473形成在導(dǎo)電插塞1457和1459上。拋光虛設(shè)特征1473鄰接導(dǎo)電插塞1459，它也是拋光虛設(shè)特征。形成一個鈍化層以制作基本完整的半導(dǎo)體器件。
可改變拋光方法以提高拋光特性減小插入拋光虛設(shè)特征的需要。較剛性的墊，較小的下壓力，和較高的旋轉(zhuǎn)速率可增加過渡和相互作用距離。如果相互作用距離大于半導(dǎo)體器件，可都不需要標線場，甚至襯底，拋光虛設(shè)特征。
前述的概念可延伸到多層。如可從圖15和16看出的，拋光虛設(shè)特征的放置可影響其他層級上的有源特征的電特征。參考圖15，導(dǎo)體152，154和156為在半導(dǎo)體器件中分別供應(yīng)VSS，VDD和Vpp的有源特征。層151，158和159為絕緣體。較低特征層需要在導(dǎo)體152，154和156下面的區(qū)域中的拋光虛設(shè)特征。拋光虛設(shè)特征153，155和157被加在導(dǎo)體152，154和156下面。拋光虛設(shè)特征153，155和157導(dǎo)電并分別電連接VSS，VDD和Vpp電源端，以增加拋光虛設(shè)特征和電源導(dǎo)體之間的電容耦合。這就幫助減小了當(dāng)負載放置在導(dǎo)體152，154和156上時的電勢的擺動。注意到導(dǎo)體152，154和156的側(cè)邊與拋光虛設(shè)特征153，155和157的側(cè)邊相連。如果導(dǎo)體152，154和156處于大約相同的電勢，單拋光虛設(shè)特征(未示出)可取代拋光虛設(shè)特征152，154和156。單拋光虛設(shè)特征的邊緣可與導(dǎo)體152的左邊和導(dǎo)體156的右邊相連。
盡管沒有示出，相同的概念可應(yīng)用于處于或不處于場隔離區(qū)域中和為其一部分的半導(dǎo)體臺面上。拋光虛設(shè)特征可放置在臺面上形成電容器以在襯底或襯底中的阱區(qū)域中產(chǎn)生噪聲。如果臺面包括p-型半導(dǎo)體材料，覆蓋的拋光虛設(shè)特征通常耦合或電連接到VSS端。對于n-型半導(dǎo)體材料，覆蓋的拋光虛設(shè)特征通常耦合或電連接到VDD端。與電源導(dǎo)體相似，電容耦合應(yīng)該保持較高。在該特殊的情況下，拋光虛設(shè)特征位于相鄰層級的特征之上而不是之下。
不像電源導(dǎo)體，與信號導(dǎo)體的電容耦合應(yīng)該最小化或至少減小。圖16包括信號導(dǎo)體162，164和166，它們?yōu)橛性刺卣鳌?61，168和169為絕緣體。拋光虛設(shè)特征163和165導(dǎo)電并增加在較低特征層級上。注意到拋光虛設(shè)特征163和165偏離信號導(dǎo)體162，164和166，并位于信號特征之間的部分絕緣層169之下。該偏離幫助減小了電容耦合，否則其可影響沿著導(dǎo)體162，164和166傳輸?shù)男盘柕乃俣群屯暾?強度)。在另一實施方案中，在圖15和16中的拋光虛設(shè)特征可位于電源和信號特征之下，或都位于電源和信號特征之上和之下。拋光虛設(shè)特征的使用將部分取決于拋光虛設(shè)特征要被形成的特征層級的平面性需要。
聯(lián)系圖17描述了比較全面的綜合，該圖包括半導(dǎo)體襯底1700，其具有一個半導(dǎo)體器件，位置線1704和沿著位置線1704另一端的另一半導(dǎo)體器件。該圖說明了導(dǎo)電拋光虛設(shè)特征被如何結(jié)合到相互連接電路圖中的。熟練的技術(shù)人員理解圖17示出的相互連接電路圖是試圖說明實施方案中使用的概念。為了簡化，沒有示出靠近位置線1704的金屬邊緣密封環(huán)。
討論的第一部分描述形成什么，后面部分描述相對于半導(dǎo)體器件的其他部分光虛設(shè)特征如何或可以被增加或除去。在一種實施方案中，被參考號1720，1721，1730，1731，1740，1741，1750，1751，1761和1770標注的對象為絕緣體，被參考號1722，1728，1732，1738，1742，1744，1748，1752，1760，1762，1764，1768，1774和1776標注的對象為導(dǎo)體。
形成第一層間介質(zhì)(ILD)層1720并形成圖形以定義開孔(未示出)，并在開孔中形成導(dǎo)電插塞和拋光虛設(shè)特征(未示出)。形成第二ILD層1721并形成圖形以定義開孔。在開孔中形成相互連接1722和拋光虛設(shè)特征1728。形成第三ILD層1730并形成圖形以定義開孔(未示出)，并在開孔中形成導(dǎo)電插塞和拋光虛設(shè)特征(未示出)。
形成第四ILD層1731并形成圖形以定義開孔，并在開孔中形成相互連接1732和拋光虛設(shè)特征1738。形成第五ILD層1740并形成圖形以定義開孔(未示出)，并在開孔中形成導(dǎo)電插塞和拋光虛設(shè)特征(未示出)。形成第六ILD層1741并形成圖形以定義開孔。在開孔中形成偽位線1742，位線1744和拋光虛設(shè)特征1748。
形成第七ILD層1750并形成圖形以定義開孔，其中一個開孔處于圖17中。在開孔中形成諸如導(dǎo)電插塞1752的導(dǎo)電插塞，和拋光虛設(shè)特征(未示出)。形成第八ILD層1761并形成圖形以定義開孔。在開孔中形成接合墊1760，相互連接1762和1764，和拋光虛設(shè)特征。在相互連接的最上層級上形成鈍化層1770并形成圖形以定義接合墊1760之上的開孔。在開孔中形成導(dǎo)電塊1772。導(dǎo)電塊1772包括粘附/阻擋層1774，和顯著較厚的金屬合金層1776。
熟練的技術(shù)人員理解可使用一種或多種不同的薄膜形成ILD層，導(dǎo)電插塞，局域相互連接，相互連接，接合墊，偽位線，拋光虛設(shè)特征，粘附/阻擋層和合金層。ILD層通常被沉積并包括氧化物，氮化物或低-k電介質(zhì)(介電常數(shù)不超過近似3.5)，導(dǎo)體通常被沉積或電鍍并包括難熔金屬，它們的氮化物，鋁，銅，鉛，錫，或前述的任何合金等。對于該實例，使用在所有導(dǎo)電插塞和相互連接層級上具有0.5微米最小特征寬度和0.5微米最小間隔(1.0微米節(jié)距)的0.2微米處理技術(shù)形成半導(dǎo)體器件。常規(guī)拋光特征設(shè)計規(guī)則將具有近似5-10微米的拋光虛設(shè)特征排除區(qū)。
現(xiàn)在注意拋光虛設(shè)特征和它們與半導(dǎo)體器件和位置線的其他部分之間的關(guān)系。如從頂視圖可以看出的，半導(dǎo)體器件和位置線1704的外圍區(qū)域包括許多拋光虛設(shè)特征。當(dāng)由于暴露表面處于的高度高于集成電路區(qū)域中的暴露表面，在位置線中不放置拋光虛設(shè)特征時，在位置線上或其附近發(fā)生一些最小的拋光腐蝕。在常規(guī)方法中，拋光虛設(shè)特征不在位置線或外圍區(qū)域中形成只在集成電路區(qū)域中形成。在位置線1704中的拋光虛設(shè)特征幫助減小(1)集成電路區(qū)域(特別是高特征密度區(qū)域)和(2)外圍區(qū)域和位置線中的一個或兩個，之間不同局部拋光速率的不利影響。盡管起初示出拋光虛設(shè)特征形成在圖17中的相互連接層級上，拋光虛設(shè)特征也可以形成在所有的導(dǎo)電插塞層級上。
VSS互連1762電連接到VSS端，VDD互連1764電連接到VDD端。最左邊的拋光虛設(shè)特征1748位于VDD相互連接1764之下并電連接到VDD端。這就增加了拋光虛設(shè)特征1748和覆蓋的VDD相互連接1764之間的電容耦合。如果同時訪問連接到VDD相互連接1764上的許多元件，最左邊的拋光虛設(shè)特征1748和VDD相互連接1764之間的電容耦合減小了電勢變化量并減小了訪問終止后返回到VDD所需的恢復(fù)時間。
偽位線1742和位線1744與拋光虛設(shè)特征1748形成在相同的層級上。偽位線1742電連接到VSS端并幫助所有的位線1744具有更加均勻的電子特征(訪問的位線被兩個接地的導(dǎo)體橫向包圍，不管訪問哪個位線)。位線1744為信號特征。不像電源特征1762和1764，信號特征和拋光虛設(shè)特征之間的電容耦合應(yīng)該保持相對較低。位線1744之下為一部分絕緣層1731(靠近圖17的中心)，它被拋光虛設(shè)特征1738包圍。這些拋光虛設(shè)特征之間的距離處于近似0.1至1.0毫米的范圍內(nèi)。
使用常規(guī)的拋光虛設(shè)特征設(shè)計規(guī)則，另外的拋光虛設(shè)特征應(yīng)該已經(jīng)放置在位于位線1744之下的部分絕緣層1731中。然而，當(dāng)拋光絕緣層1731處于近似2.5至5.0毫米的范圍內(nèi)時，由于相互作用距離而不需要拋光虛設(shè)特征。這是一種常規(guī)技術(shù)使用拋光虛設(shè)特征的情況，但是在該實施方案中，拋光虛設(shè)特征被“除去”(不使用)。
靠近圖17的中心，拋光虛設(shè)特征1728被形成在位線1744之下的位置上。注意到每個拋光虛設(shè)特征1728不直接位于任何的位線1744之下。拋光虛設(shè)特征1728偏離位線1744。這就幫助減小了位線1744和拋光虛設(shè)特征1728之間的電容耦合。
在此描述的實施方案在確定相同層級和不同特征層級上的拋光虛設(shè)特征的位置時具有更大的靈活性?？墒褂贸Ｒ?guī)的拋光虛設(shè)特征排除的確定靠近信號特征的拋光虛設(shè)特征的放置，然而，拋光虛設(shè)特征的放置靠近電源導(dǎo)體可以按該特征層級的最小設(shè)計規(guī)則間隔一樣接近，因此拋光虛設(shè)特征可位于有差別的排除區(qū)域中。
在此描述的思想可延伸到絕緣體。通常，與包括二氧化硅，氮化硅，難熔金屬氧化物等的相對較高的介電常數(shù)材料(介電常數(shù)高于3.5)相比，低-k電介質(zhì)材料相對較軟(更可壓縮，較高的彈性楊氏模量)。在需要較大電容耦合的特征附近處可使用具有相對較高的介電常數(shù)的材料(靠近電源特征)，在要被減小電容耦合的特征(信號特征)附近處可使用低-k電介質(zhì)材料。
在先前的說明書中，已經(jīng)參照具體的實施方案描述了本發(fā)明。然而，本領(lǐng)域的普通技術(shù)人員理解在不脫離權(quán)利要求書列出的本發(fā)明范圍的基礎(chǔ)上可進行各種修改和變化。因此，要以說明性的而不是以一種限制性的理解看待說明書和附圖，并且所有的上述修改試圖包括在本發(fā)明的范圍內(nèi)。
關(guān)于具體的實施方案，已經(jīng)在上面描述了益處，其他優(yōu)點和對問題的解決方案。然而，益處，有點，問題的解決方案，和可以引起任何益處，優(yōu)點的任何要素，或發(fā)生或變得更加斷言的解決方案不是作為任何或所有權(quán)利要求書關(guān)鍵的，所需的或本質(zhì)的特征或要素加以解釋的。如在此使用的術(shù)語“包括”，“包含”，以及它的其他變體試圖覆蓋非排它的包含，使得包括一系列要素的工藝，方法，物體或裝置不只包括這些要素而是包括其他的非特意列出的或上述工藝，方法，物件或裝置固有的要素。
權(quán)利要求
1.一種半導(dǎo)體器件，包括在特征層級上的第一區(qū)域(46)，其中第一區(qū)域包括第一有源特征(1251，1271)和第一虛設(shè)特征(1253，1255，1273，1275)；以及第一區(qū)域(146)具有第一特征密度；以及在特征層級上的第二區(qū)域，其中第二區(qū)域包括第二有源特征和第二虛設(shè)特征；以及第二區(qū)域具有不同于第一特征密度的第二特征密度。
2.一種半導(dǎo)體器件，包括在特征層級上的第一區(qū)域(46)，其中第一區(qū)域(46)包括拋光虛設(shè)特征(1257)；在特征層級上的第二區(qū)域(42)，其中；從半導(dǎo)體器件的頂視圖中，第二區(qū)域(42)具有至少10微米長乘以至少10微米寬的開孔區(qū)域；以及第二區(qū)域(42)不包括拋光虛設(shè)特征。
3.一種半導(dǎo)體器件，包括在特征層級上的拋光虛設(shè)特征(129)；以及在特征層級上的有源特征(123)，其為最靠近拋光虛設(shè)特征(129)的有源特征，其中拋光虛設(shè)特征(129)具有最靠近有源特征(123)的點；到最靠近有源特征(123)的點的距離(1297)至少近似為0.3mm；以及在最靠近的點和該特征層級上的有源特征(123)之間不存在其它的有源或拋光虛設(shè)特征。
4.一種半導(dǎo)體器件，包括半導(dǎo)體器件(139)襯底；位于半導(dǎo)體器件襯底之上的集成電路區(qū)域(40)；位于集成電路區(qū)域(40)外部的位置線(131)的至少一部分；以及至少一部分第一拋光虛設(shè)特征(135)位于位置線(131)內(nèi)并覆蓋在半導(dǎo)體器件襯底(139)之上。
5.一種半導(dǎo)體器件，包括集成電路區(qū)域；位置線(1704)；以及位于有源電路區(qū)域之間的外圍區(qū)域；以及位于外圍區(qū)域中的拋光虛設(shè)特征。
6.一種半導(dǎo)體器件，包括第一有源特征；以及拋光虛設(shè)特征，其中該半導(dǎo)體器件具有從下列組成的組中選擇出的一種配置(a)第一有源特征(1251，1271)和拋光虛設(shè)特征(1253，1255，1273，1275)處于相同的特征層級上；第一有源特征(1251，1271)為電源特征；并且第一有源特征(1251，1271)處于拋光虛設(shè)特征(1253，1255，1273，1275)的近似1.0微米內(nèi)；(b)第一有源特征(152，154，156)和拋光虛設(shè)特征(153，155，157)處于不同的特征層級上；第一有源特征(152，154，156)為電源特征；并且第一有源特征(152，154，156)處于拋光虛設(shè)特征(153，155，157)之上或之下；(c)第一有源特征(162，164，166)和拋光虛設(shè)特征(163，165)處于相同的特征層級上；第一有源特征(162，164，166)為信號特征；以及第一有源特征(162，164，166)距拋光虛設(shè)特征(163，165)至少近似0.3毫米；以及(d)第一有源特征(162，164，166)和拋光虛設(shè)特征(163，165)處于不同的特征層級上；第一有源特征(162，164，166)為信號特征；以及第一有源特征(162，164，166)不處于拋光虛設(shè)特征(163，165)之上或之下。
7.一種半導(dǎo)體器件，包括在第一特征層級上的第一拋光虛設(shè)特征(1453，1473)；以及在第二特征層級上的第二拋光虛設(shè)特征(1459)，該特征層級處于與第一特征層級不同的高度上，其中第二拋光虛設(shè)特征(1459)直接鄰接第一拋光虛設(shè)特征(1453，1473)。
8.一種設(shè)計電子電路的方法，包括產(chǎn)生一種包括有源特征(102)的布圖；以及將拋光虛設(shè)特征插入到布圖(132)中，其中拋光虛設(shè)特征具有最靠近于一個最鄰近有源特征的點；從由下列組成的組中選擇該點離最近的一個有源特征的距離至少近似0.3mm；以及拋光特征距離的至少近似十分之一；以及在最靠近的點和該一個有源特征之間不存在其它的有源或拋光虛設(shè)特征。
9.一種設(shè)計掩模的方法，包括產(chǎn)生布圖的第一表示，其中第一表示具有第一區(qū)域和第二區(qū)域；以及第一區(qū)域具有比第二區(qū)域較高的有源特征密度；修改第一表示以得到第二表示，其為第一表示的散焦表示；以及修改完后將拋光虛設(shè)特征插入到第二區(qū)域中。
10.一種設(shè)計掩模的方法，包括產(chǎn)生電子電路布圖的第一表示，確定電子電路的電子特征；以及修改拋光虛設(shè)特征圖形，其包括拋光虛設(shè)特征，以便修改電子特征。
11.一種形成半導(dǎo)體器件的方法，包括在襯底中確定開孔；在開孔中和襯底上形成一個層；除去該層位于開孔外部的部分以在開孔中形成有源特征和虛設(shè)特征。
12.在說明書或附圖的任何部分中示出的或描述的方法，機器，制作，材料的組成，或它們的任何改進。
全文摘要
應(yīng)用拋光虛設(shè)特征圖形的選擇性放置,而不是不加區(qū)別地放置拋光虛設(shè)特征圖形。檢查形貌變化的低頻(幾百微米和更大的)和高頻(10微米和更小的)兩者。拋光虛設(shè)特征可以特別地適合于半導(dǎo)體器件和在形成半導(dǎo)體器件中使用的拋光條件。當(dāng)設(shè)計集成電路時,可以預(yù)測有源特征的拋光效果。在拋光虛設(shè)特征圖形被放置在布圖中之后,可在局部程度(一部分但不是全部的器件)和比較全面的程度(全部的器件,與標線場對應(yīng)的器件,或者甚至整個晶片)上檢查平面度。
文檔編號H01L21/3205GK1365516SQ00811015
公開日2002年8月21日 申請日期2000年5月24日 優(yōu)先權(quán)日1999年6月29日
發(fā)明者愛德華·O·特拉維斯, 埃庫特·鄧基, 賽加爾·徹達, 楊達群, 馬克·S·羅伯頓, 田銳騏 申請人:摩托羅拉公司