專利名稱：靜態(tài)隨機存取存儲器(sram)的制作方法
發(fā)明的背景本發(fā)明一般涉及到隨機存取存儲器，更確切地說是涉及到靜態(tài)隨機存取存儲器(SRAM)。
如本技術(shù)所知，SRAM有寬廣的應(yīng)用范圍。所希望的是使用來制作這種SRAM的表面積最小化。
發(fā)明的概述根據(jù)本發(fā)明的一個實施方案，提供了一種由SRAM單元組成的陣列。每個單元具有多個被電互連的MOS晶體管。每個單元具有VDD接觸和VSS接觸。這些接觸之一被排列在各個單元內(nèi)的中心，而其它的接觸被4個鄰近的單元共用。
根據(jù)另一個實施方案，每個單元具有接觸中的一個公共接觸和排列在單元周邊角落區(qū)的字線接觸。
根據(jù)另一個實施方案，提供了一種在半導(dǎo)體本體中制作晶體管的方法。此方法包括在半導(dǎo)體本體的水平表面部分上制作具有預(yù)定垂直厚度的材料層。用此材料層作為掩模，將溝槽腐蝕進入到半導(dǎo)體本體的未被掩蔽的部分中。在被材料層掩蔽的半導(dǎo)體本體部分中制作源區(qū)、漏區(qū)和柵溝道區(qū)。
根據(jù)另一個實施方案，柵絕緣體被制作在溝槽的側(cè)壁上。而且，柵導(dǎo)體被制作在溝槽中。
根據(jù)另一個實施方案，提供了一種在半導(dǎo)體本體中制作晶體管的方法。此方法包括在半導(dǎo)體本體的水平表面部分上制作具有預(yù)定垂直厚度的材料層。用此材料層作為掩模，將溝槽進入到半導(dǎo)體本體的未被掩蔽的部分中。在被材料層掩蔽的半導(dǎo)體本體的半導(dǎo)體部分的表面部分中，按垂直關(guān)系制作源區(qū)、漏區(qū)和柵溝道區(qū)。柵導(dǎo)體被制作在柵溝道區(qū)的反側(cè)上。
根據(jù)另一個實施方案，提供了一種在半導(dǎo)體本體中制作晶體管的方法。此方法包括沿半導(dǎo)體本體的水平表面對覆蓋材料進行圖形化，以提供具有垂直延伸側(cè)壁部分的這種材料。具有預(yù)定厚度的材料層被共形淀積在覆蓋材料的水平表面上以及覆蓋材料的垂直延伸側(cè)壁部分上，以提供這一材料層的垂直延伸部分。材料層被各向異性腐蝕，以清除淀積在覆蓋材料水平表面部分上的這一材料部分，同時保留這一材料層的垂直延伸部分。用此材料層的垂直延伸部分作為掩模，將溝槽腐蝕進入到半導(dǎo)體本體的未被掩蔽的部分中。在被材料層的垂直延伸部分掩蔽的半導(dǎo)體本體部分中，制作源區(qū)、漏區(qū)和柵溝道區(qū)。
根據(jù)另一個實施方案，此晶體管與其它的這種晶體管一起，被排列組成同步動態(tài)隨機存取存儲器(SRAM)陣列。此陣列包括多個排列成行和列的SRAM單元，每個單元具有連接到字線接觸的字線。字線接觸被單元中4個鄰近的單元共用。單元之一有多個電互連的MOS晶體管，以提供SRAM電路。每個單元具有VDD接觸和VSS接觸。這些接觸之一被排列在各個單元內(nèi)的中心，而接觸的另一個被4個鄰近的單元共用。每個單元具有接觸中的一個公共接觸和排列在單元周邊角落區(qū)的字線接觸。
附圖的簡要說明從結(jié)合附圖的下列詳細描述中，本發(fā)明的這些和其它的特點將變得更為明顯，其中

圖1是根據(jù)本發(fā)明的半導(dǎo)體本體在其一個制造階段中的平面圖；圖2A是圖1的半導(dǎo)體本體沿圖1中2A-2A線的剖面圖；圖3A是圖1的半導(dǎo)體本體沿圖1中3A-3A線的剖面圖，稍帶一點透視圖；圖2B-2E、2E’、2E”、2E、2E””、2F-2P、2P’、2P”、2Q-2S是根據(jù)本發(fā)明的圖2A的本體在其各個制造階段中的平面圖；圖3A-3D和3N是根據(jù)本發(fā)明的圖3A的本體在其各個制造階段的剖面圖，圖3A、3B、3C、3D和3N處于對應(yīng)于圖2A-2D和2N的階段；圖4是SRAM單元的示意圖；圖5A-5B和5F-5G是根據(jù)本發(fā)明的圖1的半導(dǎo)體本體中的圖4的SRAM單元在其各個制造階段中的平面圖；圖5C、5D和5E是圖4的SRAM單元沿圖5B中5C-5C、5D-5D和5E-5E線的剖面圖；圖6是圖4和5A-5E的單元組成的陣列一部分的平面圖。
優(yōu)選實施方案的描述現(xiàn)參照圖1、2A和3A，沿單晶半導(dǎo)體襯底的平坦水平表面中的線11，制作淺溝槽隔離(STI)介電區(qū)10(圖3A)。此處的襯底是p型傳導(dǎo)率摻硼的硅本體14。此處，采用任何常規(guī)技術(shù)，用二氧化硅來填充STI區(qū)10的淺溝槽。STI區(qū)10從而在硅本體14中勾畫出有源區(qū)12，此處在線11之間的寬度約為320納米(nm)。然后用厚度約為80nm的第一氮化硅層20覆蓋有源區(qū)12。在第一氮化硅層22上，相繼淀積厚度為20nm的第二氮化硅層22和厚度為320nm的更厚的二氧化硅層24。在二氧化硅層24上制作柵導(dǎo)體掩模26，此處是用常規(guī)的光刻方法圖形化成具有寬度約為320nm的窗口28的光抗蝕劑層。用圖形化的光抗蝕劑層26作為掩模，被窗口28暴露的二氧化硅層24部分，被各向異性腐蝕(例如用反應(yīng)離子刻蝕RIE工藝)，從而暴露下方第二氮化硅層22的表面部分。如圖2A和3A所示，第二氮化硅層22的暴露部分，被各向異性腐蝕(例如用反應(yīng)離子刻蝕RIE工藝)，從而暴露下方第一氮化硅層20的表面部分。然后清除光抗蝕劑層26。要指出的是，RIE工藝組成了一個由圖形化的二氧化硅層24與第二氮化硅層22構(gòu)成的復(fù)合掩模21。于是，復(fù)合掩模21提供了掩模，它具有一對水平分隔開的對立的垂直延伸側(cè)壁30的窗口28。而且，窗口28暴露第一氮化硅層20的一部分，且這一掩模覆蓋第一氮化硅層20的未開窗口的部分。
現(xiàn)參照圖2B和3B，犧牲材料層32，此處是多晶硅，被共形淀積在復(fù)合掩模21上。多晶硅層32被淀積成預(yù)定的均勻厚度，此處約為20nm。氮化硅層34被共形淀積在多晶硅層32上。氮化硅層34被淀積成預(yù)定的均勻厚度，此處約為20nm。從圖3B指出的是，這些多晶硅層和氮化硅層32和34，分別延伸于STI二氧化硅區(qū)域10上。接著，用RIE工藝來清除氮化硅層34的水平排列部分，下方多晶硅層32的水平部分隨后留下氮化硅層34的垂直延伸部分以及多晶硅層32的垂直延伸部分。要指出的是，氮化硅層34和多晶硅層32二者的上表面都被暴露。
接著，為了避免氮化硅層34凹陷，采用各向異性腐蝕(例如反應(yīng)離子刻蝕(RIE))，選擇性地清除多晶硅層32的垂直延伸部分，以便產(chǎn)生圖2C和3C所示的結(jié)構(gòu)。首先要指出的是，多晶硅層32部分保留在垂直氮化硅層即間隔34下面。于是，在二氧化硅層24/氮化硅層22的側(cè)壁與氮化硅間隔34之間形成窄縫35。每個窄縫35的寬度基本上與犧牲多晶硅層32的厚度相同(圖2B和3B)。接著要指出的是，窄縫35的寬度小于各個氮化硅間隔34之間的間距37。還要指出的是，各個窄縫35位于窗 28的側(cè)壁(圖2A和3A)與氮化硅間隔34的垂直延伸部分之間。如圖2C和3C所示，氮化硅間隔34之間的窄縫35和間距37暴露了第一氮化硅層20的表面部分40。
接著，使圖2B和3C所示的結(jié)構(gòu)與各向異性腐蝕劑接觸，此各向異性腐蝕劑對二氧化硅的腐蝕速率明顯地高于對氮化硅的腐蝕速率(例如，此處的比率是4∶1)。此處腐蝕劑的化學(xué)組成是例如氟化碳(例如CHF3+N2+O2)。在第一氮化硅層20的暴露部分被腐蝕穿，從而暴露下方的硅襯底1 4的表面部分42之后，腐蝕就停止(圖2D和3D)。得到的結(jié)構(gòu)被示于圖2D和3D。要指出的是，此腐蝕工藝被用來(a)在第一氮化硅層20中形成一對水平分隔開的垂直延伸的氮化硅棒44(圖2D)，這些棒44位于排列在氮化硅間隔34的成對的垂直延伸部分下方的第一氮化硅層20區(qū)域中(圖2C)；(b)清除排列在窄縫35下方的第一氮化硅層20部分(圖2C)，從而暴露下方排列在窄縫35下面的硅半導(dǎo)體本體14的表面部分42(圖2D)；(c)清除二氧化硅層24(圖2C)和下方第二氮化硅層22；以及(d)留下排列在復(fù)合掩模21的被覆蓋的無窗口部分下方的第一氮化硅層20的部分(圖2C)，如圖2D和3D所示，用氮化硅棒44和第一氮化硅層20的無窗口部分提供半導(dǎo)體本體14水平表面上的第二氮化硅掩模。還要指出的是，如圖3D所示，除了形成一對的水平分隔開的氮化硅棒44之外，二氧化硅間隔44還被制作在STI區(qū)域10中的二氧化硅中。這些二氧化硅間隔44被短時間的濕法腐蝕清除。
接著，用圖2D所示的圖形化的氮化硅20作為掩模，各向異性腐蝕(RIE)被用來選擇性地腐蝕進入半導(dǎo)體本體14的暴露表面部分，以便在此本體14中在半導(dǎo)體本體14表面部分下方形成一對與窄縫35(圖2C)對準的比較窄的溝槽48(圖2E)以及半導(dǎo)體本體14中這種成對窄溝槽48之間的比較寬的溝槽50。得到的結(jié)構(gòu)被示于圖2E。要指出的是，每一對窄溝槽48具有側(cè)壁52，它與比較寬的溝槽50的相鄰側(cè)壁54之一被排列在第一氮化硅層20中。制作的成對的棒44下方的半導(dǎo)體本體14的部分56所分隔。而且，半導(dǎo)體本體14的每個這種部分56將以待要描述的方式，為制作在本體14中的成對晶體管中相應(yīng)的一個提供有源區(qū)。于是，有源區(qū)的寬度由氮化硅間隔34的厚度確定(圖3C)，它確定了氮化硅棒44的寬度，而不是由光刻來確定這一寬度。
接著，參照圖2E’，多晶硅薄膜60被化學(xué)氣相淀積在圖2E所示的結(jié)構(gòu)的表面上。此處，薄膜60的厚度大于窄溝槽48寬度的一半；亦即，此處的厚度大于10nm。要指出的是，淀積的多晶硅薄膜60位于比較寬的溝槽50的側(cè)壁上。
接著，參照圖2E”，光抗蝕劑層61被示于圖2E’所示的結(jié)構(gòu)的表面上。要指出的是，部分光抗蝕劑層61填充了多晶硅薄膜60涂敷的比較寬的溝槽50。然后利用定時腐蝕(以及已知的光抗蝕劑層61(圖2E”)的厚度)，對光抗蝕劑層61進行各向同性回腐蝕，直至僅僅填充比較寬的溝槽50，直到光抗蝕劑的高程處于硅本體14的表面，從而產(chǎn)生圖2E所示的結(jié)構(gòu)。
接著，參照圖2E””，利用反應(yīng)離子刻蝕(RIE)方法，對部分多晶硅薄膜60進行腐蝕，直至薄膜60處于硅本體14的表面，如圖2E””所示。光抗蝕劑層61(圖2E””)的剩余部分被腐蝕掉，從而產(chǎn)生圖2F所示的結(jié)構(gòu)。
淀積的多晶硅薄膜60然后被各向異性回腐蝕成具有圖2F所示的仍然被淀積的多晶硅60填充的窄溝槽48。要指出的是，由淀積的多晶硅組成的薄膜60仍然保留在比較寬的溝槽50的側(cè)壁上。
接著，參照圖2G，第二各向異性硅腐蝕被用來清除任何殘留的多晶硅60，從而加深半導(dǎo)體本體14中的成對的窄溝槽48，并加深半導(dǎo)體本體14中的比較寬的溝槽50。要指出的是，由于比較寬的溝槽50底部的多晶硅60少于比較窄的溝槽48的多晶硅60，故比較寬的溝槽50被腐蝕的深度大于成對的比較窄的溝槽48的深度。
接著，參照圖2H，柵氧化層52，此處是熱生長的二氧化硅，厚度約為30-100，被制作在被加深了的成對的窄溝槽48以及比較寬的溝槽50二者的側(cè)壁和底部上，從而用這一柵氧化層52對這種成對的被加深了的溝槽48和比較寬的溝槽50的側(cè)壁進行襯里。接著，導(dǎo)電材料54，此處是例如摻雜的多晶硅或非晶硅，被淀積在柵氧化層52上，以便在柵氧化層52襯里的成對的窄溝槽48和比較寬的溝槽50中提供這種導(dǎo)電材料54。此處的導(dǎo)電材料54是多晶硅，且有時被成為POLY 1。如圖2H所示，淀積的導(dǎo)電材料54被回腐蝕。介電層57，此處是二氧化硅，被淀積在結(jié)構(gòu)上，并用常規(guī)技術(shù)進行整平，以便產(chǎn)生圖2H所示的結(jié)構(gòu)。
接著，用選擇性腐蝕，此處是例如熱磷酸，來清除第一氮化硅層20的其余部分，從而暴露下方的硅襯底14部分。得到的結(jié)構(gòu)被示于圖2I。要指出的是，存在著3個POLY 1區(qū)域作為溝槽50的區(qū)域54a(圖2G)、作為窄溝槽48的54b1和54b2。
參照圖2J，用二氧化硅層57作為掩模，暴露的單晶硅半導(dǎo)體本體14被選擇性地各向異性腐蝕，以便在這一本體14中形成成對的水平分隔開的凹陷63。在深度比成對的窄溝槽更大但比比較寬的溝槽50更小的半導(dǎo)體本體14的深度處，凹陷63具有底部分62。被二氧化硅層57覆蓋的半導(dǎo)體本體14部分，仍然在成對柵氧化層52襯里的窄溝槽48與比較寬的溝槽50之間提供半導(dǎo)體本體14的部分56(圖2E和2J)，并保持在成對的晶體管的成對的有源區(qū)56中。
現(xiàn)參照圖2K，厚度為20nm的二氧化硅層64被共形淀積在圖2J所示的結(jié)構(gòu)上。對得到的結(jié)構(gòu)進行選擇性各向異性腐蝕，以便清除二氧化硅層64的水平部分，同時留下凹陷63側(cè)壁部分上的二氧化硅層64部分，以便如圖2K所示覆蓋這一側(cè)壁部分。
接著，對圖2K所示的結(jié)構(gòu)進行硅選擇性各向異性腐蝕，以便將凹陷63的深度加大到深度大于比較寬的溝槽50的深度。亦即凹陷63的底部65處在低于比較寬的溝槽50的底部的深度處。得到的結(jié)構(gòu)被示于圖2L。要指出的是，半導(dǎo)體本體14的深度被加大了的凹陷63的側(cè)壁68，被制作在層64的末端與深度被加大了的凹陷63的底部65之間。
接著，參照圖2M，氮化硅間隔層70被淀積在結(jié)構(gòu)上，并被圖形化，以便其部分留在成對的被加大了的凹陷63的側(cè)壁68上。要指出的是，留下的氮化硅間隔層70部分被制作在二氧化硅層64上，而留下的氮化硅間隔層70的其它部分被制作在半導(dǎo)體本體14的深度被加大了的凹陷6 3的單晶硅半導(dǎo)體本體14上(亦即制作在氮化硅間隔層64的末端與深度被加大了的凹陷63的底部之間的凹陷側(cè)壁)。
接著，使圖2N所示的結(jié)構(gòu)與硅選擇性各向同性腐蝕劑接觸。亦即，使腐蝕劑各向同性地與凹陷63底部65上的半導(dǎo)體本體14部分接觸。各向同性腐蝕劑清除比較寬的溝槽50下方的半導(dǎo)體本體14部分以及成對窄溝槽48下方的半導(dǎo)體本體14的僅僅下部，從而在未被腐蝕的半導(dǎo)體本體14中留下(a)提供晶體管有源區(qū)的半導(dǎo)體本體14部分56；以及(b)成對的窄溝槽48下方的半導(dǎo)體本體14的上部72。得到的結(jié)構(gòu)被示于圖2N。要指出的是，腐蝕劑將半導(dǎo)體本體14腐蝕到高程74(亦即，高程74是排列在二氧化硅層57下方的硅本體14部分的底部表面)。工藝中此時的另一個結(jié)構(gòu)圖被示于圖3N，是相似于圖3A-3D的剖面圖。要指出的是，在硅本體14中形成了空洞75。
接著，參照圖20，單晶硅本體14的暴露部分被熱氧化形成介質(zhì)(亦即，此處未被腐蝕的半導(dǎo)體本體14底部上的熱生長二氧化硅層80)。要指出的是，這一未被腐蝕的半導(dǎo)體本體14的側(cè)面部分82與制作在半導(dǎo)體本體14中的凹陷63被先前制作在這一凹陷63側(cè)壁上的氮化硅間隔層70所分隔。如圖2P所示，這些氮化硅間隔層70被選擇性腐蝕劑腐蝕掉，以便暴露未被腐蝕的半導(dǎo)體本體14的側(cè)面部分82。
接著，如圖2P所示，在圖20所示的結(jié)構(gòu)上淀積基質(zhì)材料84，此處是不摻雜的多晶硅。如圖2P所示，材料84被回腐蝕，但仍然保持填充凹陷63。要指出的是，基質(zhì)材料84部分與未被腐蝕的半導(dǎo)體本體14的側(cè)面部分82處于接觸狀態(tài)。還要指出的是，基質(zhì)材料的左邊部分和右邊部分，亦即84L和84R，分別被介質(zhì)80介電分隔開。如將要描述的那樣，成對的CMOS場效應(yīng)晶體管(FET)中的n溝道晶體管，將被制作在左邊的有源區(qū)56中(圖20)，在圖2P中表示為56n，而成對的CMOS場效應(yīng)晶體管(FET)中的p溝道晶體管，將被制作在右邊的有源區(qū)56中(圖20)，在圖2P中表示為56p。
于是，接著在圖2P所示的結(jié)構(gòu)上淀積第一源/漏光抗蝕劑掩模88(圖2P’)，并對其進行圖形化，以便在基質(zhì)材料84的左邊部分上提供窗口89。此結(jié)構(gòu)被暴露于n型摻雜劑的離子注入，例如砷或磷離子。這些離子在側(cè)面部分82處被注入到基質(zhì)材料84的左邊部分(亦即84L)中一定深度，此深度由虛線90所示。注入的離子由參考號91表示。清除掩模88，代之以掩模90(圖P”)。此結(jié)構(gòu)被暴露于p型摻雜劑的離子注入，例如硼離子。這些離子在側(cè)面部分82處被注入到基質(zhì)材料84的右邊部分(亦即84R)中一定深度，此深度由虛線90示出。注入的離子由參考號93表示。清除掩模90。此結(jié)構(gòu)在提高的溫度下被加熱，以便激活n型和p型離子，并擴散即驅(qū)使它們從基質(zhì)材料通過未被腐蝕的半導(dǎo)體本體的側(cè)面部分(亦即掩埋的接觸區(qū))進入相鄰的未被腐蝕的半導(dǎo)體本體的下部，如圖2Q所示，并通過多晶硅基質(zhì)84擴散到硅本體14的上部。這樣就在有源區(qū)56n和56p的底部處分別形成N型導(dǎo)電和P型導(dǎo)電的區(qū)域N和P，且由于注入和加熱步驟，不摻雜的多晶硅84現(xiàn)在成了摻雜的多晶硅。這一現(xiàn)在被摻雜了的多晶硅84有時被稱為POLY 2。
接著，參照圖2R，二氧化硅層94被共形淀積在結(jié)構(gòu)上，并對其進行回腐蝕或化學(xué)機械拋光，以清除其上部，從而提供圖2R所示的結(jié)構(gòu)。要指出的是，此工藝暴露了氮化硅棒44的上部。
使氮化硅棒44的暴露部分與腐蝕劑例如熱磷酸接觸，以便選擇性地清除此棒44并暴露半導(dǎo)體本體14的有源區(qū)56n和56p的表面部分。如圖2S所示，基質(zhì)材料組成的薄膜96L和96R，此處是摻雜的多晶硅，被共形淀積在得到的結(jié)構(gòu)上，然后被回腐蝕。薄膜96L和96R的基質(zhì)材料于是填充先前被氮化硅棒44占據(jù)的空間。要指出的是，可以用其它的導(dǎo)電材料來代替摻雜的多晶硅薄膜96L和96R。利用未示出的光抗蝕劑掩模，有源區(qū)56n上的暴露的n溝道晶體管的多晶硅材料96L，被砷或磷注入。用這一掩模，硼或其它p型摻雜劑被注入到有源區(qū)56n中，注入的深度由虛線95表示。未示出的光抗蝕劑掩模被清除，并代之以未示出的光抗蝕劑掩模，以便對有源區(qū)56p上的暴露的p溝道晶體管多晶硅材料96R進行硼注入。利用此掩模，有源區(qū)56p上的暴露的p溝道晶體管多晶硅材料96R被注入硼或其它p型摻雜劑。利用此掩模，磷、砷、或其它n型摻雜劑被注入到有源區(qū)56p中，注入深度由虛線95表示。未示出的光抗蝕劑掩模被清除。此結(jié)構(gòu)被加熱，使多晶硅材料96L中的n型摻雜劑和多晶硅材料96R中的p型摻雜劑被驅(qū)使進入n溝道晶體管的源/漏區(qū)97L，而多晶硅材料97R中的n型摻雜劑被驅(qū)使進入p溝道晶體管的源/漏區(qū)97R。于是，圖2S就示出了一對電隔離的雙柵垂直CMOS晶體管。
現(xiàn)參照圖4，示出了一種同步隨機存取(SRAM)單元，它具有晶體管T1-T6配置。此處，晶體管T2和T5被構(gòu)造成圖2S所示的這樣一種成對的晶體管。晶體管T3和T6被構(gòu)造成圖2S所示的另一種成對的晶體管。晶體管T1是圖2S中成對的晶體管之一，圖4中未示出的成對晶體管中的另一個被用于相鄰的單元。晶體管T4是圖2S中成對的晶體管之一，圖4中未示出的成對晶體管中的另一個被用于另一個相鄰單元。此處，晶體管T2和T3是n溝道MOSFET，而晶體管T1、T4、T5和T6是p溝道MOSFET。電源Vss分別被金屬1電導(dǎo)體連接到晶體管T5和T6的源5S和6S。位線(BL)被金屬1電連接器連接到晶體管T1的漏1D。位線(BI)被金屬1電連接器連接到晶體管T4的漏4D。電源VDD分別被金屬2電連接器連接到晶體管T2和T3的漏2D和3D。字線(WL)被金屬2電連接器連接到柵1G和4G。晶體管T3的源3S、晶體管T4的源4S、晶體管T6的漏6D、晶體管T2的柵2G、和晶體管T5的柵5G，被互連1連接到一起。晶體管T3的柵3G、晶體管T6的柵6G、晶體管T2的源2S、晶體管T5的漏5D、和晶體管T1的源1S，被互連2連接到一起。
現(xiàn)參照圖5A，示出了圖3的SRAM單元的布局，此布局示出了晶體管T1-T6的漏、源、和柵。更確切地說，要指出的是，POLY 1區(qū)域54分別提供了晶體管T1-T6的柵1G-5G。要指出的是，對于晶體管T1-T6中的每一個，POLY 1區(qū)域54a、54b1和54b2被電連接到一起。于是，晶體管T1-T6中的每一個具有一對由區(qū)域54a和54b1或54b2之一提供的一對柵電極，每一個柵位于晶體管柵溝道區(qū)的相反的側(cè)上。晶體管T2和T3的源區(qū)2S和3S，分別被示為黑棒。同樣，晶體管T1、T2、T4、T5和T6的漏區(qū)1D、2D、4D、5D、和6D，分別被示為黑棒。源區(qū)1S、4S、5S、和6S，由摻雜的POLY 2區(qū)域84提供。同樣，晶體管T2和T3的漏區(qū)2D和3D，分別由摻雜的POLY 2區(qū)域84提供。
在以上述結(jié)合圖2等的方法在圖5A所示布局中制作晶體管T1-T6之后，現(xiàn)再現(xiàn)參照圖5B。接觸C1被用來形成對提供3G和6G的區(qū)域54中的POL 1材料的電連接(圖5A)以及對提供1S的區(qū)域84中的POLY 2材料的電連接(圖5A)。同時，接觸C2被用來形成對提供2G和5G的區(qū)域54中的POLY 1材料的電連接(圖5A)以及對提供4S的區(qū)域84中的POLY 2材料的電連接(圖5A)。還參照圖5D，示出了跨越接觸C1和C2之一的剖面圖，此處，跨越接觸C1形成了對提供3G和6G的POLY 1區(qū)域54的電連接。
用光刻方法來制作接觸C1和C2，以便在掩模中提供未示出的開口，用來制作未示出的底部硅化物襯里。在用任何適當(dāng)?shù)母g劑制作接觸C1和C2開口，在未示出的掩模下形成電介質(zhì)之后，掩模被清除，并在此結(jié)構(gòu)上并穿過電介質(zhì)中的開口，淀積厚度為10-100微米的未示出的摻雜多晶硅層。接著，在摻雜的多晶硅上，淀積厚度為5-30微米的未示出的鈦層。用化學(xué)機械拋光(CMP)來清除除了硅化物上那些部分之外的多晶硅/鈦。對多晶硅/鈦進行退火，以產(chǎn)生TiSi2接觸C1和C2。
接著，二個互連，亦即互連1和互連2，被制作成圖4B所示的分別與接觸C1和C2電接觸的圖形中。如上面結(jié)合圖4所述，互連1電互連3S、4S、6D、2G、和5G，而互連2電互連3G、6G、2S、5D、和1S。用光刻方法圖形化淀積的用來提供互連1和2的導(dǎo)電材料層，來制作互連1和2。再參照圖4C、4D、和4E。首先要指出的是，用于晶體管T3和T6中的POLY 1材料被電連接。通過晶體管T3、T6、T5和T2的橫剖面被示于圖4B。
在圖形化互連1和2之后，在互連1和2上淀積二氧化硅層100(圖5C)。用CMP方法整平層100。在被整平了的層100上淀積第二二氧化硅層102。利用光刻方法，借助于首先制作Ti/TiN襯里104，然后在襯里104上提供鎢層106，來制作金屬1接觸。接著淀積導(dǎo)電層，對其進行光刻圖形化和退火，以便形成金屬1。
第一金屬，亦即金屬1，于是被形成在圖4F所示的圖形中。如上面結(jié)合圖4所述，金屬1將位線(BL)電互連到1D；將位線(BI)電互連到4D；并將VSS電互連到5S和6S二者。如所示，金屬1還被用來分別提供字線和VDD接觸、WL接觸(WLCONTACT)和VDD接觸(VDDCONTACT)。如結(jié)合圖4所述，WL接觸是到柵區(qū)1G和4G，VDD接觸是到漏區(qū)2D和3D。
接著，第二金屬，亦即金屬2，被制作在圖5G所示的圖形中。更確切地說，二氧化硅層110被淀積在金屬1上。用CMP方法對層110進行整平。層112被淀積在層110的整平了的表面上。利用光刻方法，在層110和112中要對金屬1制作SRAM所需的電接觸處，制作通道孔。如上面結(jié)合圖4所述，金屬2將VDD電互連到2D和3D二者；并將字線(WL)電互連到1G和4G二者。在制作通道孔并在光刻工藝中清除未示出的掩模之后，淀積Ti/TiN層114，隨之以鎢層116。用CMP來整平鎢層116。在結(jié)構(gòu)上淀積導(dǎo)電材料，以便提供金屬2。導(dǎo)電材料被光刻圖形化成金屬2，以便提供圖5G所示的連接。
現(xiàn)參照圖6，示出了由多個圖4所示的單元組成的陣列，此處是由6個單元，亦即單元1，1、單元1，2、單元1，3、單元2，1、單元2，2、和單元3，1的行和列組成的陣列。每一個單元與結(jié)合圖4和5A-5G所述的單元完全相同。
于是，要指出的是，圖6所示的SRAM陣列包括多個排列成行和列的SRAM單元。每一個單元具有連接到字線接觸的字線，這種字線接觸被相鄰的4個單元共用。而且，每一個單元具有排列來提供圖4所示SRAM電路的多個電互連的MOS晶體管T1-T6。每一個單元具有VDD接觸和VSS接觸，其中的一個這種接觸被排列在每一個單元的中心，而另一個接觸被相鄰的4個單元共用。而且，每一個單元具有接觸中的一個公共接觸和排列在單元周邊、角落區(qū)域處的字線接觸。每一個單元一個被成對晶體管共用的VDD接觸和VSS接觸。
其它的實施方案都在所附權(quán)利要求的構(gòu)思與范圍內(nèi)。
權(quán)利要求
1.一種SRAM單元，它包含半導(dǎo)體本體；垂直延伸在半導(dǎo)體本體內(nèi)的多個電互連的成對雙柵CMOS晶體管。
2.一種SRAM單元，它包含半導(dǎo)體本體；多個電互連的成對雙柵CMOS晶體管，每一個晶體管具有其垂直延伸在半導(dǎo)體本體內(nèi)的源、漏、和柵溝道。
3.一種SRAM陣列，它包含多個排列成行和列的SRAM單元，每一個單元具有連接到字線接觸的字線，此字線接觸被相鄰的4個單元共用。
4.一種SRAM陣列，它包含多個排列成行和列的SRAM單元，每一個單元具有多個安排來提供SRAM電路的電互連的MOS晶體管，每一個單元具有VDD接觸和VSS接觸，這種接觸中的一個被排列在每一個單元的中心，而另一個接觸被單元中相鄰的4個單元共用。
5.權(quán)利要求4所述的SRAM陣列，其中每一個單元具有連接到字線接觸的字線，此字線接觸被單元中相鄰的4個單元共用。
6.權(quán)利要求5所述的SRAM陣列，其中每一個單元具有所述接觸中的一個公共接觸和排列在單元周邊角落區(qū)的字線接觸。
7.一種SRAM陣列，它包含多個排列成行和列的SRAM單元，每一個單元具有多個安排來提供SRAM電路的電互連的MOS晶體管，每一個單元具有VDD接觸和VSS接觸，這種接觸中的一個被成對的晶體管共用。
8.權(quán)利要求7所述的SRAM陣列，其中一個被成對晶體管共用的接觸，被置于在單元的中心。
9.一種SRAM單元，它包含多個電互連的MOS晶體管，這種晶體管包含(i)排列在源區(qū)與漏區(qū)之間的柵溝道區(qū)，這種區(qū)域被排列在本體中，并垂直延伸在本體表面下方；(ii)成對的介電層，其每一個被排列在柵溝道區(qū)成對的相反表面部分的相應(yīng)的一個上；以及(iii)成對的柵電極，其每一個被排列在成對介電層的相應(yīng)的一個上。
10.一種SRAM單元，它包含多個電互連的成對MOS晶體管，各個對具有(a)排列在源區(qū)與漏區(qū)之間的柵溝道區(qū)，這種區(qū)域被垂直延伸在本體表面下方的公共區(qū)域水平分隔開；(b)多個介電層，其每一個被排列在每個成對柵溝道區(qū)的相反表面部分上；(c)多個柵電極導(dǎo)電區(qū)，其第一個被排列在多個介電層的相應(yīng)的一個上。
11.權(quán)利要求10所述的SRAM單元，其中多個柵導(dǎo)體區(qū)之一被排列在公共區(qū)中，并為成對的晶體管提供公共的柵導(dǎo)體區(qū)。
12.一種SRAM單元，它包含多個電互連的成對的MOS晶體管、成對的晶體管，每個對具有排列在源區(qū)與漏區(qū)之間的柵溝道區(qū)，這種區(qū)域被垂直延伸在本體表面下方的公共區(qū)域水平分隔開；多個介電層，其每一個被排列在每個成對柵溝道區(qū)的相反表面部分上；多個柵電極導(dǎo)電區(qū)，其第一個被排列在多個介電層的相應(yīng)的一個上；水平延伸在半導(dǎo)體本體表面下方的絕緣層，這種絕緣層被排列在成對晶體管下方。
13.權(quán)利要求12所述的SRAM單元，其中多個柵導(dǎo)體區(qū)之一被排列在公共區(qū)中，并為成對的晶體管提供公共的柵導(dǎo)體區(qū)。
14.權(quán)利要求12所述的SRAM單元，其中成對的晶體管是CMOS晶體管。
15.權(quán)利要求13所述的SRAM單元，其中成對的晶體管是CMOS晶體管。
全文摘要
一種具有成對的垂直雙柵CMOS晶體管的半導(dǎo)體本體。絕緣層水平延伸在半導(dǎo)體本體表面下方,此絕緣層被排列在成對晶體管下方。晶體管與其它的這種晶體管一起被安排形成同步動態(tài)隨機存取存儲器(SRAM)陣列。此陣列包括排列成行和列的多個SRAM單元,每一個單元具有連接到字線接觸的字線,此字線接觸被單元中相鄰的4個單元共用。一個單元具有多個安排來提供SRAM電路的電互連的MOS晶體管,每一個單元具有VDD接觸和VSS接觸,這種接觸中的一個被排列在每一個單元的中心,而另一個接觸被相鄰的4個單元共用。每一個單元具有接觸中的一個公共接觸和排列在單元周邊角落區(qū)的字線接觸。
文檔編號H01L21/8244GK1379913SQ00809871
公開日2002年11月13日 申請日期2000年4月26日 優(yōu)先權(quán)日1999年4月30日
發(fā)明者T·舒爾茨, G·恩德爾斯, L·里施, D·維德曼 申請人:西門子公司