專利名稱：通過柵形成的絕緣體上硅互補(bǔ)金屬氧化物半導(dǎo)體體接觸的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及到半導(dǎo)體器件，更確切地說是涉及到絕緣體上硅的制作方法，此絕緣體上硅構(gòu)成柵導(dǎo)體下方具有體接觸的襯底。
在絕緣體上硅(“SOI”)技術(shù)中，眾所周知，與寬溝道MOSFET的體接觸有關(guān)的電阻-電容(“RC”)延遲限制了高速下的體電荷平衡的效率。其原因是，與SOI本體有關(guān)的電荷必需橫貫MOSFET的半寬度。路徑的電阻隨主溝道寬度的增大而增大，直至體接觸的RC時(shí)間常數(shù)成為主要因素，這可能引起不穩(wěn)定的器件行為。由于在寬溝道器件中離開本體的空穴必需橫貫長(zhǎng)的路徑，故增大了的電阻使器件清除空穴電荷(NMOSFET中的多數(shù)載流子)的能力下降。在SOIPMOSFET中也存在相似的情況，其中本體中的過量的電子包含要清除的多數(shù)載流子電荷。過量的空穴保留在器件本體中，使器件發(fā)生閂鎖并失去柵控制。由于半導(dǎo)體技術(shù)中需要寬器件，故難以獲得穩(wěn)定的器件。
考慮到現(xiàn)有技術(shù)的問題和缺點(diǎn)，因此，本發(fā)明的目的是提供一種高速運(yùn)行的任何寬度的SOI MOSFET的有效體接觸操作的方法和結(jié)構(gòu)。
本發(fā)明的另一目的是提供一種可容易地集成到現(xiàn)有SOI工藝中的SOI體接觸的方法和結(jié)構(gòu)。
本發(fā)明的又一目的是增強(qiáng)寬本體SOI MOSFET清除過量多數(shù)載流子電荷的能力。
本發(fā)明的還一目的是提供一種僅僅需要一個(gè)額外掩蔽層的SOI體接觸的方法和結(jié)構(gòu)。
本發(fā)明的另一目的是提供一種不需要消耗額外的襯底面積的SOI體接觸的方法和結(jié)構(gòu)。
本發(fā)明的其它目的和優(yōu)點(diǎn)可以部分地從本說明書得到了解。
在其目的是在絕緣體上硅襯底上制作柵導(dǎo)體下方的絕緣體上硅體接觸的方法的本發(fā)明中，獲得了本技術(shù)領(lǐng)域熟練人員明了的上述和其它的目的和優(yōu)點(diǎn)。在最佳實(shí)施例中，此方法包含在絕緣體上硅襯底上淀積諸如四乙氧基硅烷之類的第一絕緣層。在第一絕緣層中制作延伸穿過第一絕緣層和柵導(dǎo)體到達(dá)半導(dǎo)體襯底的窗口。此窗口在其鄰近第一絕緣層和柵導(dǎo)體區(qū)的各個(gè)側(cè)壁上具有絕緣間隔。在最佳實(shí)施例中，此絕緣間隔是氮化硅。在窗口中淀積最好是p+多晶硅的第一導(dǎo)電材料層。在最佳實(shí)施例中，此第一導(dǎo)電材料層被凹下，使第一導(dǎo)電材料層的頂部與絕緣體上硅襯底的單晶半導(dǎo)體層保持電接觸。在第一導(dǎo)電材料層上最好還淀積第二絕緣材料，最好是四乙氧基硅烷。
在最佳實(shí)施例中，本發(fā)明還包含在第二絕緣層上淀積諸如多晶硅的第二導(dǎo)電材料層以及在第二導(dǎo)電材料層上淀積諸如鎢、鈦或鈷之類的金屬層。在最佳實(shí)施例中，此金屬層與第二導(dǎo)電材料層發(fā)生反應(yīng)以形成自對(duì)準(zhǔn)于柵導(dǎo)體的硅化物。
在最佳實(shí)施例的另一種情況中，此方法包括將諸如硼之類的摻雜劑注入到體接觸通孔底部處的半導(dǎo)體襯底中。
在另一種情況下，本發(fā)明包含絕緣體上硅襯底上的柵導(dǎo)體下方的體接觸結(jié)構(gòu)。最佳實(shí)施例包含位于柵導(dǎo)體上方并與柵導(dǎo)體電接觸的諸如四乙氧基硅烷的第一絕緣層。在最佳實(shí)施例中，在襯底中有一窗口從第一絕緣層的頂表面通過柵導(dǎo)體延伸到半導(dǎo)體襯底。在此窗口的各個(gè)側(cè)壁上，在鄰近第一絕緣層和柵導(dǎo)體的區(qū)域中，制作絕緣間隔。此絕緣間隔最好是氮化硅。在最佳實(shí)施例中，用最好是四乙氧基硅烷的第二絕緣材料層填充最好是p+多晶硅的第一導(dǎo)電材料層頂部的窗口。
在最佳實(shí)施例中，諸如多晶硅的第二導(dǎo)電材料層位于第二絕緣層上。在最佳實(shí)施例中，硅化物在柵導(dǎo)體上。
最好還具有注入在窗口底部的諸如硼之類的摻雜劑。
所附權(quán)利要求詳細(xì)列出了被認(rèn)為新穎的本發(fā)明的特點(diǎn)以及本發(fā)明的特有元件。附圖僅僅是為了描述的目的，未按比例繪制。但借助于參照結(jié)合附圖的詳細(xì)描述，可以最好地理解本發(fā)明本身的組織和操作方法，其中

圖1是本發(fā)明的SOI結(jié)構(gòu)的頂部平面圖，示出了柵導(dǎo)體區(qū)和氮化物間隔。
圖2是沿圖1的2-2線的剖面圖。
圖3是本發(fā)明的SOI結(jié)構(gòu)的頂部平面圖，示出了體接觸掩模窗口。
圖4是沿圖3的4-4線的剖面圖。
圖5是本發(fā)明的SOI結(jié)構(gòu)的垂直剖面圖，示出了窗口開到TEOS層的氮化物層。
圖6是本發(fā)明的SOI結(jié)構(gòu)在柵導(dǎo)體窗口開到多晶硅表面之后的垂直剖面圖。
圖7是本發(fā)明的SOI結(jié)構(gòu)的垂直剖面圖，示出了體接觸窗口側(cè)壁上的氮化物間隔的制作。
圖8是本發(fā)明的SOI結(jié)構(gòu)在體接觸通孔開到半導(dǎo)體襯底之后的垂直剖面圖。
圖9是本發(fā)明的SOI結(jié)構(gòu)的頂部平面圖，示出了本發(fā)明的體接觸。
圖10是沿圖9的10-10線的剖面圖。
圖11是本發(fā)明的SO1結(jié)構(gòu)在體接觸窗口中淀積了低阻區(qū)之后的垂直剖面圖。
圖12是本發(fā)明的SOI結(jié)構(gòu)的頂部平面圖，示出了柵導(dǎo)體上的低阻硅化物。
圖13是沿圖12的13-13線的剖面圖。
在本發(fā)明的最佳實(shí)施例的描述中，此處將參照?qǐng)D1-13，其中相同的參考號(hào)表示本發(fā)明的相同部件。本發(fā)明的部件沒有必要按比例繪制。如此處所用的那樣，除非特別指出，術(shù)語“絕緣”或“絕緣體”意味著“電絕緣”，而術(shù)語“接觸”意味著“電接觸”。術(shù)語“在某某頂部”或“上方”也被用來表示“電接觸”。
本發(fā)明產(chǎn)生柵導(dǎo)體下方具有SOI體接觸的半導(dǎo)體器件。此體接觸自對(duì)準(zhǔn)于源／漏擴(kuò)散區(qū)并無邊界地鄰近源／漏擴(kuò)散區(qū)，從而防止擴(kuò)散區(qū)到本體的短路。在典型的MOSFET器件中，體電荷必須橫穿路徑相當(dāng)長(zhǎng)的晶體管的寬度方向。本發(fā)明將柵導(dǎo)體分割成多個(gè)區(qū)段，并在器件的整個(gè)寬度上的各個(gè)柵導(dǎo)體區(qū)段下方提供體接觸。這導(dǎo)致各個(gè)相鄰的MOSFET溝道區(qū)之間比較短的路徑，從而使積累的電荷能夠從柵下方的本體區(qū)被清除。本發(fā)明可以選擇性地用于諸如傳送柵晶體管之類的寬的并要求特別考慮穩(wěn)定性的半導(dǎo)體結(jié)構(gòu)。雖然源接地的晶體管的穩(wěn)定性可能不那么重要，但本發(fā)明也可以用于源接地的晶體管。
如圖1和2所示，用常規(guī)工藝在SOI半導(dǎo)體結(jié)構(gòu)52上淀積與之電接觸的具有氮化物間隔12的柵導(dǎo)體10。SOI半導(dǎo)體結(jié)構(gòu)52通常包含厚的單晶硅半導(dǎo)體襯底22頂部背氧化層20頂部上的與之電接觸的單晶硅層18。單晶硅層18可以是P-SOI層。背氧化層20可以是掩埋氧化物(“BOX”)層，而單晶硅半導(dǎo)體襯底22可以是P-襯底層?？梢噪S之以普通CMOS工藝來在晶體管本體中形成n和p摻雜、生長(zhǎng)柵介質(zhì)11、以及淀積柵導(dǎo)體10。柵導(dǎo)體10可以包含稍后摻雜的摻雜多晶硅或不摻雜多晶硅。柵導(dǎo)體10也可以包含諸如多晶硅的頂部有硅化物的多層結(jié)構(gòu)。柵導(dǎo)體10的高度可以在1000-2500埃的范圍內(nèi)。
在淀積柵導(dǎo)體10之后，可以利用柵導(dǎo)體掩模對(duì)柵導(dǎo)體10進(jìn)行圖形化，以形成將成為MOSFET的柵導(dǎo)體的區(qū)域。接著，注入一對(duì)源／漏延伸部分14。這些注入可以是N-MOSFET的N延伸部分(P-MOSFET的P延伸部分)，且對(duì)于源／漏可以比較輕地?fù)诫s。
在柵導(dǎo)體10的側(cè)壁上制作氮化物間隔12。氮化物間隔12被用來防止體接觸50短路到擴(kuò)散區(qū)。氮化物間隔12的寬度可以大約為柵導(dǎo)體10的寬度。柵導(dǎo)體10的寬度最好在0．1-0．25微米范圍內(nèi)，而氮化物間隔12的寬度約為柵導(dǎo)體10的寬度的0．5-1倍。在制作氮化物間隔12之后，制作摻雜更重的N源和漏區(qū)16，以產(chǎn)生N-MOSFET。雖然描述的是NFET工藝，但相似的工藝也可以用來制作PFET。
如圖4所示，在氮化物間隔12頂部、柵導(dǎo)體10和襯底22上，淀積第一層四乙氧基硅烷24(“TEOS”)。TEOS層24的厚度可以被淀積成1500-3000埃的范圍內(nèi)。然后可以用諸如化學(xué)機(jī)械拋光之類的工藝，對(duì)TEOS層24進(jìn)行整平。再在TEOS層24上淀積氮化硅層，以形成氮化物硬掩模層26。氮化物硬掩模層26的厚度可以在1000-2000埃范圍內(nèi)。氮化物硬掩模層26用作在隨后的體接觸窗口的腐蝕中抗腐蝕的硬掩模。在氮化物硬掩模層26頂部上淀積光刻膠層28，然后用掩蔽層29，在柵導(dǎo)體10上的光刻膠層28中形成體接觸窗口30。體接觸窗口30隨后將包含體接觸。如圖3所示，體接觸窗口30最好與柵導(dǎo)體10的邊沿?zé)o邊界。圖3中的矩形區(qū)域示出了光刻膠層28中的多個(gè)體接觸窗口30的制作。應(yīng)該指出的是，雖然此處描述的工藝是制作單個(gè)體接觸，但典型的半導(dǎo)體制造工藝必然伴有在SOI結(jié)構(gòu)上的多個(gè)體接觸的制作。
然后，如圖5所示，對(duì)硬掩模層26開窗口到TEOS層24，并清除光刻膠層28。在暴露TEOS層24之后，可以用氮化物硬掩模層26作為掩模，執(zhí)行對(duì)氮化物有選擇性的氧化硅反應(yīng)離子刻蝕。TEOS層24被開窗口，以暴露柵導(dǎo)體10的頂表面和各個(gè)氮化物間隔12。如圖6所示，一旦柵導(dǎo)體10被暴露，柵導(dǎo)體10也可以被對(duì)氮化物和氧化物有選擇性地腐蝕，停止于柵介質(zhì)11的氧化物表面處，在表面處保留下方的柵導(dǎo)體10。
然后，如圖7所示，最好在窗口30的各個(gè)側(cè)壁48上制作第二氮化物間隔32。間隔32的厚度最好在100-300埃的范圍內(nèi)，并可以借助于用化學(xué)汽相淀積方法淀積氮化硅薄層并進(jìn)行反應(yīng)離子刻蝕以從水平表面清除氮化物，在各個(gè)側(cè)壁48上留下間隔32而加以制作。第二氮化物間隔32的目的是將體接觸與源漏擴(kuò)散區(qū)14和16的邊沿分隔開。
一旦制作了間隔32，就最好使用可以是緩沖氫氟酸或氫氟酸蒸汽的含氟的短時(shí)間各向同性腐蝕，來清除P-SOI層18頂部的任何留下的柵氧化物。
如圖8所示，體接觸窗口30延伸到了P襯底22。可以用對(duì)氮化物和氧化物有選擇性的反應(yīng)離子硅刻蝕，來腐蝕穿過P-SOI層18。然后可以執(zhí)行對(duì)氮化物有選擇性的反應(yīng)離子氧化物刻蝕，以腐蝕穿過BOX層20到達(dá)P-襯底22。此處的過腐蝕控制是不關(guān)鍵的，可以允許稍許過腐蝕進(jìn)入P-襯底22?？梢詫型摻雜劑粒子36注入到體接觸窗口30底部的P-襯底22中，以降低體接觸的電阻。注入劑36最好是硼。注入劑36的摻雜濃度最好在每平方厘米1014-1016原子的范圍內(nèi)。
然后用最好是P+多晶硅38的導(dǎo)電材料填充窗口30。在最佳實(shí)施例中，P+多晶硅層完全填充窗口30并延伸出到氮化物層26的頂部。然后可以對(duì)P+多晶硅層38進(jìn)行整平，以便從氮化物層26的頂部清除任何P+多晶硅，留下與氮化物層26齊平的P+多晶硅層38。然后使P+多晶硅層38凹下一定深度，使P+多晶硅層38與P-SOI層18接觸。如圖10所示，P+多晶硅層38的頂部大約深入到P-SOI層18的1／2-3／4厚度。為了使P+多晶硅層38與可能引起漏電問題的擴(kuò)散區(qū)16和延伸區(qū)14保持恰當(dāng)?shù)木嚯x又保持與P-SOI接觸，最好使P+多晶硅層38凹下足夠深。接著，在P+多晶硅層38上淀積最好是TEOS的第二絕緣層40。最好將TEOS層40整平到氮化物層26的頂部，以形成體接觸50。如圖9所示，多個(gè)體接觸50被分布成橫貫柵導(dǎo)體10的長(zhǎng)度。
由于此時(shí)各個(gè)柵導(dǎo)體區(qū)域被分隔而不連接，故為了控制各個(gè)柵導(dǎo)體10區(qū)段上的電壓，必需跨越各個(gè)柵導(dǎo)體區(qū)搭橋。如圖11所示，TEOS層40被對(duì)氮化物有選擇性地凹下到低于柵導(dǎo)體10的頂表面但淺得足以確保保留TEOS區(qū)以提供對(duì)體接觸50的絕緣。在留下的TEOS層40上淀積最好是多晶硅的導(dǎo)電層42。多晶硅層42可以被摻雜或不被摻雜。然后將多晶硅層42拋光到氮化物層26的頂部，并對(duì)多晶硅層42進(jìn)行注入以提供具有符合柵導(dǎo)體10的多晶硅的功函數(shù)的低阻區(qū)?，F(xiàn)在，各個(gè)多晶硅層42區(qū)域被鄰近柵導(dǎo)體區(qū)的接觸孔中的氮化物包圍。
為了電連接這些區(qū)域，最好用反應(yīng)離子刻蝕來清除氮化物硬掩模層26、多晶硅層42的頂部和部分氮化物間隔32。然后，一般用化學(xué)機(jī)械拋光方法來拋光留下的表面，以整平多晶硅層42頂部以及具有間隔12和32的頂部的TEOS層24。再如圖12所示，可以在層42、24和間隔12和32的頂部淀積諸如鎢、鈦或鈷之類的金屬薄層44，并與多晶硅層42反應(yīng)以形成自對(duì)準(zhǔn)(“SALICIDE”)于暴露的柵導(dǎo)體10多晶硅和多晶硅層42的頂表面的硅化物層46。通常在惰性氣氛中于提高的溫度下形成金屬與硅(多晶硅)反應(yīng)產(chǎn)生的硅化物。氧化物區(qū)上方的金屬不被反應(yīng)并可以對(duì)硅化物有選擇性地被腐蝕掉。這使低阻硅化物46留在柵導(dǎo)體10上，以提供圖12所示的柵連續(xù)性。
應(yīng)該指出的是，雖然上述工藝描述的是單個(gè)體接觸的制作，但在典型的結(jié)構(gòu)中，也可以制作多個(gè)體接觸。
借助于將柵導(dǎo)體分割成多個(gè)區(qū)段并提供整個(gè)器件寬度上的各個(gè)柵導(dǎo)體區(qū)段下方的體接觸，與SOI本體相關(guān)的電荷橫貫比較短的路徑。這使過量的多數(shù)載流子電荷能夠從柵下方的本體區(qū)域被清除，并為高速工作的任何寬度的SOI MOSFET提供了有效的體接觸操作。本發(fā)明的方法和結(jié)構(gòu)容易集成到現(xiàn)有的僅僅要求一個(gè)額外掩蔽層的SOI工藝中，且不消耗半導(dǎo)體襯底上的額外面積。
雖然結(jié)合具體的最佳實(shí)施例描述了本發(fā)明，但顯然，對(duì)于本技術(shù)領(lǐng)域的熟練人員來說，根據(jù)上述的描述，許多改變、修正和變化是顯而易見的。因此認(rèn)為所附權(quán)利要求包羅了任何的這種本發(fā)明范圍與構(gòu)思中的改變、修正和變化。
權(quán)利要求
1．一種在絕緣體上硅襯底上制作柵導(dǎo)體下方的絕緣體上硅體接觸的方法，它包含下列步驟(a)在所述絕緣體上硅襯底上淀積第一絕緣層；(b)在所述第一絕緣層中制作窗口，所述窗口延伸穿過所述第一絕緣層和所述柵導(dǎo)體到達(dá)半導(dǎo)體襯底，所述窗口具有一對(duì)側(cè)壁和一個(gè)底部；(c)在鄰近所述第一絕緣層和所述柵導(dǎo)體區(qū)的每一個(gè)所述側(cè)壁上制作絕緣間隔；(d)在所述窗口中淀積第一導(dǎo)電材料層；(e)在所述窗口中的所述導(dǎo)電材料上淀積第二絕緣層。
2．權(quán)利要求1的方法，還包含下列步驟(f)在所述第二絕緣層上淀積第二導(dǎo)電材料層；以及(g)在所述第二導(dǎo)電材料層上淀積金屬層；(h)使所述金屬層與所述第二導(dǎo)電層材料發(fā)生反應(yīng)，以形成自對(duì)準(zhǔn)于所述柵導(dǎo)體的硅化物層。
3．權(quán)利要求2的方法，其中所述金屬選自鎢、鈦和鈷構(gòu)成的組。
4．權(quán)利要求1的方法，在步驟(c)和(d)之間還包含步驟(ⅰ)將摻雜劑注入到所述體接觸通孔底部處的所述半導(dǎo)體襯底中。
5．權(quán)利要求4的方法，其中所述摻雜劑是硼。
6．權(quán)利要求1的方法，其中所述第一絕緣層是四乙氧基硅烷。
7．權(quán)利要求1的方法，其中所述絕緣間隔是氮化硅。
8．權(quán)利要求1的方法，其中所述第二絕緣層是四乙氧基硅烷。
9．權(quán)利要求1的方法，其中所述第一導(dǎo)電材料是p+多晶硅。
10．權(quán)利要求2的方法，其中所述第二導(dǎo)電材料是多晶硅。
11．權(quán)利要求1的方法，還包含在(ⅰ)的步驟(d)之后，使所述第一導(dǎo)電材料層凹下到一定高度，致使所述第一導(dǎo)電材料層的頂部保持與所述絕緣體上硅襯底中的單晶硅層電接觸的步驟。
12．一種絕緣體上硅襯底上的柵導(dǎo)體下方的體接觸結(jié)構(gòu)，它包含(a)覆蓋所述柵導(dǎo)體和所述絕緣體上硅襯底的第一絕緣層；(b)在所述襯底中的從所述第一絕緣層的頂表面通過所述柵導(dǎo)體延伸到半導(dǎo)體襯底的窗口，所述此窗口具有一對(duì)側(cè)壁和一個(gè)底部；(c)在鄰近所述第一絕緣層和所述柵導(dǎo)體的所述窗口的每個(gè)所述側(cè)壁上的絕緣間隔；(d)所述窗口中的第一導(dǎo)電材料層；(e)所述第一導(dǎo)電材料層上的第二絕緣材料層。
13．權(quán)利要求12的結(jié)構(gòu)，還包含(f)所述第二絕緣層上的第二導(dǎo)電材料層。
14．權(quán)利要求13的結(jié)構(gòu)，還包含所述柵導(dǎo)體上的自對(duì)準(zhǔn)形成的硅化物。
15．權(quán)利要求12的結(jié)構(gòu)，其中摻雜劑被注入到所述窗口底部的所述半導(dǎo)體襯底中。
16．權(quán)利要求15的結(jié)構(gòu)，其中所述摻雜劑是硼。
17．權(quán)利要求12的結(jié)構(gòu)，其中所述第一和第二絕緣層是四乙氧基硅烷。
18．權(quán)利要求12的結(jié)構(gòu)，其中所述絕緣間隔是氮化硅。
19．權(quán)利要求12的結(jié)構(gòu)，其中所述第一導(dǎo)電材料是p+多晶硅。
20．權(quán)利要求12的結(jié)構(gòu)，其中所述第二導(dǎo)電材料是多晶硅。
全文摘要
一種用來制作柵導(dǎo)體下方具有SOI體接觸的半導(dǎo)體器件的結(jié)構(gòu)和工藝。柵導(dǎo)體被分割成多個(gè)區(qū)段,并在器件寬度上的各個(gè)柵導(dǎo)體區(qū)段下方提供體接觸。多個(gè)體接觸可以分布成橫貫柵導(dǎo)體的長(zhǎng)度。這導(dǎo)致空穴橫貫本體的路徑比較短,從而使積累的電荷能夠從柵下方的本體區(qū)被清除。此結(jié)構(gòu)提供了工作于高速下的任何寬度的SOI MOSFET的穩(wěn)定而有效的體接觸操作。
文檔編號(hào)H01L21/02GK1280388SQ00120329
公開日2001年1月17日 申請(qǐng)日期2000年7月12日 優(yōu)先權(quán)日1999年7月13日
發(fā)明者邁克爾·J·哈格路夫, 杰克·A·曼德爾曼 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司