Sram存儲(chǔ)單元及存儲(chǔ)陣列的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，特別涉及一種SRAM存儲(chǔ)單元及存儲(chǔ)陣列。
【背景技術(shù)】
[0002]靜態(tài)隨機(jī)存儲(chǔ)器(Static Random Access Memory,以下簡(jiǎn)稱(chēng)SRAM)具有高速度、低功耗與標(biāo)準(zhǔn)工藝相兼容的優(yōu)點(diǎn)，其廣泛應(yīng)用于PC、個(gè)人通信、消費(fèi)電子產(chǎn)品(智能卡、數(shù)碼相機(jī)、多媒體播放器)等領(lǐng)域。
[0003]最常見(jiàn)的SRAM存儲(chǔ)單元為6T單元，如圖1所示，所述SRAM存儲(chǔ)單元包括:第一PM0S晶體管ML0、第二 PM0S晶體管ML1、第一 NM0S晶體管ΜΡΝ0、第二 NM0S晶體管MPN1、第三NM0S晶體管MPG0以及第四NM0S晶體管MPG1。
[0004]所述第一 PM0S晶體管ML0、第二 PM0S晶體管ML1、第一 NM0S晶體管ΜΡΝ0及第二NM0S晶體管MPN1構(gòu)成雙穩(wěn)態(tài)電路，所述雙穩(wěn)態(tài)電路形成一個(gè)鎖存器用于鎖存數(shù)據(jù)信息。所述第一 PM0S晶體管ML0及第二 PM0S晶體管ML1為上拉晶體管，第一 NM0S晶體管ΜΡΝ0及第二 NM0S晶體管MPN1為下拉晶體管。第三NM0S晶體管MPG0以及第四NM0S晶體管MPG1為傳輸晶體管。
[0005]繼續(xù)參考圖1，第一 PM0S晶體管ML0的柵極、第一 NM0S晶體管ΜΡΝ0的柵極、第二PM0S晶體管ML1的漏極、第二 NM0S晶體管MPN1的漏極及第四NM0S晶體管MPG1源極連接以形成第一存儲(chǔ)節(jié)點(diǎn)N1，第二 PM0S晶體管ML1的柵極、第二 NM0S晶體管MPN1的柵極、第一PM0S晶體管ML0的漏極、第一 NM0S晶體管ΜΡΝ0的漏極及第三NM0S晶體管MPG0源極連接以形成第二存儲(chǔ)節(jié)點(diǎn)N0。
[0006]第三NM0S晶體管MPG0及第四NM0S晶體管MPG1的柵極連接字線(xiàn)WL ;第四NM0S晶體管MPG1的漏極與第一位線(xiàn)BL相連，第三NM0S晶體管MPG0的漏極與第二位線(xiàn)BLB相連。第一位線(xiàn)BL與第二位線(xiàn)BLB為互補(bǔ)位線(xiàn)。
[0007]繼續(xù)參考圖1，第一 PM0S晶體管ML0的源極及第二 PM0S晶體管ML1的源極連接電源電壓VDD，第一 NM0S晶體管ΜΡΝ0的源極及第二 NM0S晶體管MPN1的源極連接對(duì)地電壓VSS。
[0008]當(dāng)存儲(chǔ)節(jié)點(diǎn)N1電壓為高(電源電壓VDD)而存儲(chǔ)節(jié)點(diǎn)N0電壓為低(對(duì)地電壓VSS)，可將上述存儲(chǔ)單元中存儲(chǔ)的值稱(chēng)為邏輯1 ;反之則可為邏輯0。
[0009]上述SRAM存儲(chǔ)單元的工作原理為:
[0010]讀操作時(shí):
[0011]對(duì)字線(xiàn)WL施加高電平(一般等于電源電壓VDD)，此時(shí)，第三NM0S晶體管MPG0及第四NM0S晶體管MPG1導(dǎo)通；
[0012]對(duì)第一位線(xiàn)BL和第二位線(xiàn)BLB施加高電平，由于第一存儲(chǔ)節(jié)點(diǎn)N1及第二存儲(chǔ)節(jié)點(diǎn)N0中其中一個(gè)為低電平，電流從第一位線(xiàn)BL或第二位線(xiàn)BLB流向低電平的那個(gè)存儲(chǔ)節(jié)點(diǎn)，此時(shí)，第一位線(xiàn)BL或第二位線(xiàn)BLB的電位會(huì)降低，電位降低的那條位線(xiàn)會(huì)與未產(chǎn)生電位變化的位線(xiàn)產(chǎn)生電壓差，當(dāng)該電壓差達(dá)到一定值后，可以使用存儲(chǔ)單元外圍電路中的靈敏放大器(圖1中未示出)，對(duì)電壓進(jìn)行放大，以輸出信號(hào)，從該信號(hào)中讀出數(shù)據(jù)。
[0013]寫(xiě)操作時(shí):
[0014]對(duì)字線(xiàn)WL施加高電平，此時(shí)，第三NM0S晶體管MPG0及第四NM0S晶體管MPG1導(dǎo)通；
[0015]對(duì)第一位線(xiàn)BL和第二位線(xiàn)BLB —個(gè)施加高電平、另一個(gè)施加低電平，由于第一存儲(chǔ)節(jié)點(diǎn)N1及第二存儲(chǔ)節(jié)點(diǎn)N0中其中一個(gè)為低電平、另一個(gè)為高電平，因此，當(dāng)寫(xiě)操作的數(shù)據(jù)信息與原來(lái)存儲(chǔ)的數(shù)據(jù)信息不同時(shí)，電流從高電平的那一個(gè)存儲(chǔ)節(jié)點(diǎn)流向低電平的那一條位線(xiàn)，從而使高電平的那一個(gè)存儲(chǔ)節(jié)點(diǎn)電位下降，而低電平的那一個(gè)存儲(chǔ)節(jié)點(diǎn)的電位提高，使SRAM存儲(chǔ)單元存儲(chǔ)了新的數(shù)據(jù)。
[0016]在SRAM存儲(chǔ)單元存儲(chǔ)邏輯值時(shí)，第三NM0S晶體管MPG0及第四NM0S晶體管MPG1處于關(guān)閉狀態(tài)，存儲(chǔ)節(jié)點(diǎn)N1及N0處于相互耦合的狀態(tài)，即存儲(chǔ)節(jié)點(diǎn)N1保持低電壓時(shí)會(huì)使得存儲(chǔ)節(jié)點(diǎn)N0轉(zhuǎn)為高電壓，相應(yīng)地，存儲(chǔ)節(jié)點(diǎn)N0保持高電壓又使得N1轉(zhuǎn)為低電壓。
[0017]當(dāng)存儲(chǔ)芯片工作于高輻射的環(huán)境當(dāng)中時(shí)(如宇宙空間)，由于高能帶電粒子對(duì)存儲(chǔ)器的轟擊，存儲(chǔ)芯片內(nèi)部的SRAM存儲(chǔ)單元的存儲(chǔ)狀態(tài)易發(fā)生反轉(zhuǎn):
[0018]例如，設(shè)如圖1所示SRAM存儲(chǔ)單元的邏輯狀態(tài)為:存儲(chǔ)節(jié)點(diǎn)N1為高電平，存儲(chǔ)節(jié)點(diǎn)N2為低電平。那么，當(dāng)帶電粒子轟擊存儲(chǔ)節(jié)點(diǎn)N1時(shí)，有可能使存儲(chǔ)節(jié)點(diǎn)N1的節(jié)點(diǎn)電壓瞬間改變，如由高電平轉(zhuǎn)為低電平。
[0019]存儲(chǔ)節(jié)點(diǎn)N1電平值的改變進(jìn)而引起N0的電平變化，如存儲(chǔ)節(jié)點(diǎn)N0的電平變化為由低電平轉(zhuǎn)為高電平，存儲(chǔ)節(jié)點(diǎn)N0的電平變化又會(huì)進(jìn)一步反饋到存儲(chǔ)節(jié)點(diǎn)N1，使存儲(chǔ)節(jié)點(diǎn)N1的電平值再次變化，直至引起SRAM單元存儲(chǔ)的邏輯狀態(tài)的改變。
[0020]在帶電粒子轟擊存儲(chǔ)節(jié)點(diǎn)N1后，存儲(chǔ)節(jié)點(diǎn)N1及存儲(chǔ)節(jié)點(diǎn)N0的一種波形變化圖可參考圖2，上述變化會(huì)引起SRAM存儲(chǔ)單元存儲(chǔ)失效，該失效現(xiàn)象一般也稱(chēng)為單粒子反轉(zhuǎn)效應(yīng)(Single Event Upset,簡(jiǎn)稱(chēng) SEU)。
[0021]類(lèi)似地，若帶電粒子轟擊存儲(chǔ)節(jié)點(diǎn)N0，也會(huì)造成相同的后果。

【發(fā)明內(nèi)容】

[0022]本發(fā)明技術(shù)方案解決的技術(shù)問(wèn)題為，如何克服SRAM存儲(chǔ)單元的單粒子反轉(zhuǎn)效應(yīng)。
[0023]為了解決上述技術(shù)問(wèn)題，本發(fā)明技術(shù)方案提供了一種SRAM存儲(chǔ)單元，包括:
[0024]第一 PM0S晶體管、第二 PM0S晶體管、第一雙柵NM0S晶體管、第二雙柵NM0S晶體管、第一傳輸晶體管以及第二傳輸晶體管；其中，
[0025]所述第一 PM0S晶體管的柵極、第一雙柵NM0S晶體管的第一柵極、第二 PM0S晶體管的漏極、第二雙柵NM0S晶體管的漏極及第二傳輸晶體管的一極連接以形成第一存儲(chǔ)節(jié)點(diǎn)，所述第二傳輸晶體管的另一極連接至第一位線(xiàn)；
[0026]所述第二 PM0S晶體管的柵極、第二雙柵NM0S晶體管的第一柵極、第一 PM0S晶體管的漏極、第一雙柵NM0S晶體管的漏極及第一傳輸晶體管的一極連接以形成第二存儲(chǔ)節(jié)點(diǎn)，所述第一傳輸晶體管的另一極連接至第二位線(xiàn)；
[0027]所述第一傳輸晶體管以及第二傳輸晶體管的控制極連接至字線(xiàn)的互補(bǔ)字線(xiàn)，所述第一 PM0S晶體管的源極及第二 PM0S晶體管的源極連接至第一電壓，所述第一雙柵NM0S晶體管的源極及第二雙柵NM0S晶體管的源極連接至第二電壓；
[0028]所述SRAM存儲(chǔ)單元還包括:補(bǔ)償單元；所述補(bǔ)償單元具有第一補(bǔ)償節(jié)點(diǎn)及第二補(bǔ)償節(jié)點(diǎn)，所述第一雙柵NM0S晶體管的第二柵極連接至所述第一補(bǔ)償節(jié)點(diǎn)，所述第二雙柵NM0S晶體管的第二柵極連接至所述第二補(bǔ)償節(jié)點(diǎn)，所述補(bǔ)償單元適于在所述第一存儲(chǔ)節(jié)點(diǎn)及第二存儲(chǔ)節(jié)點(diǎn)的電壓突變時(shí)維持所述第一補(bǔ)償節(jié)點(diǎn)及第二補(bǔ)償節(jié)點(diǎn)的電平值。
[0029]可選的，所述補(bǔ)償單元包括:第一 NM0S晶體管、第二 NM0S晶體管、第三NM0S晶體管及第四NM0S晶體管；其中，
[0030]所述第一 NM0S晶體管的柵極、第三NM0S晶體管的漏極及第四NM0S晶體管的源極連接以形成所述第二補(bǔ)償節(jié)點(diǎn)，所述第四NM0S晶體管的漏極連接至所述字線(xiàn)的互補(bǔ)字線(xiàn)，所述第四NM0S晶體管的柵極連接至所述第二存儲(chǔ)節(jié)點(diǎn)；
[0031]所述第三NM0S晶體管的柵極、第一 NM0S晶體管的漏極及第二 NM0S晶體管的源極連接以形成所述第一補(bǔ)償節(jié)點(diǎn)，所述第二 NM0S晶體管的漏極連接至所述字線(xiàn)的互補(bǔ)字線(xiàn)，所述第二 NM0S晶體管的柵極連接至所述第一存儲(chǔ)節(jié)點(diǎn)；
[0032]所述第一 PM0S晶體管的源極及第三PM0S晶體管的源極連接至所述第二電壓。
[0033]可選的，所述第一電壓為電源電壓，所述第二電壓為對(duì)地電壓。
[0034]可選的，所述第一傳輸晶體管為第五NM0S晶體管，所述第二傳輸晶體管為第六NM0S晶體管；
[0035]所述第五NM0S晶體管連接第二存儲(chǔ)節(jié)點(diǎn)的一端為源極，連接第一位線(xiàn)的一端為漏極；所述第六NM0S晶體管連接第一存儲(chǔ)節(jié)點(diǎn)的一端為源極，連接第二位線(xiàn)的一端為漏極。
[0036]可選的，所述第一傳輸晶體管為第三PM0S晶體管，所述第二傳輸晶體管為第四PM0S晶體管；
[0037]所述第三PM0S晶體管連接第二存儲(chǔ)節(jié)點(diǎn)的一端為漏極，連接第一位線(xiàn)的一端為源極；所述第四PM0S晶體管連接第一存儲(chǔ)節(jié)點(diǎn)的一端為漏極，連接第二位線(xiàn)的一端為源極。
[0038]可選