用于多層電路的互連結(jié)構(gòu)的制作方法
【專利說明】用于多層電路的互連結(jié)構(gòu)
【背景技術(shù)】
[0001] 在過去幾十年中，半導(dǎo)體工業(yè)已經(jīng)通過縮小電路內(nèi)電子元件的尺寸根本上提高了 集成電路的性能和密度。然而，許多壁皇越來越明顯，這增加了進(jìn)一步減小這些元件的尺寸 的難度。一種用于提高集成電路性能和面密度的潛在方案是創(chuàng)建包含多層互連的電路的三 維電路。
【附圖說明】
[0002] 附圖示出本文描述的原理的各個示例并且是說明書的一部分。示出的示例僅僅是 示例，并且不限制權(quán)利要求的范圍。
[0003] 圖1A-1C是根據(jù)本文描述的原理的一個示例的示意性交叉桿電路圖。
[0004] 圖2A-2B根據(jù)本文描述的原理的一個示例對4D和6D尋址方案的結(jié)構(gòu)進(jìn)行比較。
[0005] 圖3A-3D根據(jù)本文描述的原理的一個示例描述6D尋址結(jié)構(gòu)的各個方面。
[0006] 圖4是根據(jù)本文描述的原理的一個示例的6D尋址結(jié)構(gòu)的三維圖。
[0007] 圖5A-5B根據(jù)本文描述的原理的一個示例示出存儲器的三維塊周圍的通孔翼 (wing)的包裝。
[0008] 圖6是根據(jù)本文描述的原理的一個示例使用6D尋址結(jié)構(gòu)對存儲器進(jìn)行尋址的方 法的流程圖。
[0009] 在整個附圖中，相同的附圖標(biāo)記指示類似但不一定相同的元件。
【具體實施方式】
[0010] 一種用于提高集成電路性能和面密度的方案是創(chuàng)建包含多層互連的電路的三維 電路。然而，由于元件數(shù)目大大增加并且表面積減小，因此在這些三維電路內(nèi)對元件進(jìn)行尋 址可能是具有挑戰(zhàn)性的。例如，三維電路可以包含由CMOS尋址電路的下層進(jìn)行尋址的多層 憶阻交叉桿。由于三維電路中的憶阻器的密度，因此提供必需的尋址電路和對與3D憶阻器 電路的尺寸相當(dāng)?shù)姆庋b（footprint)中的憶阻器進(jìn)行尋址所必需的互連通孔變得具有挑 戰(zhàn)性。進(jìn)一步，隨著三維電路中器件/層的數(shù)目的增加，尋址通孔/線的數(shù)目也增加。三維 電路中通孔的存在減少了可用于交叉點器件的面積。
[0011] 以下描述的原理涉及可以顯著增加可以用給定數(shù)目的尋址電路和通孔進(jìn)行尋址 的憶阻器器件的數(shù)目的多維尋址方案。這導(dǎo)致了具有更高容量和更小封裝的存儲器電路。 在一個實施方式中，六維（6D)尋址方案被描述為使用CMOS層級的多路復(fù)用器，并且包含類 晶體管尋址器件的級，以尋址三維電路中的存儲器元件。在一些示例中，類晶體管尋址器件 是位于多層存儲器電路的側(cè)面中或上的交叉桿陣列。這些新的訪問陣列可以包括可被放置 在交叉桿存儲器層上的任意可控開關(guān)，諸如薄膜晶體管、熱效應(yīng)晶體管、負(fù)微分電阻（NDR) 器件、基于憶阻器的模擬開關(guān)或其中可使用控制線來控制兩個其他導(dǎo)線之間的電導(dǎo)率的任 意器件或電路。
[0012] 在使用固定量的CMOS資源時，與4D尋址相比，此6D尋址方案可以對更多位（bit) 進(jìn)行尋址。例如，使用240個CMOS/通孔單元，4D尋址方案可以對大約13Mb(604位）進(jìn)行 尋址，而6D尋址可以對729Mb(306位）進(jìn)行尋址。對于要訪問的固定數(shù)目的位B，6D尋址比 4D尋址（V= 2B1/2)需要更少的通孔（V= 4B1/3)。該增加的布線效率使得創(chuàng)建更小的多層 電路成為可能。6D尋址方案另外具有減小CMOS電路所驅(qū)動的電容的優(yōu)點。第三個優(yōu)點是 尋址空間中不存在"空位（hole)"，意味著對于一些實施方式，在地址和物理存儲器單元之 間--對應(yīng)。
[0013] 在以下描述中，為了解釋，闡明了許多具體細(xì)節(jié)以便透徹理解本系統(tǒng)和方法。然 而，對于本領(lǐng)域技術(shù)人員顯而易見的是，可在沒有這些具體細(xì)節(jié)的情況下實踐本裝置、系統(tǒng) 和方法。在說明書中對"示例"或類似語言的引用意思是結(jié)合示例描述的特定特征、結(jié)構(gòu)或 特性被包括在至少該一個示例中，而在其他示例中不一定包括。
[0014] 圖1是示意性交叉桿電路（100)的圖。根據(jù)一個示意性示例，交叉桿電路（100) 包括被交叉桿的北/南陣列（108)相交的交叉桿的東/西陣列（106)。交叉桿中的每一個 連接至通孔（102)。交叉桿可以是納米線、微米線或更大的線。為了方便起見，東/西交叉 桿（106)被稱作行交叉桿，并且北/南交叉桿（108)被稱作列交叉桿。在行交叉桿和列交 叉桿之間的每個交點處，可編程交叉點器件被夾在兩個相交的交叉桿之間。例如，在行交叉 桿（104)與列交叉桿（114)相交時，可編程交叉點器件（110)被夾在行交叉桿（104)和列 交叉桿（114)之間。雖然行交叉桿（106)和列交叉桿（108)被圖示為垂直相交，但是行交 叉桿（106)和列交叉桿（108)可以以任意非零角相交。說到兩個交叉桿相交，意思是在從 上看時它們交叉（不是它們互相貫通），并且在它們最靠近的點處足夠近，以使用可編程交 叉點器件（110)作為"肉"且使用兩個交叉的交叉桿（1〇4、114)作為上面和下面的"小圓面 包"來形成三明治。
[0015] 為了寫入可編程交叉點器件（110)，交叉桿（1〇4、114)之間存在電壓差或其他電 刺激。所有其他交叉桿被置于中間電壓處。在交叉桿（1〇4、114)之間的交點處，電壓足以 改變被稱作"選中的器件"的可編程交叉點器件（110)的狀態(tài)。因為一個通孔處于中間電 壓，因此附接至交叉桿（1〇4、114)中的任一個的剩余交叉點器件（115-120)只遇到全部施 加電壓降的一部分。只遇到施加電壓的一部分的交叉點器件，因為它們只被附接至一個激 活的通孔/交叉桿，所以被稱作"半選中的"。半選中的交叉點器件（115-120)的狀態(tài)不改 變，因為它們沒有遇到完全寫入電壓。圖1A中的未標(biāo)記的交叉點器件是未選中的器件。未 選中的器件既不連接至選中的行交叉桿也不連接至選中的列交叉桿。
[0016] 為了讀取給定的可編程交叉點器件（110)，可使用許多技術(shù)。根據(jù)一個示意性示 例，讀取電壓被施加至兩個相交的交叉桿（1〇4、114)。讀取電壓充分低于寫入電壓，使得在 讀取操作期間可編程交叉點器件的狀態(tài)不存在顯著的改變。通過施加讀取電壓以及測量流 過在交叉桿（1〇4、114)之間的交點處的可編程交叉點器件（110)的電流量，可確定可編程 交叉點器件（110)的狀態(tài)。
[0017] 在一個示例中，包含在交叉桿電路（100)中的可編程交叉點器件（110)可以是憶 阻器存儲器單元。不像閃存，憶阻存儲器單元不包含場效應(yīng)晶體管（FET)，并且這提供了建 立具有多個層的憶阻交叉桿存儲器的可能性，因此通過在Z方向或垂直方向上堆疊而不是 通過越來越難做到的減少存儲器單元的橫向尺寸來增加存儲器密度。
[0018] 圖1B是示意性交叉桿層（125)的圖，交叉桿層（125)具有兩組P個納米線交叉桿， 兩組P個納米線交叉桿在P2個交叉點相交?？删幊探徊纥c器件（110,圖1A)被放置在交叉 桿之間的每個交點處。圖1C是示意性交叉桿堆疊（130)的圖，交叉桿堆疊（130)形成在下 面的CMOS層（132)上以創(chuàng)建計算機可讀存儲器（131)。交叉桿堆疊（130)包括Q個交叉桿 層（125)。如下面所討論，此交叉桿堆疊（130)可以包含多種互連結(jié)構(gòu)，包括互連結(jié)構(gòu)使得 每個可編程交叉點器件（110,圖1A)被唯一尋址并且連續(xù)的地址空間內(nèi)的每個地址訪問可 編程交叉點器件（110,圖1A)。在一個示例中，交叉桿堆疊（130)具有P個層（Q=P)和P3 個交叉點器件，每層具有2P2個交叉桿。這是PXPXP交叉桿堆疊。在其他示例中，交叉桿 堆疊（130)可以包含更多或更少的層，并且地址和交叉點器件