專(zhuān)利名稱(chēng)：靜態(tài)隨機(jī)存取存儲(chǔ)器的位線負(fù)載和預(yù)充電結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)結(jié)構(gòu)。
背景技術(shù)：
參照

圖1，SRAM存儲(chǔ)器單元1，1和1，2如下文中將要討論的那樣，是一個(gè)更大的存儲(chǔ)器陣列的一部分。通常象本領(lǐng)域中一樣，每一SRAM存儲(chǔ)器單元由兩個(gè)交叉耦合的反相器16和18組成，一個(gè)反相器的輸出被饋送到另一反相器的輸入。所以，如果反相器16有一個(gè)輸出數(shù)據(jù)D，那么反相器18將具有互補(bǔ)輸出數(shù)據(jù)D#。兩個(gè)反相器存儲(chǔ)的數(shù)據(jù)通過(guò)兩個(gè)旁路晶體管12和14來(lái)存取。
每一SRAM存儲(chǔ)器單元是通過(guò)一個(gè)字線和一對(duì)互補(bǔ)位線來(lái)尋址的。例如，通過(guò)確認(rèn)字線15來(lái)選擇單元1，1，該字線15使得旁路晶體管12和14訪問(wèn)位線17和19。來(lái)自反相器16的輸出數(shù)據(jù)D被轉(zhuǎn)移到位線17，而來(lái)自反相器18的互補(bǔ)輸出數(shù)據(jù)D#被轉(zhuǎn)移到互補(bǔ)位線#19。
采用互補(bǔ)位線對(duì)17和19用于每一列存儲(chǔ)器單元，這在本領(lǐng)域中是典型的，并且大大加快了存儲(chǔ)器單元的讀取。例如，如果在讀取單元1，1時(shí)只有位線17，則反相器16就必須在可以確定其存儲(chǔ)的數(shù)據(jù)之前把位線17從一個(gè)邏輯電位驅(qū)動(dòng)到另一個(gè)邏輯電位。因?yàn)榇鎯?chǔ)器陣列可以有許多行存儲(chǔ)器單元，所以位線17可以很長(zhǎng)，并且與大量的存儲(chǔ)器單元耦合，所以固有電容較大。位線17的固有電容較大，使得單元1，1的速度放慢，并且需要相當(dāng)長(zhǎng)的時(shí)間來(lái)達(dá)到所要求的邏輯電位。
通過(guò)采用一對(duì)互補(bǔ)的位線來(lái)讀取SRAM單元而每一位線接收互補(bǔ)的數(shù)據(jù)，通過(guò)感測(cè)一對(duì)互補(bǔ)位線之間的電壓差而不是等待其中任何一條位線來(lái)接收完全存儲(chǔ)的邏輯電位，可以確認(rèn)存儲(chǔ)器單元中存儲(chǔ)的數(shù)據(jù)。這需要用感測(cè)放大器(senseamp)來(lái)讀取位線17和19上的電壓差并確定所存儲(chǔ)的數(shù)據(jù)。由于感測(cè)放大器(未示出)是通過(guò)分辨一對(duì)位線即17和19之間的電壓失衡來(lái)讀取存儲(chǔ)器單元的，所以反相器16或18不必完全將位線17或19驅(qū)動(dòng)至堅(jiān)實(shí)的邏輯高或邏輯低，從而可以使讀取操作變得簡(jiǎn)短。例如，如果比起互補(bǔ)位線19，位線17被拉至更高的電壓，那么單元1，1就被確定為是正存儲(chǔ)邏輯高。如果比起互補(bǔ)位線19位線17被拉至更低的電壓，那么單元1，1被確定為正在存儲(chǔ)邏輯低。只要互補(bǔ)位線對(duì)17和19上有足夠的電壓差，感測(cè)放大器就能夠區(qū)分所存儲(chǔ)的數(shù)據(jù)，而不必等待位線被一路拉上或拉下至真實(shí)的邏輯電位。
然而，每列存儲(chǔ)器單元采用一個(gè)互補(bǔ)的位線對(duì)，這在早期的SRAM存儲(chǔ)器中產(chǎn)生一個(gè)新的問(wèn)題。為了說(shuō)明起見(jiàn)，如果存儲(chǔ)器單元1，1和1，2保持相反的數(shù)據(jù)并被連續(xù)不斷地讀取，那么存儲(chǔ)器單元1，2就必須改變由單元1，1的前一次讀取所引起的位線17和19上預(yù)先存在的電壓失衡的方向。如果互補(bǔ)的位線17和19被應(yīng)用于感測(cè)放大器，而單元1，2還沒(méi)有建立起新的電壓失衡，那么感測(cè)放大器就會(huì)錯(cuò)誤地將預(yù)先存在的電壓失衡讀作存儲(chǔ)在單元1，2中的數(shù)據(jù)。所以，每列存儲(chǔ)器單元的兩個(gè)位線的早期的SRAM存儲(chǔ)器在讀取操作以后必須有一定的恢復(fù)時(shí)間，使得在互補(bǔ)位線對(duì)可以由感測(cè)放大器訪問(wèn)之前，預(yù)先存在的電壓失衡能夠由一個(gè)新選擇的存儲(chǔ)器單元來(lái)變更。這就減少了每列存儲(chǔ)器單元利用一個(gè)互補(bǔ)的位線而獲得的速度優(yōu)勢(shì)。
如果寫(xiě)取操作后面有一個(gè)讀入操作，則上述問(wèn)題就會(huì)更顯著。寫(xiě)入操作期間，一列存儲(chǔ)器單元的互補(bǔ)位線對(duì)必須被強(qiáng)烈地驅(qū)動(dòng)到真實(shí)的高邏輯電位和真實(shí)的低邏輯電位，以便強(qiáng)迫存儲(chǔ)器單元中交叉耦合的反相器對(duì)接受正被寫(xiě)入的新數(shù)據(jù)，并替換(override)任一預(yù)先存在的數(shù)據(jù)。所以，比起在讀取操作以后，在寫(xiě)入操作以后，互補(bǔ)位線對(duì)上存在大得多的電壓失衡，所以，與讀取操作以后相比，在寫(xiě)入操作以后需要更多的恢復(fù)時(shí)間。
在談及這一時(shí)間恢復(fù)問(wèn)題時(shí)，首先要注意，只有當(dāng)從一行存儲(chǔ)器單元轉(zhuǎn)換到另一行存儲(chǔ)器單元時(shí)，即，當(dāng)從一個(gè)選擇的字線改變到另一個(gè)位線時(shí)，才需要恢復(fù)時(shí)間。所以，解決上述時(shí)間恢復(fù)問(wèn)題的一個(gè)通常的途徑是確定什么時(shí)候?qū)π碌淖志€進(jìn)行選擇，在實(shí)際選擇新的字線之前采取一些讀取準(zhǔn)備步驟。準(zhǔn)備步驟包括將每一互補(bǔ)位線對(duì)預(yù)充電至一個(gè)公共的高電壓，并對(duì)每一互補(bǔ)位線對(duì)中的兩條位線箝位，以限制最大的電壓失衡。這就消除了任何可能已經(jīng)要求單元長(zhǎng)時(shí)間上升的低電壓，還減小了兩條位線上的電壓差，從而感測(cè)放大器不將區(qū)分任何預(yù)先存在的數(shù)據(jù)。
參照?qǐng)D2，實(shí)施上面討論的準(zhǔn)備步驟的典型結(jié)構(gòu)通過(guò)將選擇字線的輸入行地址導(dǎo)引(lead)鎖存到行地址緩沖器21中開(kāi)始。行地址緩沖器21隨后沿兩條地址總線25和23將行地址分別發(fā)送到行譯碼器27和地址轉(zhuǎn)移檢測(cè)電路ATD 29。行譯碼器27選擇存儲(chǔ)器陣列37中的一條字線，而列譯碼器39選擇存儲(chǔ)器陣列37中的一個(gè)互補(bǔ)位線對(duì)。ATD電路29檢測(cè)何時(shí)行地址總線發(fā)生變化，這意味著將由行譯碼器27來(lái)選擇新的字線，并且新的字線將通過(guò)產(chǎn)生一個(gè)脈沖信號(hào)向脈沖發(fā)生器31作出響應(yīng)。脈沖發(fā)生器接著產(chǎn)生具有預(yù)定的持續(xù)時(shí)間長(zhǎng)度的輸出脈沖信號(hào)35，該輸出脈沖信號(hào)啟動(dòng)平衡電路33。平衡動(dòng)作的持續(xù)時(shí)間是由來(lái)自脈沖發(fā)生器31的脈沖信號(hào)35確定的，并且必須在行譯碼器27啟動(dòng)最新選擇的字線之前結(jié)束。授權(quán)給Matsui的美國(guó)專(zhuān)利第4,916,668號(hào)描述了一種脈沖發(fā)生器，這種脈沖發(fā)生器的輸出脈沖信號(hào)在寫(xiě)入操作以后比起在讀取操作以后具有更長(zhǎng)的持續(xù)時(shí)間。平衡電路33向存儲(chǔ)器陣列37中的所有位線施加一個(gè)預(yù)充電電壓脈沖，并且如上所述，同時(shí)將每一互補(bǔ)位線對(duì)中的兩條位線都箝位在一起。
參照?qǐng)D3，典型的平衡電路33是位于存儲(chǔ)器陣列37以上的。每一互補(bǔ)位線對(duì)例如位線17和19，是有選擇地通過(guò)平衡電路33中的位線負(fù)載結(jié)構(gòu)與Vcc相耦合的。所有的互補(bǔ)位線對(duì)具有相同的位線負(fù)載結(jié)構(gòu)，并且在互補(bǔ)位線對(duì)17和19的例子中，位線負(fù)載結(jié)構(gòu)由將位線17與Vcc相連的第一二極管41、將位線19與Vcc相連的第二二極管42、有選擇地將位線17和19與Vcc耦合的一對(duì)開(kāi)關(guān)晶體管47和49以及有選擇地將位線17和19相耦合的平衡晶體管45組成。僅當(dāng)各個(gè)位線17或19上的電位降落到它們的閾值電壓以下時(shí)，二極管41和42才工作。以這種方式，二極管41和42把在讀取操作期間位線上的電壓降限制在不超過(guò)Vcc以下一個(gè)二極管閾值電壓。通過(guò)限制電壓的失衡以及最大值使得讀取操作期間互補(bǔ)位線對(duì)上為低電壓，平衡電路33可以更快地將位線上的電壓電位提高到接近Vcc的值。應(yīng)當(dāng)理解，在寫(xiě)入操作期間，位線17或19受足夠強(qiáng)的低電位驅(qū)動(dòng)，以克服二極管41和42的極限工作情況。
開(kāi)關(guān)晶體管47和49以及平衡晶體管45受脈沖信號(hào)35的控制，該脈沖信號(hào)的脈沖長(zhǎng)度是由圖2所示的脈沖發(fā)生器31確定的。圖3中，在字線啟動(dòng)和選擇存儲(chǔ)器單元之前，脈沖信號(hào)35瞬間啟動(dòng)每一列存儲(chǔ)器單元中的晶體管45-49。開(kāi)關(guān)晶體管47和49將有助于分別將位線17和19與Vcc耦合，從而提高二極管41和42的驅(qū)動(dòng)強(qiáng)度，更快地牽引(pull-up)位線。因?yàn)槲痪€17或19將處在強(qiáng)的低邏輯電壓上，而晶體管47和49現(xiàn)在能夠與二極管41和42一起工作以更快地將其電壓水平提高到Vcc，所以這是特別有益的。
N型平衡晶體管45將互補(bǔ)位線對(duì)17和19耦合，以確保在選擇存儲(chǔ)器單元之前電壓失衡處于預(yù)定值內(nèi)。由于兩條位線17和19被提高到高電壓上，所以，n型晶體管45將把它們的電壓失衡箝位在一個(gè)晶體管閾值電壓上。所以，在選擇新的存儲(chǔ)器單元之前，所有的位線都處在高的、相似的電壓值上。這樣，新選擇的存儲(chǔ)器單元將不需要恢復(fù)時(shí)間來(lái)驅(qū)動(dòng)預(yù)先存在的電壓失衡，從而加速了其讀取操作。類(lèi)似的平衡電路將在授權(quán)給Matsui的美國(guó)專(zhuān)利第4,916,668號(hào)和授權(quán)給Monden的美國(guó)專(zhuān)利第5,418,748號(hào)中得以揭示。
圖2中行地址總線23中的每一根導(dǎo)引由單獨(dú)的ATD電路29監(jiān)視。參照?qǐng)D4，為了描述起見(jiàn)，圖中示出了監(jiān)視單行地址A0的早期的ATD電路29，ATD 29需要行地址導(dǎo)引A0的兩個(gè)互補(bǔ)的復(fù)制。行地址緩沖器21通常產(chǎn)生一個(gè)真實(shí)的A0a，以及輸入行地址導(dǎo)引(lead)A0的復(fù)制-互補(bǔ)A0a#，而ATD19的使用則需要具有相同行地址導(dǎo)引A0的附加的第二互補(bǔ)復(fù)制A0b和A0b#。第一地址復(fù)制A0a和A0a#在到達(dá)各自的旁路晶體管51和53的控制柵極之前分別通過(guò)反相延遲器55和57。第二地址復(fù)制A0b和A0b#直接施加到各自的旁路設(shè)備51和53的源電極。所以，在信號(hào)A0a和A0a#已經(jīng)到達(dá)晶體管51和53以后，每一旁路晶體管51和53將總是在與其源電極相反的控制柵極處具有-邏輯值。換言之，在經(jīng)過(guò)延遲器58或57以后，只啟動(dòng)旁路晶體管51或53中的一個(gè)，即，其控制柵極上具有邏輯高，并且啟動(dòng)的旁路晶體管57或58在與晶體管59的控制柵極耦合的源電極上將必須具有邏輯低。
所以，除了在行地址導(dǎo)引(lead)變化以及信號(hào)A0a和A0a#還沒(méi)有通過(guò)各自的延遲器58和57之后，晶體管59通常是關(guān)閉的。如果行地址線A0發(fā)生變化，在旁路晶體管51和53的控制柵極出現(xiàn)變化之前，新地址的第二復(fù)制A0b和A0b#將到達(dá)它們各自的旁路晶體管51或53的源電極。所以，先前其控制柵極上為邏輯高并且處于“ON(開(kāi)啟)”狀態(tài)的旁路晶體管51或53在其源電極上將暫時(shí)處在邏輯高上。這將暫時(shí)將邏輯高轉(zhuǎn)移到晶體管59上，直到新的信號(hào)A0a和A0a#通過(guò)反相延遲器58和57為止。在該延遲期間，晶體管59將把表示地址變化A0的高ATD_OUT信號(hào)輸出到脈沖發(fā)生器31。
由于每一地址導(dǎo)引需要兩個(gè)其自身的互補(bǔ)復(fù)制和一個(gè)單獨(dú)的地址轉(zhuǎn)移檢測(cè)(“ATD”)電路，所以，該基本的ATD電路的大大增大了總線的尺寸和房地產(chǎn)的要求，增加了ATD電路對(duì)噪聲差錯(cuò)的敏感性，并且每一ATD電路的附加的兩個(gè)反相延遲器使其運(yùn)行復(fù)雜化。
參照?qǐng)D5所示，試圖改進(jìn)基本的ATD電路導(dǎo)致簡(jiǎn)化的并且更傳統(tǒng)的ATD電路29的產(chǎn)生，該電路減少了附加地址總線的數(shù)量，并且僅需要一個(gè)延遲器元件63。OR(或)門(mén)61僅當(dāng)選擇IC時(shí)才啟動(dòng)ATD電路，而IC的選擇是由芯片選擇導(dǎo)引(lead)CS確定的。ATD 29監(jiān)視一條地址線A，它作用于延遲器63，并沿導(dǎo)引67作用于“異或”門(mén)65。延遲器63的輸出還沿導(dǎo)引68作用于異或門(mén)65。當(dāng)兩條導(dǎo)引68和67具有相同的邏輯值時(shí)，即，在信號(hào)A已經(jīng)通過(guò)延遲器63以后，異或門(mén)65將輸出一個(gè)低信號(hào)。當(dāng)導(dǎo)引68和67具有不同的邏輯值時(shí)，即，在A中的變化但在變化之前已經(jīng)通過(guò)延遲器63時(shí)，異或門(mén)65將輸出一個(gè)邏輯高。所以，如果信號(hào)A發(fā)生變化，導(dǎo)引67和68將瞬間具有相反的邏輯值，直到新的信號(hào)A通過(guò)延遲器63為止。在該延遲期間，異或門(mén)65將輸出一個(gè)邏輯高脈沖，并且將字線地址導(dǎo)引(lead)的變化用信號(hào)通知脈沖發(fā)生器31。
該電路減少了圖4所示電路的復(fù)雜性，但因總線的寬度、脈沖發(fā)生器31、平衡電路33和每行地址線的一個(gè)延遲器元件的增加，仍然需要大量相加的電路。盡管增加的房地產(chǎn)和實(shí)施ATD電路的復(fù)雜性的改進(jìn)性能的折衷方案?jìng)鹘y(tǒng)上是可以接受的，但是，近年來(lái)設(shè)備小型化的進(jìn)步已經(jīng)改進(jìn)了速度增益。因?yàn)樗俣仍鲆娴奶岣?，明智地采用ATD電路就成為議事日程了。除了實(shí)現(xiàn)ATD電路中的復(fù)雜性以外當(dāng)前(current)SRAM存儲(chǔ)器速度增益的提高已經(jīng)將噪聲差錯(cuò)提高到這樣的程度，即，ATD電路正快速地變成主要的可靠性事件。
即，在ATD電路中采用延遲器元件和更寬的總線將使得它們更易受到噪聲問(wèn)題的影響，特別在當(dāng)今更高速度的情況下，更是如此。如果任一行地址導(dǎo)引(lead)經(jīng)受了一個(gè)噪聲尖峰脈沖，那么它將無(wú)意中觸發(fā)ATD電路，使之錯(cuò)誤地給出一個(gè)地址變化信號(hào)，使存儲(chǔ)器陣列經(jīng)過(guò)零星的平衡操作。因?yàn)榇鎯?chǔ)器陣列可能沒(méi)有恰當(dāng)?shù)販?zhǔn)備進(jìn)行平衡操作，或者當(dāng)出現(xiàn)零星平衡操作時(shí)實(shí)際上可能處于讀取操作中，所以，存儲(chǔ)器陣列也許會(huì)丟失數(shù)據(jù)。進(jìn)一步修改傳統(tǒng)的ATD電路從而提高其抗噪聲能力的某些步驟見(jiàn)授權(quán)給Han等人的美國(guó)專(zhuān)利第5,343,082號(hào)。
其他減小ATD噪聲問(wèn)題的嘗試都是為了一并消除ATD電路。授權(quán)給Nogle等人的美國(guó)專(zhuān)利第4,964,083號(hào)將一個(gè)SRAM存儲(chǔ)器陣列再細(xì)分為具有更短、更少位線的更小的塊，這些位線可以無(wú)需ATD電路的幫助而快速地被充電、放電。但這使得存儲(chǔ)器陣列變得復(fù)雜化，使地址譯碼電路復(fù)雜化，并且另外還需要復(fù)合電路，如補(bǔ)充的差分放大器和跨導(dǎo)放大器，以確?？焖僮x取操作。
另一種取消采用ATD電路的方法是使用復(fù)雜得多的平衡電路，這種平衡電路在SRAM處于讀取方式時(shí)一直監(jiān)視存儲(chǔ)器陣列中的每一互補(bǔ)位線對(duì)。當(dāng)互補(bǔ)位線對(duì)上的電壓失衡超過(guò)某一預(yù)定值的時(shí)候，新的平衡電路啟動(dòng)其牽引位線負(fù)載結(jié)構(gòu)。新的平衡電路在寫(xiě)入操作期間停止工作，或者可以用信號(hào)被告知在寫(xiě)入操作期間用作驅(qū)動(dòng)電路，如授權(quán)給Flannagan等人的美國(guó)專(zhuān)利第5,416,744號(hào)中所揭示的那樣。
本發(fā)明的目的是提供一種具有提高了抗噪聲能力的SRAM。
本發(fā)明的另一個(gè)目的是提供一種提高了已有芯片空間的應(yīng)用性能的SRAM。
本發(fā)明的再一個(gè)目的是提供一種SRAM，這種SRAM不將ATD電路用于快速操作，并且不具有復(fù)雜的位線負(fù)載結(jié)構(gòu)。
發(fā)明概述上述目的已經(jīng)在一種監(jiān)視單個(gè)的寫(xiě)入/讀取管腳以確定其操作方式而不是監(jiān)視多個(gè)地址管腳的SRAM中實(shí)現(xiàn)，并且因此無(wú)需地址轉(zhuǎn)移檢測(cè)電路。本發(fā)明的位線充電方案有三種操作方式。當(dāng)SRAM處在讀取方式時(shí)，預(yù)充電方案處于第一操作方式，而與每一互補(bǔ)位線對(duì)相關(guān)的位線負(fù)載結(jié)構(gòu)采用第一種三個(gè)晶體管的固定結(jié)構(gòu)，而不管位線對(duì)上的電壓如何。當(dāng)SRAM處于寫(xiě)入方式時(shí)，預(yù)充電方案進(jìn)入其第二種操作方式，并且與每一互補(bǔ)位線對(duì)相關(guān)的位線負(fù)載結(jié)構(gòu)采用第二種固定的二個(gè)晶體管的固定結(jié)構(gòu)，而不管位線上的電壓如何。所以，本發(fā)明的位線負(fù)載結(jié)構(gòu)無(wú)需監(jiān)視互補(bǔ)位于的電壓條件的電路。緊跟在寫(xiě)入方式后面的SRAM不執(zhí)行其讀取方式，并且每一互補(bǔ)位線對(duì)的位線負(fù)載結(jié)構(gòu)重新建立起其第一種固定的三個(gè)晶體管的結(jié)構(gòu)。另外，響應(yīng)于寫(xiě)入方式的結(jié)束，產(chǎn)生寫(xiě)入后脈沖(post-writepulse)，在該寫(xiě)方式期間，為用于寫(xiě)后脈沖而變更存儲(chǔ)器陣列的結(jié)構(gòu)。讀取方式位線負(fù)載結(jié)構(gòu)和存儲(chǔ)器陣列的瞬時(shí)變更共同構(gòu)成本發(fā)明第三種方式的充電操作方案。
當(dāng)SRAM處于讀取方式時(shí)，響應(yīng)于來(lái)自SRAM的寫(xiě)入/讀取管腳的讀取方式信號(hào)，啟動(dòng)第一種位線預(yù)充電方案。每一互補(bǔ)位線對(duì)中的第一和第二位線通過(guò)第一和第二各自的p型晶體管而與Vcc耦合。第一和第二p型晶體管的控制門(mén)直接與地相連，因此無(wú)論SRAM處于什么操作方式，它都永遠(yuǎn)處于“ON”狀態(tài)。但是，每一互補(bǔ)位線對(duì)中的第一和第二位線還具有響應(yīng)于讀取方式信號(hào)，有選擇地將第一位線和第二位線耦合第三p型晶體管。
所以，當(dāng)SRAM處于讀取方式時(shí)，每一互補(bǔ)位線對(duì)的位線負(fù)載結(jié)構(gòu)采用固定的三晶體管結(jié)構(gòu)。第一和第二晶體管永久地將互補(bǔ)位線對(duì)中的每一條位線與Vcc相耦合，而只要SRAM處于讀取方式，第三p型晶體管響應(yīng)于讀取方式信號(hào)，將兩條位線耦合，而不管讀取操作是否在進(jìn)行。第三p型晶體管使每一互補(bǔ)位線對(duì)中的兩條位線保持在連續(xù)的電通信狀態(tài)，但足夠小，從而所選擇的存儲(chǔ)器單元仍然可以在互補(bǔ)位線對(duì)上建立起一個(gè)電壓失衡。
當(dāng)SRAM處于寫(xiě)入方式時(shí)，如寫(xiě)入/讀取管腳所確定的那樣，去除讀取方式信號(hào)，使得第三p型晶體管“關(guān)閉”，并斷開(kāi)每一互補(bǔ)位線對(duì)中的兩條位線的耦合。這樣，在寫(xiě)入操作方式期間，位線負(fù)載結(jié)構(gòu)僅由第一和第二晶體管組成，第一和第二晶體管總是處在“ON”狀態(tài)，并且總是將每一條位線與Vcc耦合。由于不管SRAM是處于讀取方式還是處于寫(xiě)入方式，第一和第二p型晶體管在SRAM啟動(dòng)的任何時(shí)候都處在“ON”狀態(tài)，所以比起現(xiàn)有技術(shù)中的傳統(tǒng)的牽引p型位線負(fù)載晶體管來(lái)，可以做得更小。第一和第二p型晶體管的尺寸使得它們足夠小，從而一個(gè)單元可以降低(pull-down)一條位線，并在讀取操作期間建立起電壓失衡，但足夠大，使得它們可以在單元已經(jīng)釋放了位線以后，為高速的讀取性能而快速地牽引一條位線。然而，在寫(xiě)入操作以后，多條互補(bǔ)位線對(duì)中的一條位線處在強(qiáng)低邏輯電位上，如果第一和第二晶體管單獨(dú)工作，那么它們會(huì)需要相當(dāng)長(zhǎng)的時(shí)間來(lái)牽引低的位線。所以，本發(fā)明的SRAM包括了第三種預(yù)充電方案。
寫(xiě)入方式的結(jié)束用信號(hào)告知讀取方式的開(kāi)始，并且還啟動(dòng)第三種預(yù)充電方案。除了上面討論的關(guān)于第一種預(yù)充電方案的第一到第三晶體管以外，本發(fā)明還包括每一互補(bǔ)位線對(duì)的一個(gè)附加的晶體管，它改變了存儲(chǔ)器陣列的結(jié)構(gòu)。通常，定義每一列存儲(chǔ)器單元的互補(bǔ)位線對(duì)是自激的，并且相互隔開(kāi)，但是，在本發(fā)明中，第四晶體管有選擇地將一列存儲(chǔ)器單元與相鄰的一列存儲(chǔ)器單元耦合。每一列存儲(chǔ)器單元是由真實(shí)位線和虛假位線組成的互補(bǔ)位線對(duì)來(lái)定義，當(dāng)選擇一個(gè)單元時(shí)，它攜帶真實(shí)位線的互補(bǔ)邏輯。相鄰的互補(bǔ)位線對(duì)通過(guò)第四晶體管使來(lái)自第一列存儲(chǔ)器單元的虛假位線有選擇地與來(lái)自相鄰列的存儲(chǔ)器單元的真實(shí)位線耦合。
響應(yīng)于寫(xiě)入方式的結(jié)束，或者換句話(huà)說(shuō)，是響應(yīng)于讀取方式的開(kāi)始，產(chǎn)生寫(xiě)后脈沖。第四晶體管響應(yīng)于該寫(xiě)后信號(hào)，并且將一列存儲(chǔ)器單元與相鄰的一列的存儲(chǔ)器單元在寫(xiě)后脈沖時(shí)期內(nèi)相互耦合。因?yàn)镾RAM將是已經(jīng)進(jìn)入了讀取方式，所以每一對(duì)互補(bǔ)位線中的真實(shí)位線和虛假位線也將是通過(guò)先前討論的第三晶體管相互耦合的。結(jié)果，在寫(xiě)后脈沖時(shí)期內(nèi)，存儲(chǔ)器陣列中的所有單獨(dú)的位線將短接在一起。
如上所述，立即結(jié)束寫(xiě)入方式，某些位線會(huì)有因前面的寫(xiě)入操作而產(chǎn)生的強(qiáng)的低電位，但絕大多數(shù)位線將保持它們的高電壓電位。與每一位線相關(guān)的是其中存儲(chǔ)有一定量電荷的固有電容。通常，是位線的固有電容降低了寫(xiě)入操作后的預(yù)充電階段的速度，但本發(fā)明采用位線的固有電容來(lái)加速預(yù)充電階段。由于寫(xiě)入操作后的大多數(shù)位線將具有高電壓，并且所有的位線都在寫(xiě)后信號(hào)期間相互耦合，所以，每一位線的固有電容加在一起，形成存儲(chǔ)大電荷的大累加等效電容器。當(dāng)具有大存儲(chǔ)電荷的大累加電容器與具有低電壓電位的相當(dāng)少的位線耦合時(shí)，大累加電容器大大提高了第一和第二晶體管的電流驅(qū)動(dòng)能力，而第一和第二晶體管總是將位線與Vcc耦合，并且在開(kāi)始讀取操作以前總是快速地對(duì)所有的低位線進(jìn)行充電。
附圖簡(jiǎn)述圖1是現(xiàn)有技術(shù)的存儲(chǔ)器陣列的局部圖，圖中給出所述存儲(chǔ)器陣列的SRAM單元。
圖2是采用ATD電路的現(xiàn)有技術(shù)的SRAM結(jié)構(gòu)的功能方框圖。
圖3是與SRAM存儲(chǔ)器陣列耦合的現(xiàn)有技術(shù)的平衡電路的晶體管級(jí)(level)實(shí)現(xiàn)結(jié)構(gòu)。
圖4是現(xiàn)有技術(shù)的ATD電路的第一種實(shí)現(xiàn)用結(jié)構(gòu)。
圖5是現(xiàn)有技術(shù)的ATD電路的第二種實(shí)現(xiàn)用結(jié)構(gòu)。
圖6是按照本發(fā)明的SRAM結(jié)構(gòu)的功能方框圖。
圖7是按照本發(fā)明的位線負(fù)載結(jié)構(gòu)和SRAM存儲(chǔ)器陣列的晶體管級(jí)(level)實(shí)現(xiàn)用結(jié)構(gòu)。
實(shí)施本發(fā)明的最佳模式參照?qǐng)D6，按照本發(fā)明的存儲(chǔ)器陣列73從行譯碼器71接收一經(jīng)譯碼的字線，從一列譯碼器75接收譯碼器互補(bǔ)位線對(duì)。本發(fā)明的SRAM不監(jiān)視行地址線或列地址線。相反，當(dāng)處于讀取方式時(shí)，位線負(fù)載結(jié)構(gòu)79將存儲(chǔ)器陣列73中的每一條互補(bǔ)位線對(duì)保持在恰當(dāng)?shù)念A(yù)充電水平上，并在寫(xiě)入操作以后，通過(guò)啟動(dòng)三個(gè)預(yù)充電方案中的一個(gè)方案對(duì)互補(bǔ)位線對(duì)進(jìn)行預(yù)充電。通過(guò)例如直接或間接地監(jiān)視寫(xiě)入/讀取管腳77，位線負(fù)載結(jié)構(gòu)79確定SRAM何時(shí)處在讀取方式，何時(shí)處在寫(xiě)入方式。寫(xiě)入/讀取管腳77上的信號(hào)將SRAM置于寫(xiě)入方式，而寫(xiě)入/讀取管腳77上的低信號(hào)將SRAM置于讀取方式。
在圖6所示的較佳方式中，位線負(fù)載結(jié)構(gòu)79直接監(jiān)視寫(xiě)入/讀取管腳77。在本發(fā)明的執(zhí)行中，位線負(fù)載結(jié)構(gòu)79有一個(gè)有源(active)低結(jié)構(gòu)，因此通過(guò)啟動(dòng)第一預(yù)充電方案響應(yīng)于來(lái)自寫(xiě)入/讀取管腳77的讀取-方式線上的低信號(hào)。第一預(yù)充電方案構(gòu)成一個(gè)存儲(chǔ)器陣列73中用于每一互補(bǔ)位線對(duì)的讀取-方式、位線負(fù)載結(jié)構(gòu)。
當(dāng)寫(xiě)入/讀取管腳77接收到表示寫(xiě)入方式的高電壓時(shí)，位線線路負(fù)載結(jié)構(gòu)79啟動(dòng)第二預(yù)充電方案，并構(gòu)成一個(gè)用于存儲(chǔ)器陣列73中的每一互補(bǔ)位線對(duì)的寫(xiě)入-方式的位線負(fù)載結(jié)構(gòu)。無(wú)論是讀取方式還是寫(xiě)入方式，不管實(shí)際是否正在進(jìn)行讀取操作或?qū)懭氩僮?，第一和第二預(yù)充電方案保持不變。換句話(huà)說(shuō)，只要SRAM保持在其各自的讀取方式或?qū)懭敕绞?，讀取-方式位線結(jié)構(gòu)和寫(xiě)入-方式位線結(jié)構(gòu)是固定的，并保持不變。
寫(xiě)入/讀取管腳77還應(yīng)用于一個(gè)有源低電壓?jiǎn)斡|發(fā)電路81。單觸發(fā)電路81將響應(yīng)于接收低壓信號(hào)的寫(xiě)入/讀取管腳77，輸出具有預(yù)定持續(xù)時(shí)間的高壓脈沖。寫(xiě)入/讀取管腳77上的低壓信號(hào)表示寫(xiě)入方式的結(jié)束和讀取方式的開(kāi)始。所以，單觸發(fā)電路81輸出高壓脈沖，向位線負(fù)載結(jié)構(gòu)79用信號(hào)告知寫(xiě)入方式的結(jié)束。如前文所述，由于較佳實(shí)施例的位線負(fù)載結(jié)構(gòu)79具有有源低壓輸入，所以，來(lái)自單觸發(fā)電路81的輸出在施加到位線負(fù)載結(jié)構(gòu)79之前，通過(guò)一個(gè)反相器83。所以，反相器83通常具有一個(gè)高輸出信號(hào)，但響應(yīng)于單觸發(fā)電路81輸出一個(gè)低壓脈沖，并觸發(fā)低壓脈沖的第三預(yù)充電和持續(xù)時(shí)間。
第三預(yù)充電方案改變了存儲(chǔ)器陣列73的結(jié)構(gòu)，并且是在第一預(yù)充電方案上建立起來(lái)的。由于第三預(yù)充電方案是響應(yīng)于寫(xiě)入/讀取管腳77的高壓至低壓轉(zhuǎn)移而起用的，所以，SRAM在第三預(yù)充電方案中處于讀取方式，并且第一預(yù)充電方案是以類(lèi)似的方式起用的。由于第一預(yù)充電方案是固定并且是不充電的，所以第一和第三預(yù)充電方案覆蓋低壓脈沖的持續(xù)時(shí)間，直到去除第三預(yù)充電方案而僅保留第一預(yù)充電方案。同時(shí)行動(dòng)的第一和第三預(yù)充電方案的組合的效果是使存儲(chǔ)器陣列73中的每一條位線短接(shorting)在一起。圖7中很好地描繪了位線負(fù)載結(jié)構(gòu)79的內(nèi)部結(jié)構(gòu)及其與存儲(chǔ)器陣列73的關(guān)系。
參照?qǐng)D7，本較佳實(shí)施例的存儲(chǔ)器陣列由m行、n列的尋址(m)×(n)SRAM單元組成。每一SRAM單元是通過(guò)選擇恰當(dāng)?shù)淖志€WL1-WLm和列col_1-col_n來(lái)尋址的。每一列col_1-col_n分別由互補(bǔ)位線對(duì)BL1/BL#1至BLn/BL#n來(lái)定義。每一位線的固有電容使得每一互補(bǔ)位線對(duì)BL1/BL#1至BLn/BL#n具有各自的固有電容對(duì)Cl/C1#至Cn/Cn#。每一互補(bǔ)位線對(duì)具有由讀取-方式線和寫(xiě)后脈沖線構(gòu)成的相似的位線負(fù)載結(jié)構(gòu)。
為了描述起見(jiàn)，參照col_1來(lái)說(shuō)明按照本發(fā)明的位線負(fù)載結(jié)構(gòu)的結(jié)構(gòu)。每一位線BL1及其互補(bǔ)位線BL#1分別通過(guò)負(fù)載晶體管Ld1和Ld1#與Vcc直接耦合。在本較佳實(shí)施例中，Ld1和Ld1#是p型晶體管，所以具有各自接地的控制門(mén)。響應(yīng)于讀取-方式線路的平衡晶體管Eq1將一條位線BL1與其互補(bǔ)的位線BL#1耦合。第四晶體管開(kāi)關(guān)S1響應(yīng)于寫(xiě)后脈沖有選擇地通過(guò)將它們各自相鄰的位線BL#1和BL2相互連接在一起而將兩個(gè)相鄰的列即col_1和col_2耦合起來(lái)。
當(dāng)讀取-方式線具有低電壓而寫(xiě)后脈沖線具有高電壓時(shí)，這意味著SRAM處于讀取方式，并且還沒(méi)有結(jié)束寫(xiě)入操作，晶體管Eq1處于ON(開(kāi)啟)狀態(tài)，而晶體管S1處于OFF(關(guān)閉)狀態(tài)。如果沒(méi)有為讀取操作選擇SRAM存儲(chǔ)器單元，因此沒(méi)有存儲(chǔ)器單元與BL1或BL#1相耦合，那么負(fù)載晶體管Ld1和Ld1#將把BL1和BL#1牽引到Vcc，而且Eq1將幫助BL1和BL#1保持在相等的電位上。另一方面，如果啟動(dòng)諸如WL1的字線，并且因此選擇SRAM單元1，1，則SRAM單元1，1將開(kāi)始使BL1和BL#1處于電壓失衡。負(fù)載晶體管Ld1和Ld1#將對(duì)抗位線的下降(pull-down)，并且將因此防止SRAM單元1，1使位線遠(yuǎn)低于Vcc以下。另外，Eq1也是有源的，并且將BL1與BL#1耦合，并且還防止了SRAM單元1，1使位線遠(yuǎn)低于Vcc以下，或者在互補(bǔ)位線上施加大大的電壓失衡。由于Eq1總是處在ON(開(kāi)啟)狀態(tài)，所以Eq1相當(dāng)小，這與現(xiàn)有技術(shù)是不同的，現(xiàn)有技術(shù)傳統(tǒng)上是在僅當(dāng)電壓失衡達(dá)到預(yù)定值才啟動(dòng)的互補(bǔ)位線對(duì)之間采用電壓箝位裝置。
同樣，負(fù)載晶體管Ld1和Ld1#始終是有源的，但是必須仍然使存儲(chǔ)器單元能夠略微使位線電壓低一些。所以，Ld1和Ld1#與傳統(tǒng)的SRAM相比同樣更小，并且其尺寸使得SRAM單元可以使互補(bǔ)位線對(duì)上具有電壓失衡，但Ld1和Ld1#仍然大到足以在讀取操作以后和對(duì)另一字線進(jìn)行譯碼和選擇以前快速地將位線牽引至Vcc。所以，負(fù)載晶體管Ld1和Ld1#將位線BL1和BL#在讀取操作之間和期間保持在相當(dāng)高的電壓上。
與現(xiàn)有技術(shù)不同的是，晶體管Eq1不被用作僅當(dāng)BL1和BL#1上的電壓失衡達(dá)到預(yù)定的電壓失衡時(shí)才啟動(dòng)的電壓箝位。另外，因?yàn)锽L1和BL#1在讀方式期間保持在相當(dāng)高的電壓下，并且因?yàn)镋q1是可以通過(guò)高電壓而沒(méi)有衰耗的p型晶體管，所以晶體管Eq1總是有源的，并且在讀取方式期間總是使位線BL1和BL#1處在恒定的電通信狀態(tài)。
當(dāng)啟動(dòng)寫(xiě)入操作時(shí)，讀取-方式線路和寫(xiě)后脈沖線路都接收高壓信號(hào)，并且晶體管Eq1和S1是不工作的。負(fù)載晶體管Ld1和Ld1#保持有源，并使位線BL1和BL#1保持在高電位上，直到一個(gè)寫(xiě)入驅(qū)動(dòng)電路(未示出)下拉一條位線為止。字線WL1-WLm中一條字線的選擇對(duì)一行存儲(chǔ)器單元進(jìn)行尋址，并且使寫(xiě)驅(qū)動(dòng)電路應(yīng)用于所選的幾列互補(bǔ)位線對(duì)，迫使選擇的SRAM單元接受正被寫(xiě)入的新數(shù)據(jù)。如上所述，這要求每一選擇的互補(bǔ)位線對(duì)中的一條位線被下拉至相當(dāng)接近。
一旦在選擇的SRAM單元中寫(xiě)入了新的數(shù)據(jù)并且從存儲(chǔ)器陣列中去除了寫(xiě)入驅(qū)動(dòng)電路，則所選擇的互補(bǔ)位線對(duì)中的牽引負(fù)載晶體管Ld1/Ld1#至Ldn/Ldn#開(kāi)始上拉那些已經(jīng)由寫(xiě)入驅(qū)動(dòng)電路驅(qū)動(dòng)至低電壓的位線。如上所述，負(fù)載晶體管Ld1/Ld1#至Ldn/Ldn#相當(dāng)小，并且盡管它們?cè)谧x取操作以后能夠快速地上拉具有小電壓失衡的位線，但因?yàn)樗鼈冊(cè)趯?xiě)入操作期間被放電至與地接近，所以需要長(zhǎng)得多的時(shí)間來(lái)上拉具有大電壓失衡的位線。為此，本發(fā)明采用附加預(yù)充電方案有助于負(fù)載晶體管更快地在寫(xiě)入方式結(jié)束以后立即對(duì)所有的位線進(jìn)行預(yù)充電。
寫(xiě)入方式的結(jié)束使得讀取-方式線變成低電壓，并且SRAM存儲(chǔ)器不執(zhí)行其讀方式。另外，寫(xiě)后脈沖線接收與寫(xiě)入方式的結(jié)束一致的低電壓脈沖。讀取-方式啟動(dòng)所有的平衡晶體管Eq1-Eqn，從而通過(guò)將每一互補(bǔ)位線對(duì)中的兩條位線相耦合來(lái)建立起第一預(yù)充電方案。
寫(xiě)后脈沖在該第一預(yù)充電方案上建立起來(lái)，以產(chǎn)生第三預(yù)充電方案。要注意的是，在寫(xiě)入操作期間通常僅選擇所有互補(bǔ)位線對(duì)中的一小部分，并且每一選擇的互補(bǔ)位線對(duì)中只有一條位線被放電至與地電位相接近。所以，存儲(chǔ)器陣列中的大多數(shù)位線在寫(xiě)入方式結(jié)束以后已經(jīng)具有高電壓。另外，每一條位線有一個(gè)與其相關(guān)的固有電容，它被充電或放電至每一各自位線的電壓值。所以，在寫(xiě)入方式結(jié)束時(shí)，大多數(shù)固有電容對(duì)C1/C1#至Cn/Cn#被完全充電至Vcc，而只有極少的與為寫(xiě)入操作而選擇的列相關(guān)的固有電容將被放電。Eq1將每一互補(bǔ)位線對(duì)中的兩條位線耦合，而不是為寫(xiě)入操作而選擇的、并且具有兩條處于Vcc的位線的那些互補(bǔ)位線對(duì)將不會(huì)經(jīng)受太多的電荷轉(zhuǎn)移。然而，為寫(xiě)入操作而選擇并且其中的一條位線處于高電壓而另一條位線處于低電壓的那些互補(bǔ)位線對(duì)將開(kāi)始使它們的電位平衡。即，完全充電的位線將開(kāi)始放電至低電位位線，直到它們二者均達(dá)到某一相等值。
那些不是為寫(xiě)入操作而選擇并且當(dāng)啟動(dòng)平衡晶體管即Eq1時(shí)已經(jīng)使兩條位線均處于Vcc的互補(bǔ)位線，通過(guò)將其兩個(gè)固有的電容對(duì)即C1/C1#組合起來(lái)形成一個(gè)更大的等效電容來(lái)響應(yīng)于它們的平衡晶體管。寫(xiě)后脈沖通過(guò)啟動(dòng)所有的開(kāi)關(guān)晶體管S1-Sn-1而利用了這一優(yōu)點(diǎn)，因而將存儲(chǔ)器陣列中的所有互補(bǔ)位線對(duì)相耦合。開(kāi)關(guān)晶體管S1-Sn-1可以是n型MOS晶體管，但在本較佳實(shí)施例中用作p型晶體管。那些不是為寫(xiě)入操作而選擇的并且由于它們各自的平衡晶體管而已經(jīng)形成的更大的充電電容器的互補(bǔ)位線對(duì)因此相耦合，從而產(chǎn)生一個(gè)將整個(gè)存儲(chǔ)器陣列的固有電容組合在一起的大得多的全充電的累加固有電容器。開(kāi)關(guān)晶體管S1-Sn-1還將這一累加的電容器與已經(jīng)在前一寫(xiě)入操作期間被拉至低電壓的極少的幾條位線相耦合。累加電容器中存儲(chǔ)的大量的電荷快速地將那些極少的低電位位線充電至接近于Vcc的電壓。隨后，每一位線各自的經(jīng)引負(fù)載晶體管Ld1/Ld1#至Ldn/Ldn#在啟動(dòng)讀取操作前完成將它們上拉至Vcc。
例如，如果為寫(xiě)入操作而僅選擇SRAM單元1，1，并且將邏輯1寫(xiě)入其中，則BL1將被向上驅(qū)動(dòng)至Vcc，而B(niǎo)L#1將被向下驅(qū)動(dòng)至地。因?yàn)閮H選擇列1，所以存儲(chǔ)器陣列中其余的位線BL2/BL#2至BLn/BL#n由其各自的負(fù)載晶體管Ld2/Ld2#至Ldn/Ldn#上拉至Vcc。
與每一位線相關(guān)的固有電容被充電或放電至與位線相同的電位。所以，C1#被放電至接近于地，而C1和C2/C2#至Cn/Cn#被充電至Vcc。在寫(xiě)入操作結(jié)束以后，讀取-方式線將每一互補(bǔ)位線對(duì)中的電容性對(duì)C1/C1#至Cn/Cn#耦合。另外，開(kāi)關(guān)晶體管S1-Sn-1將存儲(chǔ)器中的col_1與col_2耦合，而將col_2與col_3耦合，等等，從而將所有n條互補(bǔ)位線對(duì)相耦合。由于存儲(chǔ)器陣列中所有單獨(dú)的位線、固有電容是并聯(lián)耦合的，所以它們單獨(dú)的電容以及它們的電荷是累加起來(lái)的。整個(gè)存儲(chǔ)器陣列的累加凈電容快速地將位線BL#1向上充電至Vcc，而牽引負(fù)載晶體管Ld1#完成將BL#1上拉至Vcc。所以，當(dāng)去掉寫(xiě)后脈沖線時(shí)，所有的位線已經(jīng)上升至接近Vcc，并且它們各自的電壓失衡減小，從而可以在啟動(dòng)讀取操作前，無(wú)需ATD電路，相當(dāng)小的牽引負(fù)載晶體管Ld1/Ld1#至Ldn/Ldn#將快速地上拉所有的位線。
權(quán)利要求
1.一種具有數(shù)行和數(shù)列存儲(chǔ)器單元的存儲(chǔ)器陣列，其特征在于，它包含用于選擇所述數(shù)列存儲(chǔ)器單元中的每一列存儲(chǔ)器單元的位線，每一所述位線具有一個(gè)固有電容；以及用來(lái)有選擇地將所述存儲(chǔ)器陣列中的所有所述位線相耦合的耦合裝置。
2.如權(quán)利要求1所述的存儲(chǔ)器，其特征在于，所述耦合裝置用來(lái)有效地建立與所有所述位線的固有電容之和大體相似的等效電容。
3.如權(quán)利要求1所述的存儲(chǔ)器，其特征在于，它還包含將每一所述位線與Vcc耦合的多個(gè)開(kāi)關(guān)，所述開(kāi)關(guān)是永久閉合的。
4.如權(quán)利要求3所述的存儲(chǔ)器，其特征在于，每一所述開(kāi)關(guān)是恒定處于開(kāi)啟狀態(tài)的pmos晶體管。
5.如權(quán)利要求1所述的存儲(chǔ)器，其特征在于，所述耦合裝置包括多個(gè)開(kāi)關(guān)，每一所述開(kāi)關(guān)在相鄰的位線之間相互耦合。
6.如權(quán)利要求5所述的存儲(chǔ)器，其特征在于，每一所述開(kāi)關(guān)形成一個(gè)響應(yīng)于寫(xiě)入操作方式的結(jié)束的閉合連接。
7.如權(quán)利要求5所述的存儲(chǔ)器，其特征在于，預(yù)定個(gè)數(shù)的所述開(kāi)關(guān)響應(yīng)于不處于寫(xiě)入方式的所述存儲(chǔ)器而恒定地處于閉合連接狀態(tài)，而第二預(yù)定個(gè)數(shù)的所述開(kāi)關(guān)響應(yīng)于結(jié)束所述寫(xiě)入方式的所述存儲(chǔ)器，在預(yù)定的時(shí)間內(nèi)被置于閉合的連接狀態(tài)。
8.如權(quán)利要求1所述的存儲(chǔ)器，其特征在于，所述存儲(chǔ)器是一個(gè)靜態(tài)隨機(jī)存取存儲(chǔ)器，所述數(shù)列存儲(chǔ)器單元中的每列存儲(chǔ)器單元可以通過(guò)真實(shí)的且互補(bǔ)的位線對(duì)來(lái)選擇，所述耦合裝置包括第一組開(kāi)關(guān)裝置，該組開(kāi)關(guān)裝置有選擇地將每一所述真實(shí)位線和互補(bǔ)位線對(duì)相耦合，所述第一開(kāi)關(guān)裝置響應(yīng)于不處在寫(xiě)入方式下的所述存儲(chǔ)器單元而閉合。
9.如權(quán)利要求8所述的存儲(chǔ)器，其特征在于，所述耦合裝置包括第二組開(kāi)關(guān)裝置，該組開(kāi)關(guān)裝置有選擇地將第一列存儲(chǔ)器單元中的互補(bǔ)位線與相鄰的一列存儲(chǔ)器單元中的真實(shí)位線相耦合。
10.如權(quán)利要求9所述的存儲(chǔ)器，其特征在于，它還具有響應(yīng)于寫(xiě)入方式的結(jié)束，用于產(chǎn)生具有預(yù)定持續(xù)時(shí)間的信號(hào)脈沖的裝置，所述第二組開(kāi)關(guān)裝置響應(yīng)于所述信號(hào)脈沖而閉合，所述第二開(kāi)關(guān)裝置的所述閉合用來(lái)在由所述信號(hào)脈沖確定的時(shí)間周期內(nèi)使所述存儲(chǔ)器陣列中的所有真實(shí)位線和互補(bǔ)位線有效地短接在一起。
11.如權(quán)利要求10所述的存儲(chǔ)器，其特征在于，所述第一組開(kāi)關(guān)裝置是pmos晶體管，而所述第二組開(kāi)關(guān)裝置是pmos及nmos晶體管中的一種。
12.如權(quán)利要求9所述的存儲(chǔ)器，其特征在于，所述真實(shí)位線和互補(bǔ)位線中的每一個(gè)通過(guò)恒定處于開(kāi)啟狀態(tài)的pmos晶體管永久地與Vcc耦合。
13.一種集成硅存儲(chǔ)器陣列，其特征在于，它包含多個(gè)行和列的存儲(chǔ)器單元；用來(lái)訪問(wèn)每一列存儲(chǔ)器單元的真實(shí)多個(gè)位線和互補(bǔ)位線對(duì)；介于相鄰數(shù)列的存儲(chǔ)器單元之間的多個(gè)第一開(kāi)關(guān)裝置，每一所述第一開(kāi)關(guān)裝置用來(lái)有選擇地將一列存儲(chǔ)器單元中的互補(bǔ)位線與相鄰的一列的存儲(chǔ)器單元中的真實(shí)位線有效地相耦合。
14.如權(quán)利要求13所述的存儲(chǔ)器陣列，其特征在于，它還具有響應(yīng)于寫(xiě)入操作方式的結(jié)束，用于產(chǎn)生一脈沖信號(hào)的裝置，每一所述第一開(kāi)關(guān)裝置響應(yīng)于所述脈沖信號(hào)而閉合。
15.如權(quán)利要求14所述的存儲(chǔ)器器陣列，其特征在于，每一所述第一開(kāi)關(guān)裝置是nmos和pmos晶體管中的一種。
16.如權(quán)利要求13所述的存儲(chǔ)器陣列，其特征在于，它還具有一個(gè)第二開(kāi)關(guān)裝置，該開(kāi)關(guān)裝置與每一列存儲(chǔ)器單元相關(guān)，并用來(lái)有選擇地將數(shù)列各自的真實(shí)位線與互補(bǔ)位線對(duì)相耦合；以及響應(yīng)于處于讀取方式的所述存儲(chǔ)器陣列，用于產(chǎn)生一個(gè)讀取方式信號(hào)的裝置，每一所述第二開(kāi)關(guān)裝置響應(yīng)于所述讀取方式信號(hào)，用于將其相應(yīng)的真實(shí)位線與互補(bǔ)位線對(duì)有效地相耦合。
17.如權(quán)利要求16所述的存儲(chǔ)器陣列，其特征在于，每一所述第二開(kāi)關(guān)裝置是一個(gè)pmos晶體管。
18.如權(quán)利要求16所述的存儲(chǔ)器陣列，其特征在于，每一所述真實(shí)位線和互補(bǔ)位線對(duì)還通過(guò)各自的pmos晶體管與一電源軌道(power rail)耦合，所述pmos晶體管處于永久開(kāi)啟狀態(tài)。
19.一種SRAM存儲(chǔ)器，其特征在于，它包含排列成行和列陣列的的多個(gè)存儲(chǔ)器單元；多個(gè)真實(shí)位線和互補(bǔ)位線對(duì)，每一所述真實(shí)位線和互補(bǔ)位線對(duì)用來(lái)有效地選擇所述數(shù)列存儲(chǔ)器單元中的一列；響應(yīng)于不處于寫(xiě)入方式的所述SRAM存儲(chǔ)器，用于產(chǎn)生一個(gè)讀取方式信號(hào)的裝置；響應(yīng)于結(jié)束寫(xiě)入方式的所述SRAM存儲(chǔ)器，用于產(chǎn)生一脈沖信號(hào)的裝置；用于所述每個(gè)真實(shí)位線和互補(bǔ)位線對(duì)的第一開(kāi)關(guān)裝置，每個(gè)所述第一開(kāi)關(guān)裝置響應(yīng)于所述讀取方式信號(hào)，有選擇地將其相應(yīng)的真實(shí)位線和互補(bǔ)位線對(duì)相耦合；以及響應(yīng)于所述脈沖信號(hào)，用于將相鄰數(shù)列的存儲(chǔ)器單元耦合的多個(gè)第二開(kāi)關(guān)裝置，每一所述第二開(kāi)關(guān)裝置用來(lái)將第一列存儲(chǔ)器單元中的互補(bǔ)位線與相鄰的一列的存儲(chǔ)器單元中的真實(shí)位線有效地相耦合。
20.如權(quán)利要求19所述的存儲(chǔ)器，其特征在于，每個(gè)所述第二開(kāi)關(guān)裝置是pmos晶體管和nmos晶體管中的一種晶體管。
21.如權(quán)利要求19所述的存儲(chǔ)器，其特征在于，每個(gè)所述第一開(kāi)關(guān)裝置是一個(gè)pmos晶體管。
22.如權(quán)利要求19所述的存儲(chǔ)器，其特征在于，每一所述真實(shí)和互補(bǔ)位線具有一固有電容，所述第一和第二開(kāi)關(guān)裝置還用來(lái)在所述脈沖信號(hào)的持續(xù)時(shí)間內(nèi)將所有的所述真實(shí)和互補(bǔ)位線有效地短接在一起，從而所述脈沖信號(hào)用來(lái)有效地建立起與所有所述真實(shí)和互補(bǔ)位線的固有電容之和大體相似的等效電容。
23.如權(quán)利要求19所述的存儲(chǔ)器，其特征在于，每個(gè)所述真實(shí)和互補(bǔ)位線通過(guò)處于永久開(kāi)啟狀態(tài)的pmos晶體管與Vcc耦合。
24.一種SRAM存儲(chǔ)器，其特征在于，它包含排列成一個(gè)行和列的陣列的多個(gè)存儲(chǔ)器單元；多個(gè)真實(shí)位線和互補(bǔ)位線對(duì)，每一所述真實(shí)位線和互補(bǔ)位線對(duì)用來(lái)有效地選擇所述數(shù)列存儲(chǔ)器單元中的一列；讀取方式線，用來(lái)響應(yīng)于不處于寫(xiě)入方式的所述存儲(chǔ)器而產(chǎn)生一有源(active)信號(hào)；以及用于每個(gè)真實(shí)位線和互補(bǔ)位線對(duì)的第一開(kāi)關(guān)裝置，所述第一開(kāi)關(guān)裝置響應(yīng)于所述有源信號(hào)有選擇地將其相應(yīng)的真實(shí)位線和互補(bǔ)位線對(duì)相耦合，從而只要所述存儲(chǔ)器處于獨(dú)立于存儲(chǔ)器單元的操作的讀取方式下，真實(shí)位線就保持在與其相應(yīng)的互補(bǔ)位線進(jìn)行恒定電通信的狀態(tài)。
25.如權(quán)利要求24所述的存儲(chǔ)器，其特征在于，每個(gè)所述第一開(kāi)關(guān)裝置是一個(gè)pmos晶體管。
26.如權(quán)利要求24所述的存儲(chǔ)器，其特征在于，它還由多個(gè)第二開(kāi)關(guān)裝置定義，每個(gè)所述第二開(kāi)關(guān)裝置用來(lái)有選擇地將一列存儲(chǔ)器單元中的互補(bǔ)位線與相鄰的一列的存儲(chǔ)器單元中的真實(shí)位線有效地相耦合。
27.如權(quán)利要求26所述的存儲(chǔ)器，其特征在于，每個(gè)所述第二開(kāi)關(guān)裝置是pmos晶體管和nmos晶體管中的一種晶體管。
28.如權(quán)利要求26所述的存儲(chǔ)器，其特征在于，它還具有響應(yīng)于寫(xiě)入方式的結(jié)束，用于產(chǎn)生一脈沖信號(hào)的裝置，所述第二開(kāi)關(guān)裝置響應(yīng)于所述脈沖信號(hào)。
29.如權(quán)利要求28所述的存儲(chǔ)器，其特征在于，所述SRAM存儲(chǔ)器在寫(xiě)入方式結(jié)束時(shí)不執(zhí)行所述讀取方式，從而所有所述第一和第二開(kāi)關(guān)裝置在所述脈沖信號(hào)的持續(xù)時(shí)間內(nèi)同時(shí)閉合，因此，所述脈沖信號(hào)用來(lái)將所述存儲(chǔ)器單元中的所有真實(shí)位線和互補(bǔ)位線有效地短接在一起。
30.如權(quán)利要求25所述的存儲(chǔ)器，其特征在于，它還具有恒定地將每個(gè)所述真實(shí)位線和互補(bǔ)位線與一電源軌道(power rail)耦合的第三開(kāi)關(guān)裝置。
31.如權(quán)利要求30所述的存儲(chǔ)器，其特征在于，每個(gè)所述第三開(kāi)關(guān)裝置是恒定處于開(kāi)啟狀態(tài)的pmos晶體管。
全文摘要
一種SRAM(圖6和圖7)監(jiān)視其WRITE(寫(xiě)入)/READ(讀取)管腳(77),并且當(dāng)SRAM處在讀取方式時(shí),啟動(dòng)第一預(yù)充電方案,在該方案中,每一互補(bǔ)位線對(duì)(BL
文檔編號(hào)G11C11/419GK1244281SQ98802041
公開(kāi)日2000年2月9日 申請(qǐng)日期1998年1月6日 優(yōu)先權(quán)日1997年1月24日
發(fā)明者薩羅杰·帕塔克, 詹姆斯·E·佩恩 申請(qǐng)人:愛(ài)特梅爾股份有限公司