專利名稱：零功率高速配置存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲(chǔ)器件，特別涉及串行配置存儲(chǔ)器。
背景技術(shù)：
串行配置存儲(chǔ)器備用來(lái)初始化可編程邏輯器件(例如現(xiàn)場(chǎng)可編程門陣列(FPGA))。當(dāng)諸如FPGA之類的器件加電時(shí)，每個(gè)邏輯塊都必須設(shè)置為用于特定的邏輯操作并且其可編程互聯(lián)必須設(shè)置為提供邏輯塊之間的路由從而實(shí)現(xiàn)特定的邏輯功能。設(shè)置信息采用比特流形式，它輸入FPGA并存儲(chǔ)在器件中，其中各比特定義了FPGA單元的邏輯和路由。
串行配置存儲(chǔ)器是一種包含設(shè)置比特流的器件。串行配置存儲(chǔ)器由存儲(chǔ)器陣列(例如PROM(可編程只讀存儲(chǔ)器)或者EEPROM(電可擦寫可編程只讀存儲(chǔ)器))、地址計(jì)數(shù)器和支持邏輯組成以提供編程和復(fù)位控制。地址計(jì)數(shù)器與時(shí)鐘輸入線相連并且在時(shí)鐘信號(hào)的每個(gè)上升沿或下降沿上計(jì)數(shù)增一。計(jì)數(shù)器輸出用來(lái)尋址存儲(chǔ)器陣列的每個(gè)比特，產(chǎn)生串行輸出至FPGA的比特流。
當(dāng)今許多個(gè)人電子設(shè)備都由獨(dú)立的電源(即電池)供電，所以如何盡可能節(jié)省用電始終是關(guān)心的課題。在這些器件設(shè)計(jì)的各個(gè)方面都無(wú)孔不入地包含了盡可能降低功率的要求。FPGA被用于許多設(shè)備，包括膝上型電腦、筆記本電腦和移動(dòng)電話。因此配置存儲(chǔ)器可用于改善節(jié)省功率。
現(xiàn)代FPGA可以在系統(tǒng)內(nèi)重新設(shè)置。因此FPGA的功能可以在系統(tǒng)運(yùn)行時(shí)動(dòng)態(tài)改變。這可以使系統(tǒng)高度靈活地適應(yīng)操作以響應(yīng)外部條件。例如在作為數(shù)字濾波器設(shè)置的FPGA中，當(dāng)檢測(cè)到需要改變?yōu)V波器參數(shù)時(shí)，可以簡(jiǎn)單地通過(guò)加載不同的濾波器系數(shù)組簡(jiǎn)單實(shí)現(xiàn)。但是實(shí)時(shí)重新設(shè)置FPGA需要能夠無(wú)延遲地下載新的設(shè)置比特流，這種延遲將對(duì)系統(tǒng)功能產(chǎn)生不利影響。因此高速操作是配置存儲(chǔ)器件需要改進(jìn)的另一方面。
現(xiàn)有技術(shù)配置存儲(chǔ)器在存儲(chǔ)器開始位置輸出以比特流為形式的整個(gè)內(nèi)容。但是FPGA的系統(tǒng)內(nèi)重新設(shè)置要求訪問(wèn)包含在配置存儲(chǔ)器內(nèi)的多個(gè)設(shè)置比特流中的一個(gè)，每個(gè)比特流在存儲(chǔ)器內(nèi)都有自己的開始地址。由此需要提供一種配置存儲(chǔ)器，其中可以指定任意的開始地址。具體而言，需要能夠任意尋址存儲(chǔ)器件。

發(fā)明內(nèi)容
本發(fā)明的配置存儲(chǔ)器件包含組織為N比特?cái)?shù)據(jù)的的存儲(chǔ)器陣列，一般是8比特字節(jié)或16比特字。外部時(shí)鐘信號(hào)輸入除以N電路以提供觸發(fā)信號(hào)來(lái)初始化存儲(chǔ)器訪問(wèn)并檢測(cè)所訪問(wèn)存儲(chǔ)器位置的內(nèi)容。檢測(cè)電路提供了對(duì)所訪問(wèn)存儲(chǔ)器位置N位的并行檢測(cè)。在較佳實(shí)施例中，檢測(cè)電路包含N個(gè)檢測(cè)放大器，每個(gè)用于檢測(cè)每個(gè)比特。
當(dāng)訪問(wèn)存儲(chǔ)位置時(shí)檢測(cè)電路被使能。檢測(cè)電路在譯碼存儲(chǔ)器地址并檢測(cè)所尋址存儲(chǔ)位置內(nèi)N比特時(shí)仍然處于使能狀態(tài)。由于檢測(cè)電路一次對(duì)所有N個(gè)比特進(jìn)行操作，所以檢測(cè)時(shí)間取決于一個(gè)檢測(cè)放大器的速度。檢測(cè)電路包括鎖存器，它在檢測(cè)放大器處于非使能狀態(tài)與數(shù)據(jù)被加載入數(shù)據(jù)寄存器之間的時(shí)間間隔內(nèi)保存所檢測(cè)的數(shù)據(jù)。
檢測(cè)電路與接收檢測(cè)比特的數(shù)據(jù)寄存器耦合。隨后比特隨外部時(shí)鐘同步被串行移出。根據(jù)本發(fā)明，當(dāng)前面存儲(chǔ)的最后一個(gè)比特被移出數(shù)據(jù)寄存器時(shí)檢測(cè)的比特被加載入數(shù)據(jù)寄存器。因此所檢測(cè)的數(shù)據(jù)的第一比特已準(zhǔn)備好在下一時(shí)鐘上移出。與此同時(shí)，下一存儲(chǔ)位置被訪問(wèn)并且檢測(cè)其比特。這使得比特流以外部時(shí)鐘頻率的速率連續(xù)輸出。更為重要的是，這種方法使檢測(cè)電路的操作與產(chǎn)生比特流輸出的操作無(wú)關(guān)，而檢測(cè)電路通常比時(shí)鐘速度慢。
器件進(jìn)一步包含在加電序列期間將存儲(chǔ)器的第一數(shù)據(jù)預(yù)先加載入數(shù)據(jù)寄存器的裝置。這初始化了數(shù)據(jù)寄存器從而在訪問(wèn)和檢測(cè)下一數(shù)據(jù)時(shí)移出數(shù)據(jù)。在較佳實(shí)施例中，在加電周期期間高速緩存寄存器被加載來(lái)自存儲(chǔ)器的數(shù)據(jù)，并且數(shù)據(jù)隨后從高速緩存寄存器加載入數(shù)據(jù)寄存器。
在本發(fā)明的較佳實(shí)施例中，地址計(jì)數(shù)器與除以N電路耦合以提供每第八個(gè)時(shí)鐘的地址。地址計(jì)數(shù)器將信號(hào)輸入譯碼器以獲得對(duì)存儲(chǔ)器的訪問(wèn)，由此提供存儲(chǔ)器的順序訪問(wèn)。在較佳實(shí)施例的變例中，包含了初始化地址計(jì)數(shù)器的裝置從而可以在陣列的任何地方開始讀取存儲(chǔ)器陣列。該特征使得可以從存儲(chǔ)器陣列的任何位置開始讀取比特率。在另一變例中，地址計(jì)數(shù)器被接收外部提供地址的裝置代替。這使得外部裝置產(chǎn)生由任意存儲(chǔ)器位置序列組成的比特流。
附圖的簡(jiǎn)要說(shuō)明

圖1為按照本發(fā)明的存儲(chǔ)器件系統(tǒng)框圖。
圖2A-2C和3示出了本發(fā)明的數(shù)據(jù)高速緩存方案。
圖4為本發(fā)明存儲(chǔ)器陣列的框圖。
圖5為按照本發(fā)明的檢測(cè)放大器的示意圖。
圖6為本發(fā)明檢測(cè)放大器操作的時(shí)序圖。
圖7示出了與檢測(cè)放大器一起使用的延遲電路。
圖8為參與本發(fā)明操作的主要信號(hào)的時(shí)序圖。
實(shí)施發(fā)明的較佳方式參見圖1，按照本發(fā)明的串行配置存儲(chǔ)器件100包含一般組織為八比特字節(jié)的陣列的存儲(chǔ)器陣列20。陣列的另一種數(shù)據(jù)規(guī)?？梢允抢?6比特字。通常情況下本發(fā)明能夠在N比特?cái)?shù)據(jù)規(guī)模下操作，這里的N比較好的是2的冪次方。
地址計(jì)數(shù)器40將信號(hào)輸入包含譯碼存儲(chǔ)器位置地址的譯碼器的存儲(chǔ)器陣列20。地址計(jì)數(shù)器40由除以八(÷8)電路的輸出提供時(shí)鐘?！?電路由外部時(shí)鐘信號(hào)驅(qū)動(dòng)以在外部時(shí)鐘每第八個(gè)周期上提供脈沖。圖1示出了外部時(shí)鐘提供的時(shí)鐘脈沖序列和÷8電路產(chǎn)生的最終脈沖。因此地址流以每第八個(gè)時(shí)鐘一個(gè)地址的速率輸入存儲(chǔ)器陣列20。在通常情況下，電路對(duì)N位數(shù)據(jù)規(guī)模是除以N電路，每隔N個(gè)時(shí)鐘產(chǎn)生一個(gè)地址。由÷8電路驅(qū)動(dòng)的寫入控制模塊32向存儲(chǔ)器陣列提供讀取和寫入操作的信號(hào)。此外寫入控制模塊向數(shù)據(jù)寄存器控制器36傳送信號(hào)以將從陣列20讀取的數(shù)據(jù)鎖存在數(shù)據(jù)寄存器42內(nèi)。
存儲(chǔ)器陣列20經(jīng)并行八位數(shù)據(jù)路徑21向數(shù)據(jù)寄存器42輸出所訪問(wèn)字節(jié)的八位。如上所述，數(shù)據(jù)寄存器控制器36操作數(shù)據(jù)寄存器將從存儲(chǔ)器20讀取的字節(jié)(或者N位數(shù)據(jù))并行加載入數(shù)據(jù)寄存器42；并將它的八位從串行數(shù)據(jù)輸出線串行移出，把存儲(chǔ)器20的內(nèi)容作為比特流輸出。串行數(shù)據(jù)輸出線將信號(hào)輸入串行數(shù)據(jù)緩沖器50內(nèi)，經(jīng)它將比特流驅(qū)動(dòng)入外部器件(例如FPGA(未畫出))。串行數(shù)據(jù)緩沖器50還接收寫入存儲(chǔ)器陣列20的數(shù)據(jù)以實(shí)現(xiàn)配置存儲(chǔ)器件的編程。寫入控制模塊32和數(shù)據(jù)寄存器控制器36共同操作數(shù)據(jù)寄存器42以從串行數(shù)據(jù)輸入串行移入數(shù)據(jù)并將移入的數(shù)據(jù)并行寫入存儲(chǔ)器20。
本發(fā)明的配置存儲(chǔ)器件進(jìn)一步包含一耦合的高速緩沖寄存器44，用來(lái)在加電序列期間接收數(shù)據(jù)字節(jié)并在復(fù)位期間將先前存儲(chǔ)在高速緩存寄存器44內(nèi)的字節(jié)加載入數(shù)據(jù)寄存器42內(nèi)。如下所述，高速寄存器控制器34控制高速緩存寄存器以完成這些操作。
參見圖2A，數(shù)據(jù)寄存器42和高速緩存寄存器44包含一系列一比特級(jí)45。每一級(jí)45包含一個(gè)一比特寄存器42n和一個(gè)一比特高速緩存鎖存器44n。高速緩存鎖存器44n從寄存器42n的輸出接收輸入。高速緩存加載控制信號(hào)能夠使高速緩存鎖存器存儲(chǔ)出現(xiàn)在輸入線上的數(shù)據(jù)。高速緩存鎖存器的輸出送至開關(guān)43的輸入。圖2B示出了高速緩存鎖存器44n的典型電路，它包含由高速緩存加載信號(hào)控制的發(fā)射極門選通的鎖存器電路。
寄存器42n從開關(guān)41和開關(guān)43接收輸入并包含預(yù)設(shè)控制輸入。開關(guān)41從數(shù)據(jù)線21n和串行數(shù)據(jù)輸入接收數(shù)據(jù)并由SER/PAR控制線切換。開關(guān)41的輸出送至寄存器42n的數(shù)據(jù)輸入。開關(guān)43從高速緩存鎖存器44n和數(shù)據(jù)線21n接收數(shù)據(jù)并由高速讀取控制線切換。開關(guān)43的輸出送至寄存器42n的預(yù)設(shè)輸入。寄存器42n由外部時(shí)鐘(未畫出)提供時(shí)鐘。寄存器42n的輸出送至串行數(shù)據(jù)輸出線并如上所述送至該緩存寄存器44n。此外寄存器42n的輸出經(jīng)由WRT/RD控制線控制的通導(dǎo)晶體管42n被送回?cái)?shù)據(jù)線21n。
預(yù)設(shè)控制輸入由接收來(lái)自高速緩存控制器34的位置指示器復(fù)位信號(hào)和高速緩存加載信號(hào)的或門46輸出驅(qū)動(dòng)。預(yù)設(shè)控制使得寄存器42n鎖存來(lái)自預(yù)設(shè)輸入的數(shù)據(jù)而不是來(lái)自數(shù)據(jù)輸入的數(shù)據(jù)。除了被鎖存在寄存器42n以外，預(yù)設(shè)控制將預(yù)設(shè)輸入直接傳送至寄存器的輸出。以下的描述有助于理解這樣做的理由。圖2C示出了寄存器42n的典型電路。
如圖3所示，通過(guò)將8個(gè)一比特級(jí)45耦合在一起組成了數(shù)據(jù)寄存器42和高速緩存寄存器44(圖1)。例如，通過(guò)將一個(gè)寄存器42n的串行數(shù)據(jù)輸出耦合至下一寄存器的串行數(shù)據(jù)輸入構(gòu)成了數(shù)據(jù)寄存器42。來(lái)自存儲(chǔ)器陣列20的八比特?cái)?shù)據(jù)路徑21(圖1)包含級(jí)45的數(shù)據(jù)線21n。數(shù)據(jù)寄存器42的串行數(shù)據(jù)輸出(圖1)從保存最低有效位的級(jí)的串行數(shù)據(jù)輸出線得到而數(shù)據(jù)寄存器的串行數(shù)據(jù)輸入是包含最高有效位的級(jí)的串行輸入。所有的控制線為每個(gè)級(jí)共用。
數(shù)據(jù)寄存器42和高速緩存寄存器44共同完成四項(xiàng)基本任務(wù)數(shù)據(jù)寄存器以并行方式從被訪問(wèn)的存儲(chǔ)器位置接收數(shù)據(jù)；存儲(chǔ)在數(shù)據(jù)寄存器內(nèi)的數(shù)據(jù)串行移出至串行輸出線；存儲(chǔ)在存儲(chǔ)器陣列20內(nèi)的數(shù)據(jù)被從串行輸入線串行移入；以及當(dāng)向存儲(chǔ)器位置寫入數(shù)據(jù)時(shí)數(shù)據(jù)以并行方式提供至存儲(chǔ)器陣列20內(nèi)的八個(gè)數(shù)據(jù)輸入緩沖器(未畫出)。
任務(wù)1從所訪問(wèn)存儲(chǔ)器位置加載數(shù)據(jù)包含并行讀取操作。為此使包含數(shù)據(jù)寄存器42的每個(gè)一比特級(jí)45的WRT/RD和SER/PAR控制線處于低電平狀態(tài)。WR/RD上的低電平關(guān)閉了通導(dǎo)晶體管48，從而使得來(lái)自存儲(chǔ)器20的輸出經(jīng)數(shù)據(jù)線21n送至開關(guān)41和43。而且SER/PAR上的低電平將數(shù)據(jù)線21n切換至寄存器42n的數(shù)據(jù)輸入。位置指示器復(fù)位和高速緩存加載線處于低電平從而使得寄存器以時(shí)鐘速率從數(shù)據(jù)輸入而不是從預(yù)設(shè)輸入獲得數(shù)據(jù)。
任務(wù)2為了串行移位包含在數(shù)據(jù)寄存器42內(nèi)的數(shù)據(jù)，WRT/RD處于低電平狀態(tài)而SER/PAR處于高電平狀態(tài)。WRT/RD關(guān)閉通導(dǎo)晶體管從而將串行數(shù)據(jù)輸出與數(shù)據(jù)線21n隔離。SER/PAR切換前一寄存器42n的串行數(shù)據(jù)輸入從而使得每個(gè)外部時(shí)鐘將數(shù)據(jù)的移位從一個(gè)寄存器42n傳遞至下一個(gè)。
任務(wù)3為了使數(shù)據(jù)按時(shí)鐘節(jié)拍串行進(jìn)入數(shù)據(jù)寄存器，來(lái)自串行數(shù)據(jù)輸入的串行移位輸入(圖1)要求使SER/PAR處于高電平。WRT/RD處于低電平以關(guān)閉通導(dǎo)晶體管48從而使得寄存器42n的輸出與數(shù)據(jù)線21n隔離。
任務(wù)4移入數(shù)據(jù)寄存器的數(shù)據(jù)通過(guò)使WRT/RD處于高電平而被寫入存儲(chǔ)器20。由于寫入的數(shù)據(jù)位于每個(gè)寄存器42n的輸出，所以開啟通導(dǎo)晶體管48使數(shù)據(jù)以并行方式出現(xiàn)在存儲(chǔ)器陣列20的數(shù)據(jù)輸入緩沖器(未畫出)。
在存儲(chǔ)器件加電(加電復(fù)位)序列和外部驅(qū)動(dòng)復(fù)位序列期間，數(shù)據(jù)寄存器42和高速緩存寄存器44的操作是不同的。參見圖2，在加電復(fù)位(POR)周期內(nèi)，高速緩存讀取處于低電平而高速緩存存取處于高電平。高速緩存讀取將數(shù)據(jù)線21n切換至寄存器42n的預(yù)設(shè)輸入。高速緩存加載將預(yù)設(shè)輸入加載至寄存器42n。如上借助圖2所述，對(duì)預(yù)設(shè)的設(shè)定使得預(yù)設(shè)輸入直接與寄存器42n的輸出耦合。而且當(dāng)高速緩存加載為高電平時(shí)，預(yù)設(shè)輸入也被加載入該緩存鎖存器44n(參見圖2A和2B)。因此當(dāng)POR周期內(nèi)檢測(cè)到數(shù)據(jù)第一字節(jié)(通常是包含在存儲(chǔ)器位置0內(nèi)的字節(jié))時(shí)，它出現(xiàn)在八位數(shù)據(jù)路徑21(圖1，送至每個(gè)數(shù)據(jù)線21n)上，并加載入分別包含數(shù)據(jù)寄存器42和高速緩存寄存器44的寄存器42n和高速緩存鎖存器44n內(nèi)。該操作是異步的，并且在高速緩存加載處于低電平時(shí)，數(shù)據(jù)寄存器42(以及高速緩存寄存器)包含了第一字節(jié)。當(dāng)?shù)谝粫r(shí)鐘來(lái)臨時(shí)，數(shù)據(jù)寄存器42被預(yù)先加載一個(gè)字節(jié)并且準(zhǔn)備開始將數(shù)據(jù)移出。
在外部驅(qū)動(dòng)復(fù)位周期內(nèi)，沒有足夠的時(shí)間來(lái)檢測(cè)并將第一字節(jié)加載入數(shù)據(jù)寄存器42。一般情況下，復(fù)位周期的數(shù)量級(jí)為幾十納秒(例如20納秒)，而POR周期在器件準(zhǔn)備輸出比特流之前需要微秒數(shù)量級(jí)的時(shí)間。但是高速緩存寄存器44已經(jīng)在POR周期內(nèi)預(yù)先加載第一字節(jié)。因此高速緩存讀取處于高電平從而切換預(yù)設(shè)輸入以接收高速緩存鎖存器44n的輸出。位置指示器復(fù)位(經(jīng)高速緩存控制器34)設(shè)定為高電平從而使寄存器42n從預(yù)設(shè)輸入而不是從數(shù)據(jù)輸入加載其輸入。代之以訪問(wèn)存儲(chǔ)器位置和檢測(cè)加載入數(shù)據(jù)寄存器42的字節(jié)，第一字節(jié)在復(fù)位周期內(nèi)直接從高速緩存寄存器44加載這一操作能夠在完整的復(fù)位周期內(nèi)完成。這是異步操作并且一旦清除位置指示器預(yù)設(shè)復(fù)位條件，數(shù)據(jù)寄存器42保存高速緩存字節(jié)并準(zhǔn)備按照時(shí)鐘速率輸出。
現(xiàn)在參見圖4，示出的存儲(chǔ)器陣列20包含單元陣列20’，單元陣列包含多個(gè)可編程存儲(chǔ)器單元，例如浮點(diǎn)門器件陣列。X-和Y-譯碼器60、62接收地址并提供必要的譯碼邏輯以訪問(wèn)單元陣列20’內(nèi)的存儲(chǔ)器位置。Y-譯碼器的輸出送至包含一組八個(gè)并聯(lián)檢測(cè)放大器的檢測(cè)放大電路66(圖5)。按照本發(fā)明，Y-譯碼器以并行方式將所訪問(wèn)的存儲(chǔ)器位置的所有N比特(例如八個(gè)比特)送至檢測(cè)放大電路66，由此提供對(duì)比特的并行檢測(cè)。檢測(cè)電路的輸出經(jīng)數(shù)據(jù)線21與數(shù)據(jù)寄存器42耦合。定時(shí)器64提供使能信號(hào)SAEN以開啟和關(guān)閉檢測(cè)電路，并且由÷8時(shí)鐘驅(qū)動(dòng)。SER/PAR將從檢測(cè)放大器66讀取的數(shù)據(jù)鎖存在數(shù)據(jù)寄存器42內(nèi)。
圖5詳細(xì)示出了每個(gè)包含檢測(cè)放大器66的放大器200。晶體管T13-T17包含差分放大器級(jí)230。在差分放大器230存儲(chǔ)器單元側(cè)是電壓基準(zhǔn)部分210和包含晶體管T1和T2的電流-電壓級(jí)。同樣在基準(zhǔn)單元側(cè)是電壓基準(zhǔn)220和包含晶體管T7和T8的電流-電壓級(jí)。差分放大器的輸出(例如檢測(cè)比特)通過(guò)通導(dǎo)晶體管256送至鎖存器250存儲(chǔ)。鎖存器的輸出經(jīng)由SER/PAR線開啟的發(fā)送門254與檢測(cè)放大輸出線21n耦合。
按照本發(fā)明，檢測(cè)放大器200進(jìn)一步包含檢測(cè)放大使能電路270。使能電路由圖4所示定時(shí)器64導(dǎo)出的檢測(cè)放大使能信號(hào)SAEN驅(qū)動(dòng)。使能電路包含間隔接有延遲電容對(duì)C1/C2和C3/C4的反相器串I1-I4。使能電路270的輸出271操作以如圖5所示方式與鎖存器250耦合的發(fā)送門(由晶體管對(duì)252和反相器I5組成)。輸出271還(經(jīng)反相器I5)驅(qū)動(dòng)通導(dǎo)晶體管256的柵極。
關(guān)于使能電路270，SAEN信號(hào)直接輸入NAND門G1的輸入B和反相器I1。反相器I1的輸出送至P隧道晶體管246的柵極和反相器242。反相器I1同時(shí)開啟和關(guān)閉晶體管246和反相器242。反相器I2的輸出開關(guān)N隧道晶體管T4和T10。反相器I4的輸出送至NAND門G1的輸入A。由于延遲電容，到達(dá)輸入A的信號(hào)相對(duì)到達(dá)輸入B的信號(hào)有一定的延遲，其大小取決于延遲電容值，信號(hào)相對(duì)反相器I1-I4有一定的延遲。
以下借助圖5和時(shí)序圖6描述檢測(cè)放大器的操作。首先參見圖5，當(dāng)在加電序列期間SAEN晶體管從低電平變?yōu)楦唠娖綍r(shí)，反相器I1的信號(hào)變?yōu)榈碗娖?，因此開啟晶體管246從而向晶體管T1、T6、T7和T12提供Vcc。反相器I1還經(jīng)反相器242開啟晶體管T17，從而通過(guò)提供到接地的路徑使能差分放大器230。短暫的延遲之后，反相器I2的輸出變?yōu)楦唠娖健＿@開啟了晶體管T4和T10，從而開啟電壓基準(zhǔn)級(jí)210、220。此時(shí)，完成了檢測(cè)放大器的加電序列。該加電序列保證了檢測(cè)放大器從無(wú)供電狀態(tài)至供電狀態(tài)清晰的開關(guān)切換，避免了可能出現(xiàn)在檢測(cè)放大器輸出21的過(guò)渡狀態(tài)。
參見圖6所示加電期間NAND門G1輸入A和B處輸入信號(hào)的時(shí)序。在時(shí)刻t0之前并在t0之后的一段時(shí)間Δt內(nèi)，由于A和B為低電平，所以NAND門G1為高電平。因此通過(guò)使發(fā)送門252處于開啟狀態(tài)，鎖存器250能夠保持其狀態(tài)。與此同時(shí)，由于通導(dǎo)晶體管256是關(guān)閉的，所以鎖存器250與差分放大器的輸出231是隔離的。由于延遲電容C1-C4，所以輸入A的信號(hào)在輸入B的信號(hào)之后到達(dá)，因此門G1仍然處于高電平狀態(tài)直到時(shí)刻t1，SAEN為高電平之后的Δt。在t1，門G1為低電平，關(guān)閉了發(fā)送門252，從而清除了鎖存器并使其處于非使能態(tài)。而且通導(dǎo)晶體管256開啟，由此將差分放大器230的輸出與鎖存器連接。延遲路徑確保了鎖存器狀態(tài)(和先前檢測(cè)的數(shù)據(jù))保持原狀直到檢測(cè)放大器充分加電之后。
以下考慮當(dāng)檢測(cè)放大器開始加電序列而SAEN從高電平過(guò)渡至低電平。參見圖5，反相器I1的輸出達(dá)到高電平，關(guān)閉了晶體管246，從而從晶體管T1、T6、T7和T12去除了Vcc。此外，晶體管T17(經(jīng)反相器242)關(guān)閉，使差分放大器230處于非使能態(tài)。反相器I2接著達(dá)到低電平，關(guān)閉了晶體管T4和T10，從而關(guān)閉了電壓基準(zhǔn)級(jí)210、220。此時(shí)完成了檢測(cè)放大器的加電序列。
參見圖6，在時(shí)刻t2，直接與NAND門G1耦合的B輸入上的信號(hào)無(wú)延遲地跟隨SAEN。這使得一旦SAEN為低電平則G1變?yōu)楦唠娖?。差分放大器輸?31借助處于開啟狀態(tài)的發(fā)送門鎖存在鎖存器250內(nèi)。與此同時(shí)，通導(dǎo)晶體管256關(guān)閉從而使鎖存器250如前所述隨著檢測(cè)放大器的斷面而與檢測(cè)放大電路的其余部分隔離。因此在檢測(cè)放大器完成斷電之前保存數(shù)據(jù)。此外通過(guò)將檢測(cè)放大輸出231與鎖存器去耦合，斷電序列可能發(fā)生的過(guò)渡不會(huì)損壞鎖存器狀態(tài)。
參見圖7，它是圖4所示時(shí)序電路64的細(xì)節(jié)。SAEN信號(hào)作為圖7所示電路的NOR門303輸出而引出。NAND門301在信號(hào)EN高電平時(shí)使時(shí)序電路處于使能態(tài)。NAND門301接收的輸入÷8時(shí)鐘信號(hào)由譯碼器延遲電路302延遲時(shí)間Δt0。譯碼器延遲302提供了足夠的延時(shí)使地址寄存器40(圖1)增一并使地址譯碼器60、62(圖4)在檢測(cè)放大器200實(shí)際使能之前能訪問(wèn)存儲(chǔ)器的位置。在÷8時(shí)鐘的脈沖寬度過(guò)窄時(shí)反相器鏈306確保了最小延遲從而通過(guò)延遲通導(dǎo)晶體管310的偏壓而增一和譯碼下一地址。
在延遲Δta之后，÷8時(shí)鐘使得NOR門303的輸出(SAEN)為高電平，從而開啟檢測(cè)放大器200。檢測(cè)延遲電路304延遲÷8時(shí)鐘以確保SAEN脈沖在時(shí)段Δts內(nèi)保持原狀，該時(shí)段足以使檢測(cè)放大器檢測(cè)到存儲(chǔ)器單元的狀態(tài)。
圖7示出了÷8時(shí)鐘與SAEN脈沖之間的相對(duì)時(shí)序。在時(shí)刻t0，時(shí)鐘到達(dá)并且被電路302延遲一段時(shí)間Δt1。在時(shí)刻t1，SAEN在一段時(shí)間Δts達(dá)到高電平，使檢測(cè)放大器200處于使能態(tài)。在時(shí)刻t2，SAEN為低電平，從而關(guān)閉檢測(cè)放大器。
以下借助圖8的時(shí)序圖描述串行配置存儲(chǔ)器的操作。如圖所示，地址由每第八個(gè)時(shí)鐘產(chǎn)生(在圖1中經(jīng)÷8時(shí)鐘60)。在某一時(shí)鐘(稱為時(shí)鐘1)，地址開始轉(zhuǎn)變。如上所述，在時(shí)鐘1不久(圖7的Δta)，SAEN經(jīng)定時(shí)器64變?yōu)楦唠娖揭蚤_啟檢測(cè)放大電路66。SAEN在一段時(shí)間(圖7的Δts)內(nèi)處于高電平，該時(shí)段足以檢測(cè)到所尋址存儲(chǔ)器位置的八個(gè)比特。SAEN隨后變?yōu)榈碗娖讲⑶以跈z測(cè)放大鎖存器250內(nèi)八個(gè)檢測(cè)的比特保持原狀，保持原狀的數(shù)據(jù)在圖8中用INT DATA表示。
與此同時(shí)，如圖8中的EXT DATA所示，先前從存儲(chǔ)位置Dn-1讀取的數(shù)據(jù)位移出數(shù)據(jù)寄存器42。實(shí)際上在時(shí)鐘0，Dn-1的比特1被移出。在大多數(shù)時(shí)間內(nèi)數(shù)據(jù)被移出數(shù)據(jù)寄存器42，SER/PAR為高電平，回顧圖2A和3可知這使存儲(chǔ)比特隨每個(gè)時(shí)鐘而右移。
對(duì)于時(shí)鐘1-7，Dn-1的比特2-8被移出數(shù)據(jù)寄存器。在時(shí)鐘7，Dn-1的比特8被移出。而且在時(shí)鐘7，SER/PAR一直到時(shí)鐘8為止為低電平。參見圖2A和3，SER/PAR上的低電平使得開關(guān)41將來(lái)自數(shù)據(jù)線21n的檢測(cè)數(shù)據(jù)加載入寄存器鎖存器42n。在圖8所示的情況下，在時(shí)鐘8，數(shù)據(jù)為Dn。因此當(dāng)時(shí)鐘8來(lái)臨時(shí)，被移出數(shù)據(jù)寄存器的下一位是Dn的第一位，在時(shí)鐘1-7期間(當(dāng)Dn-1正被移出時(shí))存儲(chǔ)器位置被讀取并被存儲(chǔ)在檢測(cè)放大器200鎖存器250內(nèi)。
在時(shí)鐘1’-7’，包含Dn的各位被移出數(shù)據(jù)寄存器。如時(shí)序圖所示，該過(guò)程被不斷重復(fù)。下一地址An+1在時(shí)鐘1’出現(xiàn)，開啟檢測(cè)放大器以讀取Dn+1的八個(gè)比特并在關(guān)閉檢測(cè)放大器之前鎖存在鎖存器250內(nèi)。Dn+1個(gè)比特在鎖存器250內(nèi)保持原狀直到時(shí)鐘7’，此時(shí)Dn的比特8被移出而Dn+1的各比特被加載入數(shù)據(jù)寄存器(通過(guò)使SER/PAR處于低電平)，從而在時(shí)鐘8’，移出數(shù)據(jù)寄存器42的下一比特為Dn+1的第一比特。
以下幾點(diǎn)需要指明首先，在每第八個(gè)時(shí)鐘開啟八個(gè)檢測(cè)放大器200的每一個(gè)并只在一段足以譯碼地址和檢測(cè)一個(gè)比特的時(shí)間內(nèi)保持原狀。如時(shí)序圖所示，這可以使檢測(cè)放大器在移出前面讀取字節(jié)的八個(gè)時(shí)鐘的大部分時(shí)間內(nèi)關(guān)閉。這大大節(jié)省了檢測(cè)放大器的穩(wěn)態(tài)電流，明顯減少了功耗。
其次，最終的比特流輸出與外部時(shí)鐘同步。更為重要的是，比特流的輸出速率獨(dú)立于檢測(cè)放大器的運(yùn)行速度。這是由于在本發(fā)明中采用了流水線處理技術(shù)。如時(shí)序圖所示，在任一時(shí)刻被讀取的存儲(chǔ)器位置總要比被輸出比特的存儲(chǔ)器位置提前一個(gè)位置。存儲(chǔ)器位置總是“預(yù)先提取”而前面“提取”的位置正被輸出。這種讀取操作與比特流輸出操作的交疊使得比特率速率與檢測(cè)放大器的速度脫鉤。因此與現(xiàn)有技術(shù)不同，比特流的速率不再受制于檢測(cè)放大器的速度。比特率只是外部時(shí)鐘頻率的函數(shù)。
第三，這種結(jié)構(gòu)很容易擴(kuò)大到大于八比特?cái)?shù)據(jù)的規(guī)模。例如通過(guò)提供另外的檢測(cè)放大器就可以簡(jiǎn)單地容納16比特?cái)?shù)據(jù)路徑。如圖8所示相對(duì)的時(shí)序關(guān)系仍然保持不變。因此對(duì)于更高的時(shí)鐘頻率，如果檢測(cè)時(shí)間近似等于串行輸出八比特的時(shí)間，則將數(shù)據(jù)規(guī)模擴(kuò)大至16比特將提供更寬的數(shù)據(jù)檢測(cè)窗口。
圖1還示出了本發(fā)明實(shí)施例的改進(jìn)。在這種改進(jìn)中，地址計(jì)數(shù)器40包含虛線的輸入以從外部源接收初始地址。這使得可以將地址計(jì)數(shù)器預(yù)設(shè)至除存儲(chǔ)器位置零以外的其它位置從而可以從存儲(chǔ)器陣列20的任意位置開始比特流。對(duì)于可重新設(shè)置的FPGA，這是有用的，在那里多個(gè)設(shè)置比特流可以存儲(chǔ)在配置存儲(chǔ)器內(nèi)從而可以將任一設(shè)置在運(yùn)行時(shí)間時(shí)送至FPGA。
權(quán)利要求
1.一種存儲(chǔ)器件(100)，其特征在于包含用于輸出比特?cái)?shù)據(jù)流的單個(gè)數(shù)據(jù)位置指示器；用于接收時(shí)鐘脈沖的時(shí)鐘位置指示器；組織為多個(gè)N比特?cái)?shù)據(jù)的的存儲(chǔ)器陣列(20)，它包含譯碼器(60，62)用于提供對(duì)存儲(chǔ)器陣列內(nèi)存儲(chǔ)器位置的訪問(wèn)；在每第N個(gè)時(shí)鐘脈沖時(shí)訪問(wèn)存儲(chǔ)器位置的裝置(32，40，60)；并聯(lián)耦合的檢測(cè)電路(66)，用來(lái)檢測(cè)所訪問(wèn)存儲(chǔ)器位置的N個(gè)比特；使檢測(cè)電路在一段足以檢測(cè)存儲(chǔ)器位置N個(gè)比特的時(shí)間內(nèi)處于使能狀態(tài)的裝置(64)；N比特?cái)?shù)據(jù)寄存器(42)，被耦合用來(lái)從檢測(cè)電路接收N個(gè)比特，數(shù)據(jù)寄存器包括在每個(gè)時(shí)鐘脈沖將一個(gè)比特移出的裝置；將來(lái)自檢測(cè)電路的N個(gè)比特加載入數(shù)據(jù)寄存器以響應(yīng)將第N個(gè)比特移出數(shù)據(jù)寄存器的裝置(36)；在加電周期內(nèi)將數(shù)據(jù)預(yù)先加載入數(shù)據(jù)寄存器的裝置(34，44)；據(jù)此，存儲(chǔ)器的數(shù)據(jù)在將寄存器裝置內(nèi)所包含的先前被訪問(wèn)的存儲(chǔ)數(shù)據(jù)的N個(gè)比特被移出的同時(shí)被訪問(wèn)和檢測(cè)，存儲(chǔ)器訪問(wèn)/檢測(cè)操作和數(shù)據(jù)輸出操作以流水線方式進(jìn)行從而使比特流的比特率獨(dú)立于檢測(cè)電路的運(yùn)行速度。
2.如權(quán)利要求1所述的存儲(chǔ)器件，其特征在于進(jìn)一步包含高速緩存寄存器(44)和裝置(48，44n)，用于在加電序列期間將數(shù)據(jù)加載入高速緩存寄存器，還包含在復(fù)位序列期間將數(shù)據(jù)從高速緩存寄存器轉(zhuǎn)移至數(shù)據(jù)寄存器的裝置。
3.如權(quán)利要求1所述的存儲(chǔ)器件，其特征在于檢測(cè)電路包含N個(gè)檢測(cè)放大器。
4.如權(quán)利要求1所述的存儲(chǔ)器件，其特征在于訪問(wèn)裝置包含除以N電路(60)，耦合除以N電路以接收時(shí)鐘脈沖使每N個(gè)時(shí)鐘產(chǎn)生一個(gè)脈沖。
5.如權(quán)利要求4所述的存儲(chǔ)器件，其特征在于訪問(wèn)裝置包含與除以N電路耦合的地址計(jì)數(shù)器(40)以產(chǎn)生連續(xù)的存儲(chǔ)器地址序列，計(jì)數(shù)器與譯碼器(60，62)耦合以產(chǎn)生由連續(xù)存儲(chǔ)器位置序列組成的比特流。
6.如權(quán)利要求5所述的存儲(chǔ)器件，其特征在于地址計(jì)數(shù)器包含將初始地址加載入計(jì)數(shù)器的裝置，從而使比特流可以從存儲(chǔ)器陣列的任意位置開始。
7.如權(quán)利要求1所述的存儲(chǔ)器件，其特征在于訪問(wèn)裝置包含用于從存儲(chǔ)器件外部源接收存儲(chǔ)器地址的裝置，該接收裝置與譯碼器耦合以產(chǎn)生由任意存儲(chǔ)器位置序列組成的比特流。
8.如權(quán)利要求1所述的存儲(chǔ)器件，其特征在于使檢測(cè)放大器處于短暫使能狀態(tài)的裝置(64)包含觸發(fā)器電路(303)以產(chǎn)生使能脈沖從而響應(yīng)訪問(wèn)存儲(chǔ)器位置的裝置，還包含耦合的時(shí)序電路(304)，在檢測(cè)存儲(chǔ)器位置N個(gè)比特所需時(shí)間間隔之后產(chǎn)生消除使能狀態(tài)的脈沖。
9.如權(quán)利要求8所述的存儲(chǔ)器件，其特征在于觸發(fā)器電路包含延遲電路(302，306)以在訪問(wèn)存儲(chǔ)器位置之后產(chǎn)生使能脈沖。
10.如權(quán)利要求1所述的存儲(chǔ)器件，其特征在于N為2的冪次方。
11.如權(quán)利要求10所述的存儲(chǔ)器件，其特征在于N為8。
12.如權(quán)利要求10所述的存儲(chǔ)器件，其特征在于N為16。
13.一種在存儲(chǔ)器件中以每時(shí)鐘信號(hào)周期一個(gè)比特的速率輸出存儲(chǔ)器陣列內(nèi)數(shù)據(jù)的方法，其特征在于包含以下步驟在加電序列期間將來(lái)自存儲(chǔ)器陣列的第一數(shù)據(jù)加載入數(shù)據(jù)寄存器；與時(shí)鐘信號(hào)同步地串行移出數(shù)據(jù)寄存器內(nèi)的數(shù)據(jù)從而產(chǎn)生串行比特流；在移出數(shù)據(jù)寄存器內(nèi)數(shù)據(jù)最后一個(gè)比特之前讀取存儲(chǔ)器陣列內(nèi)下一數(shù)據(jù)并將下一數(shù)據(jù)的各比特以并行方式加載入數(shù)據(jù)寄存器；以及對(duì)存儲(chǔ)器陣列內(nèi)其它數(shù)據(jù)重復(fù)移出和訪問(wèn)的步驟；因此一旦將數(shù)據(jù)寄存器內(nèi)數(shù)據(jù)的最后一個(gè)比特移出下一數(shù)據(jù)就準(zhǔn)備串行移出，從而使得比特流的速率不受制于從存儲(chǔ)器讀取數(shù)據(jù)的時(shí)間而是等于時(shí)鐘信號(hào)周期。
14.如權(quán)利要求13所述的方法，其特征在于進(jìn)一步包含在加電序列期間將第一數(shù)據(jù)加載入高速緩存寄存器并在復(fù)位序列期間將高速緩存寄存器內(nèi)的數(shù)據(jù)加載入數(shù)據(jù)寄存器。
15.如權(quán)利要求13所述的方法，其特征在于讀取下一數(shù)據(jù)的步驟包含產(chǎn)生下一數(shù)據(jù)的地址；譯碼下一數(shù)據(jù)的地址；以及檢測(cè)下一數(shù)據(jù)的N個(gè)比特，它包含開啟檢測(cè)放大器以同時(shí)檢測(cè)每個(gè)比特并在一段足以檢測(cè)每個(gè)比特的時(shí)間之后關(guān)閉檢測(cè)放大器。
16.如權(quán)利要求15所述的方法，其特征在于檢測(cè)放大器在譯碼步驟之后開啟，并且所述時(shí)間段包含檢測(cè)下一數(shù)據(jù)一個(gè)比特的時(shí)間。
17.如權(quán)利要求15所述的方法，其特征在于進(jìn)一步包含在關(guān)閉檢測(cè)放大器之前將檢測(cè)比特存儲(chǔ)在鎖存器內(nèi)的步驟。
18.如權(quán)利要求17所述的方法，其特征在于產(chǎn)生下一數(shù)據(jù)地址的步驟是使地址計(jì)數(shù)器增一的步驟；因此存儲(chǔ)器陣列是順序輸出的。
19.如權(quán)利要求17所述的方法，其特征在于產(chǎn)生下一數(shù)據(jù)地址的步驟包括從存儲(chǔ)器件外部源接收地址的步驟；因此存儲(chǔ)器陣列的內(nèi)容可以不順序輸出。
20.如權(quán)利要求13所述的方法，其特征在于進(jìn)一步包含接收第一數(shù)據(jù)存儲(chǔ)器位置的地址；因此存儲(chǔ)器陣列可以從第一存儲(chǔ)位置以外的其它位置開始讀取。
21.一種訪問(wèn)存儲(chǔ)器陣列的方法，存儲(chǔ)器陣列組織為多個(gè)N比特?cái)?shù)據(jù)，其特征在于包含以下步驟(a)一次一個(gè)比特地移出數(shù)據(jù)寄存器內(nèi)先前訪問(wèn)的存儲(chǔ)位置的N個(gè)比特；(b)在步驟(a)的移位步驟期間訪問(wèn)存儲(chǔ)位置，包含譯碼存儲(chǔ)位置地址和檢測(cè)包含在存儲(chǔ)位置內(nèi)的N個(gè)比特；(c)在將先前訪問(wèn)的存儲(chǔ)位置的最后一個(gè)比特移出數(shù)據(jù)寄存器之前將步驟(b)內(nèi)檢測(cè)的存儲(chǔ)位置的N個(gè)比特加載入數(shù)據(jù)寄存器；(d)對(duì)下一存儲(chǔ)位置重復(fù)步驟(a)-(c)。
22.如權(quán)利要求21所述的方法，其特征在于下一存儲(chǔ)位置是按照順序排列的。
23.如權(quán)利要求21所述的方法，其特征在于在檢測(cè)存儲(chǔ)位置的N個(gè)比特之后對(duì)用來(lái)檢測(cè)的檢測(cè)放大器斷電，因此在將先前訪問(wèn)的存儲(chǔ)位置的比特移出數(shù)據(jù)寄存器期間的大部分時(shí)間內(nèi)檢測(cè)放大器是斷電的。
24.如權(quán)利要求21所述的方法，其特征在于進(jìn)一步包含在步驟(a)之前，在加電周期內(nèi)將存儲(chǔ)器陣列第一存儲(chǔ)位置的內(nèi)容存儲(chǔ)在存儲(chǔ)高速緩存內(nèi)，并在復(fù)位周期期間將高速緩存的內(nèi)容加載入數(shù)據(jù)寄存器。
25.如權(quán)利要求24所述的方法，其特征在于存儲(chǔ)器陣列是順序訪問(wèn)的。
26.如權(quán)利要求21所述的方法，其特征在于進(jìn)一步包含在步驟(a)之前，在加電周期內(nèi)指定開始的存儲(chǔ)器地址并將其內(nèi)容存儲(chǔ)在存儲(chǔ)高速緩存內(nèi)，并在復(fù)位周期期間將高速緩存的內(nèi)容加載入數(shù)據(jù)寄存器的步驟。
27.如權(quán)利要求21所述的方法，其特征在于進(jìn)一步包含在譯碼存儲(chǔ)器地址之后開啟檢測(cè)存儲(chǔ)器位置內(nèi)容的檢測(cè)放大器的步驟。
28.如權(quán)利要求27所述的方法，其特征在于進(jìn)一步包含在檢測(cè)存儲(chǔ)位置內(nèi)容之后關(guān)閉檢測(cè)放大器的步驟。
全文摘要
一種串行配置存儲(chǔ)器件(100),包含一種以流水線方式讀取數(shù)據(jù)和比特流輸出的結(jié)構(gòu)。因此器件可以僅僅根據(jù)外部時(shí)鐘頻率輸出比特流而不受檢測(cè)放大電路較慢運(yùn)行速度的限制。提供了高速緩存結(jié)構(gòu)(34,44)使得復(fù)位周期內(nèi)預(yù)先加載第一字節(jié)從而使得一旦完成復(fù)位周期器件就可以立即開始輸出比特流。在較佳實(shí)施例中,比特流由串行訪問(wèn)的存儲(chǔ)器位置組成,開始位置為零。在改進(jìn)實(shí)施例中,比特流可以從存儲(chǔ)位置零以外的其它處開始。
文檔編號(hào)G11C7/10GK1244280SQ98801983
公開日2000年2月9日 申請(qǐng)日期1998年11月19日 優(yōu)先權(quán)日1997年11月25日
發(fā)明者薩羅杰·帕塔克, 格倫·A·羅森戴爾, 詹姆斯·E·佩爾, N·漢佐 申請(qǐng)人:愛特梅爾股份有限公司