專利名稱：冗余半導(dǎo)體存貯區(qū)中熔絲可靈活設(shè)置的半導(dǎo)體存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲(chǔ)器，具體涉及如動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器那樣的具有冗余存儲(chǔ)單元和熔絲的半導(dǎo)體存儲(chǔ)器，冗余存儲(chǔ)單元和熔絲用來存儲(chǔ)已壞存儲(chǔ)單元的地址數(shù)據(jù)。
由于現(xiàn)今隨機(jī)存取存儲(chǔ)器(RAM)的密度和復(fù)雜度不斷提高，使制造在內(nèi)部存儲(chǔ)單元陣列內(nèi)完全沒有缺陷的RAM愈加困難。因此，為了提高成品率，一部分存儲(chǔ)單元陣列被設(shè)計(jì)成冗余存儲(chǔ)區(qū)。當(dāng)確定輸入地址正好對(duì)應(yīng)于主存儲(chǔ)器的損壞部分時(shí)，冗余存儲(chǔ)區(qū)中的存儲(chǔ)單元便會(huì)被訪問。芯片上設(shè)計(jì)邏輯電路來貯存主存儲(chǔ)器中損壞部分的地址從而利于向冗余存儲(chǔ)器讀寫數(shù)據(jù)。此邏輯電路包含許多熔絲組，其中一熔絲組內(nèi)的各個(gè)熔絲或斷開或閉合以代表一個(gè)邏輯狀態(tài)。因此每個(gè)熔絲組形成一邏輯字，該邏輯字與主存儲(chǔ)器內(nèi)有損壞的存儲(chǔ)單元或單元組的地址相對(duì)應(yīng)。


圖1是一常規(guī)動(dòng)態(tài)隨機(jī)存取存貯器(DRRAM)集成電路10的簡(jiǎn)化方框圖。DRAM10包括一個(gè)DRAM存貯塊12。該存貯塊12是由存儲(chǔ)單元15構(gòu)成的M×N陣列，其中由M行R1-RM乘N列C1-CN。盡管圖1中只顯示出一個(gè)存儲(chǔ)塊12及相關(guān)電路，事實(shí)上有若干同樣的存儲(chǔ)塊制作在一片DRAM芯片上。在每個(gè)M×N陣列中，K冗余列，由CN-J到CN(其中J＝K-1)和Z冗余行，由RM-Y到RM(其中Y＝Z-1)被指定為冗余存儲(chǔ)器。行譯碼器邏輯電路13對(duì)并行行地址輸入信號(hào)RA譯碼，根據(jù)行地址選中行R1至RM -Z中的一行或多行。同樣，列譯碼器邏輯電路11根據(jù)列地址輸入信號(hào)CA選中列C1至CN-K中的一列或幾列。向特定的存儲(chǔ)單元或諸單元15讀寫數(shù)據(jù)，單元或諸單元必須被行譯碼器13和列譯碼器11同時(shí)選中。數(shù)據(jù)在與各存儲(chǔ)單元相連接的數(shù)據(jù)線上流動(dòng)，流動(dòng)方向由讀寫信號(hào)R/W控制。
列和行熔絲排(bank)18和18＇，分別包括多組熔絲，其中每組熔絲貯存一個(gè)與損壞的列或行相對(duì)應(yīng)的列或行地址。每個(gè)熔絲是激光易熔連接，一般是由多晶硅或金屬構(gòu)成并由一層均勻電介質(zhì)覆蓋，如二氧化硅。DRAM制造完后，必須對(duì)其存儲(chǔ)陣列進(jìn)行測(cè)試從而決定哪一行或列含有損壞的存儲(chǔ)單元，該相應(yīng)的地址用激光燒斷選中的熔絲連接以斷開電連接從而將地址寫進(jìn)熔絲組。每個(gè)熔絲組有10根熔絲以貯存一列或一行地址。
當(dāng)DRAM芯片通電后，列和行熔絲排的熔絲信息被作為并行數(shù)據(jù)寫入各自的列和行熔絲鎖存器16和16＇。芯片作業(yè)期間熔絲鎖存器由相關(guān)的列和行熔絲譯碼器14、14＇讀取。向列譯碼器邏輯電路11輸入的列地址CA動(dòng)態(tài)地提供給列熔絲譯碼器14，列熔絲譯碼器14將其與熔絲鎖存器16中的地址比較。若相匹配，列譯碼器邏輯電路11將不選中對(duì)應(yīng)該地址的列選擇線CSLi。相反，列熔絲譯碼器14將選中列選擇線CSLN-J～CSLN中的某一根以激活數(shù)據(jù)存儲(chǔ)區(qū)的一冗余列。與此類似，行熔絲譯碼器14與行譯碼器13一起操作選中冗余行選擇線RSLM-Y～RSLM中的任一行。
圖2是現(xiàn)有DRAM芯片技術(shù)，64M芯片的典型結(jié)構(gòu)圖。區(qū)域20放置有4個(gè)16M存儲(chǔ)塊12a～12d，在存儲(chǔ)塊12a～12d之間的中心區(qū)域有與各存儲(chǔ)器鄰接的各自譯碼器/熔絲譯碼器24a～24d。每一個(gè)譯碼器/熔絲譯碼器24a-24d(以后稱譯碼器14a～24d)包括上面討論過的列譯碼器邏輯電路11和與它關(guān)聯(lián)的列熔絲譯碼器14以及/或者行譯碼器邏輯電路13和與它關(guān)聯(lián)的行熔絲譯碼器14＇。熔絲鎖存器26a～26d和熔絲排28a～28d與各自的譯碼器24a～24d相鄰接。一般的DRAM含有成千的熔絲，每根熔絲與相關(guān)的熔絲鎖存器連接。所以熔絲排緊挨著熔絲鎖存器和熔絲譯碼器以減少需要的連線。其它電路如時(shí)序和控制邏輯電路31a，31b及地址緩沖器41，位于遠(yuǎn)離存儲(chǔ)塊的區(qū)域30a和30b中。
DRAM常用的封裝技術(shù)叫作芯片引線架(leadframe)技術(shù)(LOC)，引線架是利用LOC“帶”固定在芯片表面的。引線架支持導(dǎo)電的引線或端子與芯片內(nèi)部電子線路的連接。LOC帶不僅用作芯片與引線架的物理連接，也作為焊線(bondwire)與引線末端相連接時(shí)的“軟緩沖器”。壓焊只允許在有帶支持的引線區(qū)域進(jìn)行。
如圖2所示，LOC帶32穿過DRAM 10，覆蓋在兩個(gè)存儲(chǔ)體12a，12b上。一排電觸墊(contact pad)34置于布線層頂部與底部之間中間處。焊線23將觸墊34與引線33電連接。連到觸墊34的電路連線包括地址輸入線，R/W線等等。LOC帶32的放置受熔絲排28a～28d的限制-出于可靠性因素。LOC帶吸潮，如果離熔絲區(qū)靠太近，就得考慮對(duì)無保護(hù)的熔絲的影響。因而，LOC帶32需要截?cái)嘁员苊饴又寥劢z排。常規(guī)的帶設(shè)計(jì)原則要求帶至少截?cái)?mm。這樣帶總長(zhǎng)度的減短導(dǎo)致引線距變小。減小的引線距對(duì)存儲(chǔ)器是個(gè)問題，在存儲(chǔ)器中大量的引線須容納在定尺寸小的芯片上，如基于0.25μm技術(shù)的64M DRAM設(shè)計(jì)。例如，芯片長(zhǎng)度在10mm級(jí)，帶截?cái)?mm使引線距變窄近10％。
另一種方法不截?cái)郘OC帶，假設(shè)熔絲可以移到芯片另一區(qū)域，如30a、30b。將熔絲移到30a、30b或芯片其它區(qū)域中的任一區(qū)域都要求有大量的連接線使熔絲與熔絲鎖存器相連從而完成并行熔絲熔斷數(shù)據(jù)轉(zhuǎn)送。另外，熔絲原則上可以與熔絲鎖存器和譯碼器邏輯電路一起移出；然而這將以導(dǎo)致大量的連接線和犧牲速度為代價(jià)。因此現(xiàn)有技術(shù)結(jié)構(gòu)將熔絲放置得靠近相關(guān)的熔絲鎖存器和譯碼器邏輯電路，將熔絲移動(dòng)中只能得到有限的靈活度。
因此需要一種存儲(chǔ)結(jié)構(gòu)，既能避免截?cái)郘OC帶而導(dǎo)致引線距變短，又不需采用過于復(fù)雜的連線布置。
本發(fā)明涉及一種具有一主存儲(chǔ)單元陣列和諸冗余存儲(chǔ)單元的半導(dǎo)體存儲(chǔ)器，其具有與熔絲鎖存器物理上相分離的大量熔絲。物理分隔的可行性靠加入一串行轉(zhuǎn)輸電路將來自熔絲的熔絲數(shù)據(jù)串行傳送到熔絲鎖存器。結(jié)果只需要少量的連線將熔絲與熔絲鎖存器連接，因而便于存儲(chǔ)器內(nèi)靈活設(shè)置熔絲。
在示范性實(shí)施例中，熔絲以熔絲組的形式設(shè)置以存貯地址信息，每根熔絲不論斷開或閉合都對(duì)應(yīng)于一地址的一個(gè)位，此地址是主存儲(chǔ)單元陣列中的至少一個(gè)損壞的單元地址。半導(dǎo)體存儲(chǔ)器工作期間，熔絲鎖存器存貯所接收到的來自熔絲的地址信息以便于冗余存儲(chǔ)單元的存貯數(shù)據(jù)來代替主存儲(chǔ)陣列中已壞單元的數(shù)據(jù)，串行轉(zhuǎn)換電路至少將熔絲中一些地址信息串行傳送到所述的鎖存器，這樣，可采用少量總線以串行方式同時(shí)傳輸來自相應(yīng)少量熔絲的熔絲數(shù)據(jù)。其優(yōu)點(diǎn)是，串行讀取熔絲數(shù)據(jù)不會(huì)導(dǎo)致常規(guī)工藝存儲(chǔ)器中并行同時(shí)傳送所有熔絲數(shù)據(jù)所引起的大電涌現(xiàn)象。
串行傳輸電路包括與熔絲排相鄰的第一移位寄存器，與熔絲鎖存器相鄰的第二移位寄存器，耦連在各寄存器上的、使熔絲數(shù)據(jù)傳輸?shù)较鄳?yīng)鎖存器同步的時(shí)序與控制邏輯電路。具備這種結(jié)構(gòu)，可以在低功耗的情況下刷新熔絲鎖存器。為達(dá)到這種目的，移位寄存器可改為環(huán)形寄存器。
半導(dǎo)體存儲(chǔ)器多半是使用引線架(LOC)封裝技術(shù)的DRAM。由于熔絲排可以從主存儲(chǔ)單元陣列移出，產(chǎn)生的有利之處是LOC帶可以不被截?cái)喽B續(xù)延伸穿過存儲(chǔ)器，結(jié)果引線距比常規(guī)工藝設(shè)計(jì)中增大了。
參照附圖，此處說明一下本發(fā)明的優(yōu)選實(shí)施例，在附圖中相同部件用相同參考號(hào)表示。
圖1是現(xiàn)有技術(shù)DRAM集成電路的簡(jiǎn)單框圖；圖2是現(xiàn)有技術(shù)DRAM的布線圖；圖3是表示按照本發(fā)明的存儲(chǔ)器結(jié)構(gòu)；圖4是將熔絲數(shù)據(jù)傳送到熔絲鎖存器的串行數(shù)據(jù)轉(zhuǎn)換電路的原理圖；圖5是說明在圖4電路中各種時(shí)序信號(hào)的流程圖；圖6是說明允許熔絲鎖存器刷新的已調(diào)整過的串行數(shù)據(jù)轉(zhuǎn)換電路的原理圖。
圖7說明低功耗實(shí)現(xiàn)熔絲鎖存器刷新的時(shí)序信號(hào)。
本發(fā)明涉及具有冗余存儲(chǔ)單元的存儲(chǔ)器件。本發(fā)明使得貯存在存儲(chǔ)陣列中有損壞的存儲(chǔ)單元的地址的熔絲的設(shè)置的靈活性增加。這種靈活性的增加，如前面所述，有助于設(shè)計(jì)和制造高密集度存儲(chǔ)器件。為便于討論，本發(fā)明僅在一DRAM芯片背景下進(jìn)行描述。然而，本發(fā)明還有更廣泛的應(yīng)用。僅舉個(gè)例說明，該發(fā)明在那些用熔絲或其它位存貯元件來存貯已壞存儲(chǔ)單元地址的其它存儲(chǔ)器件中都適用，如EDD-DRAM，SDRAM，RAMBUS-DRAM，SLDRAM，MDRAM，或SRAM。
參照?qǐng)D3，其中所示為按照本發(fā)明的半導(dǎo)體存儲(chǔ)器50的結(jié)構(gòu)圖。圖中所示存儲(chǔ)器50是一個(gè)DRAM。存儲(chǔ)器50是上面已討論過的存儲(chǔ)器10的改進(jìn)型，至少一些熔絲排已從存儲(chǔ)塊12a～12d之間的芯片中心區(qū)域移出。熔絲排28a、28b已移到區(qū)域30a內(nèi)未被使用的硅區(qū)域。結(jié)果LOC帶32可以連續(xù)橫穿芯片，從而使引線距增大。引線距增加是可能的，因?yàn)橐€33可與LOC帶中心區(qū)相連，與位于中心的觸墊如34＇和34＂線壓焊連接。另外，存儲(chǔ)器50在熔絲排與它們各自的熔絲鎖存器之間使用了串行數(shù)據(jù)轉(zhuǎn)換器，從而減少了熔絲與熔絲鎖存器之間的連線。
在所示實(shí)施例中，下部的熔絲排28c，28d仍保留在與各自熔絲鎖存器26c、26d鄰接的原來位置上。另外，也可將這些熔絲排從熔絲鎖存器移開?？傊景l(fā)明允許熔絲在放置上具有高度的靈活性，從而使其它芯片上的電路靈活地布置。
熔絲排28a、28b與相關(guān)的熔絲鎖存器26a、26b的物理分離由串行數(shù)據(jù)轉(zhuǎn)換電路(SDTC)10完成。在實(shí)施例中，SDTC包括并/串(P/S)轉(zhuǎn)換器52a、52b、串/并(S/P)轉(zhuǎn)換器54a、54b和芯片上有關(guān)的時(shí)序和控制邏輯電路58。(此處短語“并/串”指將并聯(lián)線上來的數(shù)據(jù)轉(zhuǎn)換成減少了線數(shù)的串行數(shù)據(jù)，類似地，“串/并”指將一根線或n根線上的串行數(shù)據(jù)轉(zhuǎn)換成許多線上并行傳輸?shù)臄?shù)據(jù))?！按?并”轉(zhuǎn)換器54a、54b緊挨各自的熔絲鎖存器26a、26b，占據(jù)先前熔絲排的位置。對(duì)應(yīng)于已壞存儲(chǔ)單元的地址被貯存在熔絲排中，每根熔絲貯存地址的一位。例如，把熔絲分成熔絲組，每組由10根熔絲組成來存貯10位的列或行地址。在芯片上電期間，熔絲數(shù)據(jù)由并聯(lián)線傳送到并/串轉(zhuǎn)換器52a和52b，這種傳輸接下來也要討論。
包括n條總線的總線59將每個(gè)P/S轉(zhuǎn)換器與各自的S/P轉(zhuǎn)換器連接。總線59將P/S轉(zhuǎn)換器中的數(shù)據(jù)串行傳送至S/P轉(zhuǎn)換器。S/P再將并行線上的數(shù)據(jù)傳輸至相鄰的熔絲鎖存器來貯存。每次串行傳輸含有n根熔絲的信息。因此，n數(shù)值越低，將所有熔絲信息傳送到鎖存器所需的傳輸次數(shù)就越多。例如，極端情況n＝1，每次串行轉(zhuǎn)換只包含一根熔絲信息。盡管串行線n多可以減少熔絲信息傳送到鎖存器的傳送時(shí)間，但都需要耗費(fèi)更多的連線。因此，在選擇串行數(shù)據(jù)線59的根數(shù)時(shí)，在傳輸速度VS.與連線復(fù)雜度之間有個(gè)折衷的考慮。
理論上講，n可在1≤n≤G范圍內(nèi)選，G等于熔絲排中的熔絲數(shù)。然而為提高傳輸率，G應(yīng)該是n的倍數(shù)。另外，n的上限應(yīng)是G/2。在實(shí)施例中，n應(yīng)選在1≤n≤G/2內(nèi)。
一般熔絲數(shù)據(jù)是在存儲(chǔ)芯片上電過程中傳輸?shù)?。因?yàn)樯想娺^程常常很慢，因而n可選擇低的值以減少連線及連線所占的芯片面積。n的取值范圍最好選在4～10根總線。這個(gè)總線數(shù)目在通常上電消耗的時(shí)間內(nèi)，一般能充分串行傳輸貯存在一典型64M DPAM等的成千個(gè)熔絲中的地址數(shù)據(jù)。
在存儲(chǔ)器50的熔絲與鎖存器之間采用串行數(shù)據(jù)傳輸?shù)牧硪粌?yōu)點(diǎn)是減小了熔絲讀取操作期間的電涌。在現(xiàn)有技術(shù)中，熔絲鎖存器常常同時(shí)切換來傳輸?shù)竭_(dá)的熔絲數(shù)據(jù)，因而產(chǎn)生一電涌。由于串行傳輸技術(shù)在任何時(shí)間內(nèi)只激活少量鎖存器因而避免了這種電涌。
存貯器50的其它方面大致與前面所述圖1和圖2中存貯器10的情況類似。例如，譯碼器24a～24d工作時(shí)將輸入地址與貯存在相應(yīng)鎖存器26a-26d中的地址進(jìn)行比較。當(dāng)訪問地址正是一已壞地址的行或列，則相應(yīng)譯碼器24a～24d通過給列選擇線或行選擇加一適當(dāng)電壓來激活相應(yīng)存儲(chǔ)塊12a-12d中的冗余列或行(或其中部分行或列)。
圖4是SDTC 10的原理圖。SDTC完成將熔絲數(shù)據(jù)從熔絲排28至熔絲鎖存器排26的串行傳輸。熔絲排包括G根熔絲F1～FG。熔絲鎖存器排對(duì)應(yīng)于熔絲F1～FG也有G個(gè)鎖存單元L1-LG。SDTC將熔絲F1的信息傳輸?shù)较鄳?yīng)鎖存單元Li，其中i從1～G，包括n根數(shù)據(jù)線的數(shù)據(jù)總線59將n個(gè)熔絲信息一次串行傳輸?shù)絥個(gè)相應(yīng)的鎖存單元。這樣，完成所有熔絲信息到鎖存器的傳輸需傳輸G/n次。
一移位寄存器SR1和一系列開關(guān)S1-SG可共同完成并行向串行的轉(zhuǎn)換功能。每個(gè)開關(guān)連到一相應(yīng)的熔絲Fi，其中i從1～G。這些開關(guān)是，如場(chǎng)效應(yīng)晶體管FET。時(shí)序和控制邏輯(TCL)58a和58b分別控制移位寄存器SR1和SR2。如圖所示，TCL收到一輸入上電信號(hào)，產(chǎn)生輸出信號(hào)Set_1(置1)，reset(復(fù)位)和CLK(時(shí)鐘)信號(hào)。時(shí)鐘CLK可以是與系統(tǒng)時(shí)鐘相聯(lián)的也可以由單獨(dú)時(shí)鐘產(chǎn)生的CLK脈沖。TCL 58b通過接收來自TCL 58a的CLK信號(hào)而與TCL 58a同步。移位寄存器SR1響應(yīng)TCL 58a的輸出，向鎖存器開始串行傳輸熔絲信息。
移位寄存器包括，如，G/n位，其對(duì)應(yīng)于將所有熔絲信息存儲(chǔ)到鎖存器所需的傳輸次數(shù)。移位寄存器SR1的每一位連接到一組n個(gè)開關(guān)。任一組內(nèi)的開關(guān)都不與移位寄存器SR1中的其它位相連。另外該組內(nèi)的各開關(guān)將它們各自的熔絲與n根總線中特有的一根相聯(lián)。當(dāng)TCL將熔絲信息由熔絲排串行傳送到熔絲鎖存器排時(shí)，移位寄存器SR1在每個(gè)時(shí)鐘周期內(nèi)激活唯一一組開關(guān)，使相關(guān)熔絲信息傳送到總線上。
移位寄存器SR2與鎖存排26共同完成串行到并行的轉(zhuǎn)轉(zhuǎn)功能。在同一實(shí)施例中，移位寄存器SR2與SR1完全一樣，移位寄存器SR2響應(yīng)TCL 58b的輸出。如圖中所示，各單獨(dú)的TCL用來控制移位寄存器SR1和SR2。另外，也可以用共同的TCL來控制兩個(gè)移位寄存器。移位寄存器SR2的每一位激活一組n個(gè)鎖存單元來存貯由數(shù)據(jù)線傳送的信息。任一組內(nèi)的鎖存單元都不與移位寄存器SR2中的其它位相連。另外該組內(nèi)各鎖存單元存貯n條總線中特有的一根總線的信息。當(dāng)TCL開始將熔絲信息由熔絲排向熔絲鎖存器排串行傳輸時(shí)，移位寄存器SR2在每個(gè)時(shí)鐘周期內(nèi)激活唯一一組鎖存器，使總線上相應(yīng)的熔絲信息存貯到鎖存器中。
移位寄存器的一位對(duì)應(yīng)于一個(gè)寄存器單元。如圖所示，移位寄存器SR1和SR2都包括G/n個(gè)移位寄存器單元，分別是C1-CG/n和C1′-CG/n＇。實(shí)施例中，每個(gè)移位寄存器單元C1或C1＇(除去最后單元CG/n和CG/n＇)都包括兩個(gè)觸發(fā)器，分別是FFiA和FFiB或FFiA′和FFiB＇。各單元的“A”觸發(fā)器的X輸出對(duì)應(yīng)于移位寄存器的各位。這樣X輸出與一組n根特有(unique)熔絲的每一根相連。“A”觸發(fā)器的每個(gè)X＇輸出連到相應(yīng)的一組n個(gè)鎖存單元的“鎖存置位”輸入端。A、A′和B、B＇觸發(fā)器的X、X＇輸出端分別連到一更高級(jí)觸發(fā)器B、B＇和A、A的輸入端I，I′。根據(jù)描述，移位寄存器是右移位寄存器。即，在每個(gè)時(shí)鐘周期，貯存在其中的數(shù)據(jù)向右移動(dòng)一位，另外，其它寄存器也是可以采用的，如左移位寄存器或左移位寄存器與右移位寄存器相結(jié)合都可以用，只要SDTC的結(jié)構(gòu)構(gòu)造成使來自每個(gè)熔絲的信息傳輸?shù)较鄳?yīng)的鎖存單元。例如圖4中，n＝4。這樣一次有4個(gè)熔絲的數(shù)據(jù)同時(shí)在數(shù)據(jù)總線591-594上傳輸?shù)芥i存排26中的相應(yīng)的4個(gè)鎖存單元。
現(xiàn)在圖4中的電路工作過程參照?qǐng)D5的時(shí)序圖討論。工作時(shí)，當(dāng)存儲(chǔ)器在t＝t0時(shí)加電，一“上電(poweron)”脈沖加在TCL 58上。作為響應(yīng)，TCL產(chǎn)生一復(fù)位信號(hào)使移位寄存器SR1和SR2內(nèi)所有觸發(fā)器復(fù)位為邏輯0輸出。然后在t1時(shí)刻，TCL 58內(nèi)的時(shí)鐘63開始產(chǎn)生時(shí)鐘脈沖加到移位寄存器SR1和SR2內(nèi)的每一個(gè)觸發(fā)器以執(zhí)行數(shù)據(jù)的移位功能。與第一個(gè)時(shí)鐘脈沖的上升沿同步地產(chǎn)生一Set-1(置1)脈沖。
該Set-1脈沖是高有效(邏輯1)脈沖。使用低有效脈沖(邏輯0)也可以。實(shí)施例中，Set-1的脈寬比時(shí)鐘脈寬略長(zhǎng)一些。Set-1脈沖寬度比時(shí)鐘脈寬充分長(zhǎng)至能保證置位信號(hào)鎖存在移位寄存器中。例，若Set-1脈沖比時(shí)鐘脈沖先變?yōu)榈碗娖?無效)，則移位寄存器中置位脈沖信號(hào)會(huì)丟失。在下個(gè)時(shí)鐘脈沖到來前，該Set-1脈沖處在無效態(tài)。Set-1分別加在最外面觸發(fā)器FF1A和FF1A＇的數(shù)據(jù)輸入端I1A和I1A＇。隨即，在t1時(shí)刻，邏輯1被傳送至XiA，和XiA＇。在第一時(shí)鐘的下降沿(t2時(shí)刻)，邏輯1被分別傳到觸發(fā)器FF1B、FF1B＇的輸出端X1B、X1B＇。在下個(gè)脈沖到來前的t3時(shí)刻，Set-1落為邏輯0電平，并在數(shù)據(jù)移動(dòng)操作的剩余時(shí)間里一直保持邏輯0電平。
FF1A的輸出線X1A連到FET柵極S1至Sn(Sn＝S4)，當(dāng)t1時(shí)刻Set-1脈沖的邏輯1被傳到X1A，X1A＇時(shí)，F(xiàn)ET的S1-S4導(dǎo)通。此時(shí)，由于其它觸發(fā)器FF2A-FF(G/4)A先前被復(fù)位所以它們的輸出為“0”，因此其它開關(guān)S5-SG都斷開。這樣在t1時(shí)刻與下一時(shí)鐘脈沖上升沿到來(t4時(shí)刻)之間只有熔絲F1-F4的數(shù)被分別傳到總線591-594。由于所有熔絲的一邊接地，所以當(dāng)任一給定熔絲Fi未受觸動(dòng)時(shí)，邏輯0就加到相關(guān)的線59i上。當(dāng)任一熔絲Fi熔斷，高阻態(tài)加到總線上，從而作為邏輯高電平由相關(guān)的鎖存電路Li檢測(cè)到。例如，若總線被預(yù)先沖電到5伏電壓(因?yàn)榇穗妷菏遣槐环烹姷?或者如果芯片上只有弱泄流電路，則可以檢測(cè)到這種狀態(tài)。另外熔絲也可以連到電源，總線接地，這種情形，當(dāng)熔絲斷開時(shí)傳輸?shù)氖沁壿?，當(dāng)熔絲沒斷開，傳輸?shù)氖沁壿?。
在開關(guān)S1～S4閉合期間，即t1和t4之間的時(shí)間，在輸出端X1A＇邏輯高電平加到鎖存器L1-L4的鎖存設(shè)置輸入端。在鎖存設(shè)置輸入端的邏輯高電平使鎖存器激活時(shí)，使線591～594上的熔絲數(shù)據(jù)分別同時(shí)傳到鎖存單元L1-L4。
在第一時(shí)鐘脈沖的下降沿，F(xiàn)F1B、FF1B＇將Set-1的邏輯高電平傳到串接的下級(jí)觸發(fā)器FF2A，F(xiàn)F2A＇的相應(yīng)輸入端I2A、I2A＇。在第二個(gè)時(shí)鐘脈沖的上升沿(t4時(shí)刻)，I2A、I2A＇上的邏輯高電平傳到輸出端X2A，X2A＇，同時(shí)I1A，I1A＇的當(dāng)前邏輯0電平傳到X1A，X1A＇。這就打開開關(guān)S1-S4使鎖存單元L1-L4不能工作，同時(shí)閉合了開關(guān)S5-S8，并且激活了鎖存單元L5-L8(使它們的鎖存設(shè)置輸入端分別與輸出端X2A和X2A＇相連)。這樣，在t4～t6期間(t6對(duì)應(yīng)第三個(gè)時(shí)鐘的上升沿)只有熔絲F5-F8的熔絲數(shù)據(jù)被傳到相應(yīng)的熔絲鎖存單元L5-L8。順序讀取和傳送熔絲數(shù)據(jù)直至最后一組熔絲FG-3-FG的數(shù)據(jù)傳送到相應(yīng)鎖存單元LG-3-LG，(注意在圖4的實(shí)施例中，最后的移位寄存單元CG/n僅包含一個(gè)觸發(fā)器FF(G/n)A。當(dāng)Set-1脈沖的邏輯高電平被傳到該最后觸發(fā)器的X(G/n)A輸出端時(shí)讀取最后一個(gè)熔絲的數(shù)據(jù)。
圖4所示，在移位寄存器SR1和SR2內(nèi)的每個(gè)觸發(fā)器FFi可以包含一個(gè)三態(tài)緩沖倒相器61，其輸入作為觸發(fā)器的數(shù)據(jù)輸入端(如I1A)。時(shí)鐘信號(hào)加在倒相器67，67的輸出連到緩沖器61的選通端。每個(gè)A觸發(fā)器的緩沖端61a在時(shí)鐘脈沖上升沿被選通；而每個(gè)B觸發(fā)器的緩沖端61b在下降沿被選通，另一倒相器65與倒相器61串接。倒相器65的輸出作為觸發(fā)器的輸出端Xi。反饋倒相器63跨接在倒相器65上。復(fù)位信號(hào)加到場(chǎng)效應(yīng)(FET)開關(guān)69的柵級(jí)，當(dāng)復(fù)位信號(hào)是高電平，69導(dǎo)通驅(qū)使輸出Xi為低電平，因而重新復(fù)位觸發(fā)器。在任何情況下，對(duì)本領(lǐng)域技術(shù)人員而言，其它移位寄存觸發(fā)器的結(jié)構(gòu)也可以采用。
更大的好處是，圖4的電路結(jié)構(gòu)只要求最少的n+1條線與相應(yīng)熔絲鎖存區(qū)相連一總線59的n條數(shù)據(jù)線與起同步作用的時(shí)鐘線61。這種實(shí)現(xiàn)既高效又犧牲極少的面積。因而熔絲設(shè)置有高度靈活性。此外，移位寄存器布線可用兩層金屬層，因而數(shù)據(jù)總線和復(fù)位信號(hào)可在寄存區(qū)上的第三層金屬層布線。由于總線的數(shù)目n可以合理地少(如4～6根范圍內(nèi))，電路設(shè)計(jì)實(shí)質(zhì)上由讀取數(shù)據(jù)總線59的金屬間距確定。
以上所述，常規(guī)DRAM設(shè)計(jì)包含大量熔絲。結(jié)果并行讀取所有熔絲信息的存貯器引起大的電涌。但是在本發(fā)明中的讀取熔絲數(shù)據(jù)把消耗的功率分配在較長(zhǎng)的時(shí)間段，因而避免了大的電涌。
傳統(tǒng)DRAM中另一值得重視的是熔絲數(shù)據(jù)可靠性問題。上電的檢測(cè)量很難，并且，盡管內(nèi)部電壓供給很低，但檢測(cè)偶而會(huì)發(fā)生。這會(huì)導(dǎo)致送到熔絲譯碼器無效的熔絲數(shù)據(jù)。另外芯片工作期間供給電壓擾動(dòng)會(huì)擾亂熔絲鎖存器數(shù)據(jù)。
現(xiàn)參照?qǐng)D6，串行數(shù)據(jù)傳輸電路200用來減緩上述提到的數(shù)據(jù)可靠性問題。電路200是圖4中電路100的改進(jìn)型。通過在最末級(jí)移位寄存單元CG/n和CG/n＇分別增加觸發(fā)器FF(G/n)B和FF(G/n)B＇，并將輸出X(G/n)B和X(G/n)B＇分別反饋到第一級(jí)觸發(fā)器的輸入端口I1A和I1A＇，SR1和SR2分別被改進(jìn)為環(huán)形移位寄存器SR1＂，SR2＂。這一改進(jìn)可以連續(xù)刷新熔絲鎖存器，一旦Set-1脈沖的邏輯到達(dá)最末輸出端X(G/n)B和X(G/n)B＇，邏輯1就反饋至I1A和I1A＇，該邏輯1實(shí)際上作為新的Set-1脈沖，熔絲F1-FG的數(shù)據(jù)再次順序地傳到相應(yīng)的鎖存單元L1～LG。于是，只要時(shí)鐘信號(hào)連續(xù)產(chǎn)生，使用環(huán)形移位寄存器，熔絲鎖存器就能夠連續(xù)刷新。另外，時(shí)鐘信號(hào)可以有選擇地暫停以實(shí)現(xiàn)不連續(xù)刷新鎖存器。
通過對(duì)邏輯區(qū)58a＇和58b＇內(nèi)的邏輯電路簡(jiǎn)單調(diào)整，就可在每個(gè)行地址選通(RAS)信號(hào)的低電平時(shí)段內(nèi)，激活時(shí)鐘信號(hào)。這在圖7的時(shí)序圖中得以說明。在每次RAS脈沖的下降沿可激勵(lì)某一數(shù)量的時(shí)鐘信號(hào)?？赏ㄟ^調(diào)整時(shí)鐘頻率來改變每個(gè)RAS脈沖低電平時(shí)段內(nèi)的時(shí)鐘脈沖個(gè)數(shù)。功耗可隨意與刷新所有熔絲鎖存器需要的RAS時(shí)段個(gè)數(shù)作折衷選擇。例如，經(jīng)過32個(gè)RAS時(shí)段對(duì)熔絲進(jìn)行徹底刷新。注意熔絲刷新不一定僅限于RAS，也可選擇在每個(gè)CAS(列地址選通)周期或象上面所述鑒于環(huán)形移位寄存器的連續(xù)刷新過程。
對(duì)TCL作進(jìn)一步改進(jìn)，可在芯片剛接通電源時(shí)，在預(yù)定數(shù)目如8個(gè)初始的僅用作刷新的RAS時(shí)段(ROR)期間，以更快的速度刷新熔絲鎖存器。另外，當(dāng)適當(dāng)?shù)墓┙o電壓(VCC)沖擊(bump)測(cè)試電路(圖中未示出)測(cè)出一VCC沖擊事件時(shí)，被熔絲鎖存器也可被刷新。
以上描述包含許多具體細(xì)節(jié)，這些細(xì)節(jié)不應(yīng)作為本發(fā)明范圍的限制，而僅當(dāng)作優(yōu)先實(shí)施例中的示例。例如，由于所描述的實(shí)施例特別涉及使用熔絲的半導(dǎo)體存儲(chǔ)器，因此那些使用熔絲等效物的存儲(chǔ)器也可以從本發(fā)明得到益處。本領(lǐng)域普通技術(shù)人員應(yīng)理解其它可能的改變也屬于由所附權(quán)利要求書所規(guī)定的本發(fā)明的實(shí)質(zhì)與范圍。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)器，它具有一個(gè)主存儲(chǔ)單元陣列和諸冗余存儲(chǔ)單元，所述存儲(chǔ)器包括多個(gè)存儲(chǔ)地址信息的熔絲，其中每個(gè)熔絲不論處于打開狀態(tài)或閉合狀態(tài)都對(duì)應(yīng)于所述主存儲(chǔ)單元陣列內(nèi)至少一個(gè)已壞單元地址的一位；多個(gè)鎖存器，其在所述半導(dǎo)體存儲(chǔ)器工作期間存儲(chǔ)在所述熔絲中存儲(chǔ)的地址信息以利于在所述諸冗余存儲(chǔ)單元中存儲(chǔ)數(shù)據(jù)，從而作為在所述主存儲(chǔ)單元陣列中損壞單元的替換；和串行轉(zhuǎn)換電路，其可操作用來將所述熔絲中的至少某些所述地址信息串行傳到所述鎖存器。
2.如權(quán)利要求1中的半導(dǎo)體存儲(chǔ)器，其中所述半導(dǎo)體存儲(chǔ)器是一種動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)。
3.如權(quán)利要求1中的半導(dǎo)體存儲(chǔ)器，其中所述半導(dǎo)體存儲(chǔ)器是利用芯片引線架(LOC)封裝技術(shù)封裝的，而且其中一連續(xù)LOC帶延伸穿過所述存貯器。
4.如權(quán)利要求3中的半導(dǎo)體存儲(chǔ)器，包括至少第一和第二主存儲(chǔ)單元陣列，所述熔絲鎖存器置于所述第一和第二存儲(chǔ)單元陣列之間，所述熔絲置于與所述熔絲鎖存器相隔一定空間的所述半導(dǎo)體存儲(chǔ)器的一區(qū)域中，所述LOC帶從所述第一存儲(chǔ)單元陣列連續(xù)延伸穿過所述熔絲鎖存器至所述第二存儲(chǔ)單元陣列。
5.如權(quán)利要求1中的半導(dǎo)體存儲(chǔ)器，其中采用多條總線n來在所述熔絲與所述鎖存器間并行傳輸數(shù)據(jù)，其中n的數(shù)值比熔絲數(shù)目小很多。
6.如權(quán)利要求5中的半導(dǎo)體存儲(chǔ)器，其中n的范圍在4～10之間。
7.如權(quán)利要求1中的半導(dǎo)體存儲(chǔ)器，其中所述串行轉(zhuǎn)換電路包括與熔絲排鄰接的第一移位寄存器，與熔絲鎖存器鄰接的第二移位寄存器，及與每個(gè)移位寄存器連接的使來自所述熔絲的所述地址信息同步傳輸?shù)綄?duì)應(yīng)鎖存器的時(shí)鐘控制邏輯電路。
8.如權(quán)利要求7中的半導(dǎo)體存儲(chǔ)器，還包括連接在所述熔絲和至少一根總線之間的多個(gè)開關(guān)，所述開關(guān)被所述第一寄存器依次關(guān)閉以串行地傳輸熔絲數(shù)據(jù)到所述總線；和連接在所述至少一根總線上的所述多個(gè)鎖存器，所述第二移位寄存器依次激活所述鎖存器的鎖存置位輸入端，從而串行地將所述熔絲數(shù)據(jù)從所述至少一根總線上傳到所述鎖存器。
9.如權(quán)利要求7中的半導(dǎo)體存儲(chǔ)器，其中所述第一和第二移位寄存器是環(huán)形移位寄存器從而便于依次刷新所述熔絲鎖存器。
10.如權(quán)利要求1中的半導(dǎo)體存儲(chǔ)器，其中所述熔絲貯存所述主存儲(chǔ)單元陣列中所含損壞單元的列地址。
11.如權(quán)利要求1中的半導(dǎo)體存儲(chǔ)器，其中所述熔絲貯存所述主存儲(chǔ)單元陣列中所含損壞單元的行地址。
12.如權(quán)利要求1中的半導(dǎo)體存儲(chǔ)器，其中所述主存儲(chǔ)單元陣列和所述冗余存儲(chǔ)單元都是同一個(gè)存儲(chǔ)塊的一部分，所述冗余存儲(chǔ)單元包含所述損壞存儲(chǔ)塊的特殊列和行。
13.如權(quán)利要求12中的半導(dǎo)體存儲(chǔ)器，還包括與所述存儲(chǔ)塊和熔絲鎖存器鄰接的熔絲譯碼電路，用于當(dāng)輸入地址與所述熔絲貯存的地址相一致時(shí)激活所述冗余存儲(chǔ)區(qū)的列和行。
14.一種隨機(jī)存取存儲(chǔ)器(RAM)，其多個(gè)存儲(chǔ)塊，每個(gè)存儲(chǔ)塊包括一個(gè)主存儲(chǔ)單元陣列和諸冗余存儲(chǔ)單元，所述RAM包括多個(gè)熔絲排，每個(gè)熔絲排與所述存儲(chǔ)塊的其中一個(gè)相連，每個(gè)熔絲排有多根熔絲以貯存地址信息，每根熔絲不論斷開或閉合都對(duì)應(yīng)于所述主存儲(chǔ)單元陣列中至少一個(gè)損壞單元地址的某一位；多個(gè)熔絲鎖存器部分，每個(gè)熔絲鎖存器部分包括多個(gè)熔絲鎖存器，在所述RAM操作期間，每個(gè)熔絲鎖存器部分存儲(chǔ)所述熔絲排中的一個(gè)貯存的地址信息；以利于在所述冗余存儲(chǔ)單元中數(shù)據(jù)的存儲(chǔ)，從而作為所述主存儲(chǔ)器中損壞單元的替換；至少一個(gè)第一移位寄存器，其緊靠至少其中一個(gè)所述熔絲排的所述熔絲；至少一個(gè)第二移位寄存器，其緊靠至少其中一個(gè)熔絲鎖存器部分；多個(gè)開關(guān)，耦連在其中一個(gè)所述熔絲排的熔絲與至少一根總線之間，所述開關(guān)被所述第一移位寄存器依次閉合從而依次把熔絲數(shù)據(jù)傳到總線，所述第二移位寄存器依次激活所述鎖存器的鎖存置位輸入端從而依次將所述熔絲數(shù)據(jù)由所述至少一根總線傳到所述鎖存器；及邏輯電路，其耦連在所述第一和第二寄存器上，從而使所述寄存器之間同步并且控制熔絲數(shù)據(jù)傳送的時(shí)序。
15.如權(quán)利要求14中的隨機(jī)存取存儲(chǔ)器，其中所述隨機(jī)存取存儲(chǔ)器包括一個(gè)動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)。
16.如權(quán)利要求14中的隨機(jī)存取存儲(chǔ)器，其中所述至少一根總線包括多條n總線，其中n比相關(guān)熔絲排中的熔絲數(shù)小很多。
17.一種半導(dǎo)體存儲(chǔ)器，其具有一個(gè)主存儲(chǔ)單元陣列，用于存儲(chǔ)數(shù)據(jù)以代替所述主存儲(chǔ)器中損壞單元的冗余存儲(chǔ)單元，貯存表示一個(gè)損壞單元或含有一個(gè)損壞單元的一組單元的地址信息的多個(gè)熔絲，在所述半導(dǎo)體存儲(chǔ)器操作期間貯存所述熔絲的地址信息的多個(gè)熔絲鎖存器，一種將所述熔絲的地址信息傳到所述鎖存器的方法包括在所述多個(gè)熔絲與所述多個(gè)鎖存器之間提供至少一條總線；和在所述至少一條總線上順序?qū)⑺鋈劢z的至少某些所述地址信息傳到所述鎖存器。
18.如權(quán)利要求17中的方法，其中所述的至少一條總線包括多條n根總線，其中n比所述多個(gè)熔絲數(shù)小很多，從而n根熔絲的熔絲數(shù)據(jù)一次傳送到所述鎖存器。
19.如權(quán)利要求17中的方法，還包括依次刷新所述熔絲鎖存器的步驟。
20.如權(quán)利要求19中的方法，其中所述半導(dǎo)體存儲(chǔ)器是一種動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器，并且所述刷新與其中一個(gè)RAS(行地址選通)信號(hào)和一個(gè)CAS(列地址選通)信號(hào)同步。
21.如權(quán)利要求19中的方法，其中所述刷新在識(shí)別到一個(gè)特定的供電電壓沖擊發(fā)生時(shí)進(jìn)行。
22.如權(quán)利要求19中的方法，其中所述半導(dǎo)體存儲(chǔ)器是一種動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器，且所述刷新是在一與預(yù)定數(shù)目的只刷新RAS(ROR)時(shí)段相關(guān)的時(shí)間內(nèi)執(zhí)行的。
全文摘要
一種半導(dǎo)體存儲(chǔ)器,其具有一個(gè)主存儲(chǔ)單元陣列和諸冗余存儲(chǔ)單元,其中的多個(gè)熔絲可以與它們相關(guān)聯(lián)的熔絲鎖存器實(shí)現(xiàn)物理上的分離。這種物理分離是通過加入一串行傳送電路從而將熔絲的熔絲數(shù)據(jù)依次傳送到鎖存器而實(shí)現(xiàn)的。結(jié)果,只需要少量的連線將熔絲與熔絲鎖存器連接,使得可在存儲(chǔ)器內(nèi)靈活地放置熔絲。
文檔編號(hào)G11C29/04GK1195173SQ9810584
公開日1998年10月7日 申請(qǐng)日期1998年3月27日 優(yōu)先權(quán)日1997年3月28日
發(fā)明者彼得·普赫米勒 申請(qǐng)人:西門子公司