專利名稱：增大動態(tài)存儲設(shè)備的數(shù)據(jù)帶寬的方法和裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于增大與動態(tài)存儲設(shè)備相關(guān)的數(shù)據(jù)帶寬的經(jīng)濟有效的方法和裝置，更具體地說，本發(fā)明涉及用于增大與象動態(tài)隨機存取存儲(DRAM)設(shè)備那樣的存儲設(shè)備相關(guān)的數(shù)據(jù)帶寬的方法和裝置，以便完成流水線半字節(jié)方式(PNM)的操作。還發(fā)現(xiàn)這樣的方法和裝置可用在同步動態(tài)隨機存取存儲器(SDRMA)或其它存儲設(shè)備的實現(xiàn)中。
通常已知在存儲設(shè)備，例如DRAM和SDRAM以及相關(guān)的控制電路的設(shè)計中的一個目的是提供增大了的存儲吞吐量，即增大了的數(shù)據(jù)帶寬。通常還知道數(shù)據(jù)帶寬中的這種增大實際上可以通過實現(xiàn)同時操作多個流水線站而由并行化存儲器存取循環(huán)來完成。然而，在過去，由于附加的控制邏輯單元/寄存器所導致的較大的芯片尺寸，這種方法需要非常昂貴的費用。
在DRAM設(shè)備技術(shù)中，實現(xiàn)象超頁(hyper-page)和EDO(擴展的數(shù)據(jù)出口)那樣的操作方式用以力求最優(yōu)化存儲器存取循環(huán)和因此增大數(shù)據(jù)帶寬。超頁和EDO的操作方式在概念上大體相同并具有一單行地址的特征，該單行地址被譯碼用以激活被稱作一“頁”的一普通行。一頁的激活使得其中的存儲位置通過與其相應(yīng)的譯碼可變列地址被逐一隨機存取(從中讀出或?qū)懭肫渲?。
首先參考

圖1，一個時序圖表示了EDO方式操作的一個例子。具體地說，根據(jù)一個行地址選通(RAS)信號從高邏輯電平(例如+3.3V)到低邏輯電平(例如0V)的躍遷，一個單行地址被譯碼從而激活所述的行(頁)。接下來，根據(jù)一個列地址選通(CAS)信號從高邏輯電平到低邏輯電平的躍遷，第一個列地址被譯碼并且對應(yīng)于在具體的被激活的行(頁)中的那個列地址的數(shù)據(jù)被從存儲位置中讀出并放置在DRAM設(shè)備的外部數(shù)據(jù)輸入/輸出(DQ)線路上。如果一個寫操作正在執(zhí)行。那么就把出現(xiàn)在存儲設(shè)備的DQ線路上的數(shù)據(jù)提供給被選擇的存儲位置中。盡管如此，仍接收下一個列存取(即下一個CAS從高邏輯電平到低邏輯電平的躍遷)和在那個具體的行(頁)中存取下一個存儲位置。然后，數(shù)據(jù)以與上面所解釋的相似的方式從所選擇的存儲位置中讀出或?qū)懭胨x擇的存儲位置中。對于一新的列地址的每一次出現(xiàn)(即低邏輯電平CAS)，這樣的存儲器存取過程繼續(xù)進行下去。
在圖1中顯示了一時間間隔tAA，該時間間隔tAA定義為從一列地址躍遷的開始到當數(shù)據(jù)可以向外部讀出到DQ線路上時的時刻之間的時間間隔。正如在圖1中所示的，由于數(shù)據(jù)必須準備好在這個時間間隔的終點時刻被讀出，否則下一列存取將發(fā)生從而破壞來自前一列存取的數(shù)據(jù)，所以該時間間隔tAA在這樣的操作方式中是非常重要的。在快頁(fast-page)方式操作和超頁方式(EDO)操作之間的主要差異在于，對于前者，當CAS躍遷到高邏輯電平時，與前一列存取相關(guān)的數(shù)據(jù)被破壞；而對于后者，直到CAS開始再次從高邏輯電平向低邏輯電平躍遷之前，來自前一個循環(huán)的數(shù)據(jù)都不會被破壞。不過，可以理解，時間間隔tAA是限制增大CAS發(fā)生頻率(即CAS頻率)的能力的時間參數(shù)和因此限制在這些具體的操作方式中可實現(xiàn)的數(shù)據(jù)帶寬的時間參數(shù)。
最近，一種被稱為流水線半字節(jié)方式(下文中稱為PNM)的可替代操作方式已得到發(fā)展。PNM操作，也稱為成組EDO(burst EDO)，是一種包括特殊的DRAM設(shè)備的流水線讀存取的操作方式。在快頁方式或超頁方式與PNM之間的主要差異在于，在前者中，在下一列存取之前(即在下一個CAS躍遷到低邏輯電平發(fā)生之前)數(shù)據(jù)即在DQ線路處于可用狀態(tài)(或者說可從DQ線路上重新獲取)，而在PNM或成組EDO方式中，存在一等待時段，它指示不提供要向外讀取的數(shù)據(jù)(從該DQ線路上)，直到在第二個低邏輯電平CAS之后的某一時刻，例如在第三個CAS低邏輯電平出現(xiàn)之前為止。這樣的CAS等待時段能允許流水線操作和因此適合于非常高的CAS頻率(即大于大約100MHz)。
參考圖2，一個時序圖表示PNM操作的一個例子。具體地說，類似于EDO方式操作，一單行地址被譯碼從而根據(jù)RAS從高邏輯電平到低邏輯電平的躍遷而激活存儲位置的行。下一步第一個列地址出現(xiàn)并按照CAS的低邏輯電平躍遷的第一次發(fā)生而被譯碼；然而，與EDO方式不同，直到第二個CAS出現(xiàn)之前數(shù)據(jù)并不放在外部DQ線路上。而且，如在圖2中所示的，直到CAS第三次躍遷到低邏輯電平之前數(shù)據(jù)并沒有在DQ線路上被破壞(即從DQ線路上丟失)，并在此后，數(shù)據(jù)持續(xù)地提供給一固定數(shù)目的CAC循環(huán)(即幾個數(shù)據(jù)字的成組)。雖然只有兩個數(shù)據(jù)字的一成組描繪在圖2中，可以理解PNM將支持每成組中較大數(shù)目的字(比如四個字、八個字等等)。此外，在n個字形成一成組后，在第n個CAS出現(xiàn)時一個新的(隨機的)列地址必須出現(xiàn)在設(shè)備上。
這樣的PNM操作具有幾個優(yōu)點。首先，正如在圖2中所示的，一個列地址(CAS躍遷到低邏輯電平)產(chǎn)生一多字成組。然而，更加有意義的是這樣的事實，即因為直到第二個CAS出現(xiàn)之后才要求數(shù)據(jù)出現(xiàn)在外部DQ線路上。這就允許一個明顯較長的時間間隔tAA，以在其中進行操作。較長的時間間隔tAA的結(jié)果是可以形成流水線站以便增大CAS頻率。
另一方面，SDRAM設(shè)備技術(shù)還在由一系統(tǒng)時鐘所定義的均勻時鐘周期的限制內(nèi)工作的同時，力圖最優(yōu)化存儲器存取循環(huán)，該系統(tǒng)時鐘提供了存儲器存取的同步化。SDRAM設(shè)備運作的典型方式描述如下。在第一時鐘周期中一列地址出現(xiàn)并被譯碼。在下一時鐘周期中，被譯碼的地址用來帶動(激活)適當?shù)牧羞x擇線路和檢測被尋址的存儲位置。在第三時鐘周期中，被譯碼的地址用來具體地從適當?shù)拇鎯ξ恢弥谢謴蛿?shù)據(jù)并把這樣的數(shù)據(jù)放置在DQ線路上。
雖然在SDRAM設(shè)備輸出數(shù)據(jù)之前需要三個時鐘周期，此后每個周期都產(chǎn)生數(shù)據(jù)，因此提供連續(xù)的數(shù)據(jù)輸出。類似于在DRAM設(shè)備中的PNM操作，在第一個存儲器存取通過存儲設(shè)備傳送之后可有一較長的時間間隔tAA，該較長的時間間隔tAA允許流水線操作以便得到連續(xù)的(成組的)數(shù)據(jù)輸出。
然而，為了獲得上面所述的與最優(yōu)化存儲器存取循環(huán)相關(guān)連的優(yōu)點，該最優(yōu)化存儲器存取循環(huán)是與在兩個或更多個CAS循環(huán)之后的與數(shù)據(jù)(DQ)有效性相關(guān)的等待時間(下文中稱為CAS等待時間)相協(xié)調(diào)的，有必要提供附加的管站(pipestage)電路、鎖存器和其它具體控制邏輯給存儲設(shè)備本身和/或相關(guān)的控制電路。例如，對于SDRAM設(shè)備，每一個管站理想情況下必須具有相同的持續(xù)時間和，進一步，各個獨立的寄存器必須安裝在進程的每兩個站之間以便保存與每個站相關(guān)的結(jié)果。很明顯，這種加到DRAM或SDRAM設(shè)備的附加電路具有增大芯片尺寸和因此增大與動態(tài)存儲設(shè)備相關(guān)的成本的負作用。
因此，在現(xiàn)有技術(shù)中需要增大動態(tài)存儲設(shè)備的數(shù)據(jù)帶寬的方法和裝置，更具體講，該方法和裝置利用CAS等待時間的優(yōu)點，并可通過采用較少和或不采用附加電路而實現(xiàn)。
本發(fā)明的一個目的是在EDO DRAM技術(shù)狀態(tài)下提供PNM操作的有效實現(xiàn)。所提出的方法還可應(yīng)用在SDRAM的有效實現(xiàn)中。
本發(fā)明的另一個目的是通過利用地址躍遷檢測脈沖以形成流水線站來提供用于增大動態(tài)存儲設(shè)備的數(shù)據(jù)帶寬的方法和裝置。
本發(fā)明還有一個目的是通過利用現(xiàn)有邏輯電路和信號(例如，已經(jīng)可用的鎖存器)以形成流水線站來提供用于增大動態(tài)存儲設(shè)備的數(shù)據(jù)帶寬的方法和裝置。
本發(fā)明還有一個更進一步的目的是通過臨時重疊流水線站以提供波管(wavepipe)操作來提供用于增大動態(tài)存儲設(shè)備的數(shù)據(jù)帶寬的方法和裝置。
本發(fā)明還有一個更進一步的目的是通過對一個列地址的最低有效位進行分段列譯碼來提供用于增大動態(tài)存儲設(shè)備的數(shù)據(jù)帶寬和同時用于減少功耗的方法和裝置。
根據(jù)本發(fā)明的一種形式，提供了一種顯著增大動態(tài)存儲設(shè)備的數(shù)據(jù)帶寬的方法，因此，該動態(tài)存儲設(shè)備包括至少一個存儲單元，一個列譯碼器和一個內(nèi)部讀/寫數(shù)據(jù)總線，因而該列譯碼器在接收到一列地址時對其進行譯碼，以便響應(yīng)于對該動態(tài)存儲設(shè)備所產(chǎn)生的地址變換檢測(ATD)脈沖的接收，而將存儲在至少一個相應(yīng)于該已譯碼的列地址的存儲單元中的數(shù)據(jù)放置在該內(nèi)部讀/寫數(shù)據(jù)總線上。該方法包括臨時抑制該ATD脈沖的產(chǎn)生的步驟，以便直到該ATD脈沖的延遲產(chǎn)生之后才將從該至少一個存儲單元中選擇出來的數(shù)據(jù)放置在內(nèi)部讀/寫數(shù)據(jù)總線上。在這種方式中，有利形成第一流水線站，該第一流水線站主要包括該列地址的出現(xiàn)和對該列地址的譯碼。最好，該延遲的ATD脈沖是響應(yīng)于一列地址選通(CAS)信號的下降沿而產(chǎn)生的。
此外，該動態(tài)存儲設(shè)備最好還包括輸出數(shù)據(jù)存儲裝置，因而可響應(yīng)于一傳遞脈沖而將輸出數(shù)據(jù)存儲在該輸出數(shù)據(jù)存儲裝置中，并且其中本發(fā)明的方法進一步包括該傳遞脈沖的產(chǎn)生，該傳送脈沖的產(chǎn)生時刻實際上非常接近于延遲的ATD脈沖的產(chǎn)生時間，以便把來自以前出現(xiàn)的列地址的并且已經(jīng)出現(xiàn)在內(nèi)部讀/寫數(shù)據(jù)總線上的數(shù)據(jù)存儲在輸出數(shù)據(jù)存儲裝置中。在這種方式中，一個第二流水線站被有利地形成，該第二流水線站包括產(chǎn)生該傳送脈沖和將內(nèi)部讀/寫數(shù)據(jù)總線上的數(shù)據(jù)存儲在輸出數(shù)據(jù)存儲裝置中。在一個實施例中，該傳送脈沖是響應(yīng)于下一個CAS信號的下降沿(即緊接在產(chǎn)生延遲的ATD脈沖的CAS的下降沿之后的下一個CAS的下降沿)而產(chǎn)生的，更進一步，該輸出數(shù)據(jù)存儲裝置是一片外(off-chip)驅(qū)動器(OCD)鎖存器。此外，每一個傳送脈沖相對于每一個延遲的ATD脈沖的產(chǎn)生最好被延遲，以便實現(xiàn)第一和第二流水線站重疊一段時間。流水線站的這種重疊被稱為波管行為。
在另一個實施例中，該動態(tài)存儲設(shè)備是一DRAM設(shè)備，最初構(gòu)造該DRAM設(shè)備以擴展數(shù)據(jù)輸出(EDO)方式操作。因此，在上面所述的方法中，通過臨時地抑制ATD脈沖的產(chǎn)生和通過產(chǎn)生傳送脈沖，以便把第一流水線站定義為在延遲ATD脈沖的產(chǎn)生之前對第一列地址譯碼和把第二流水線站定義為產(chǎn)生該傳送脈沖和存儲對應(yīng)于第一列地址的第一流水線數(shù)據(jù)，那么很明顯這種流水線半字節(jié)方式操作基本上是在EDO DRAM設(shè)備中實現(xiàn)的。
無論存儲設(shè)備是處于EDO方式的操作中還是處于PNM方式的操作中，本發(fā)明還在動態(tài)存儲設(shè)備中提供產(chǎn)生一單獨的I/o允許信號以通常用于允許/禁止片外驅(qū)動器(OCD)。更進一步，本發(fā)明提供一種列譯碼技術(shù)，因而列譯碼器包括分段選擇線路列預(yù)譯碼器，該分段選擇線路列預(yù)譯碼器位于非常接近于下一個譯碼站的位置以使列地址的至少兩個連續(xù)地址位被提供給該預(yù)譯碼器。最好，由于在PNM操作中的一個列地址的最初兩個最低有效位頻繁地在兩種狀態(tài)間轉(zhuǎn)換(toggling)，因此列地址的這樣的最初兩個最低有效位被提供給該分段選擇線路列預(yù)譯碼器以用于分段預(yù)譯碼。在這種方法中，由于該分段選擇線路列預(yù)譯碼器位于與它們對應(yīng)的下一個譯碼站非常接近的位置這一事實，故在它們中間提供了較短的列預(yù)譯碼地址線路，以在這些線路之間產(chǎn)生較小的電容并因此由該動態(tài)存儲設(shè)備實現(xiàn)了功耗的降低。
因此，通過利用現(xiàn)有的控制信號、時序行為和控制電路在現(xiàn)有的標準動態(tài)存儲設(shè)備中形成分離的流水線站，本發(fā)明講述了用來增大動態(tài)存儲設(shè)備的數(shù)據(jù)帶寬的方法和裝置。在這種方式中，很明顯，實現(xiàn)本發(fā)明的教導只要求很少的或不要求附加控制電路，結(jié)果，本發(fā)明提供了增大了的CAS頻率，這個被增大了的CAS頻率有利地促使了與動態(tài)存儲設(shè)備相關(guān)連的數(shù)據(jù)帶寬的顯著增大。
本發(fā)明的這些和其它目的、特征和優(yōu)點將通過閱讀如下的結(jié)合附圖對本發(fā)明的實施例的詳細描述，本發(fā)明的上述和其它目的、特征和優(yōu)點將變得更加明顯。
圖1是顯示超頁方式(EDO方式)操作的時序圖；圖2是顯示流水線半字節(jié)方式操作的時序圖3是顯示在CAS的下降沿產(chǎn)生一ATD脈沖的時序圖；圖4是顯示在CAS的下降沿產(chǎn)生一傳送脈沖的時序圖；圖5是顯示根據(jù)本發(fā)明由ATD脈沖和傳送脈沖的產(chǎn)生引起的時序行為的時序圖；圖6A是一個傳統(tǒng)列譯碼器的簡化方框圖；圖6B是根據(jù)本發(fā)明的提供分段譯碼的分段選擇線路列譯碼器的方框圖；和圖6C是根據(jù)本發(fā)明的一示例性分段選擇線路列譯碼器的局部示意圖。
本發(fā)明涉及具有一流水線的存儲設(shè)備，這種流水線便利于并行的存儲器存取循環(huán)以增大數(shù)據(jù)帶寬。如前面所述，這種流水線，例如在傳統(tǒng)的PNMDRAM中在CAS等待時間內(nèi)實現(xiàn)的那些流水線，要求附加的鎖存器和基本的控制電路。然而，根據(jù)本發(fā)明，可操縱現(xiàn)有的控制信號、時序行為和控制邏輯以產(chǎn)生流水線的站。照此，流水線可通過很少的或沒有任何附加硬件就能實現(xiàn)。這就帶來了芯片區(qū)域的明顯節(jié)約，因而降低了造價。盡管本發(fā)明是在EDO和PNMDRAM的范圍內(nèi)描述的。但本發(fā)明具有更廣泛的應(yīng)用。例如，本發(fā)明可以應(yīng)用到其它利用流水線的存儲器結(jié)構(gòu)中以便提高或獲得大的數(shù)據(jù)帶寬。
為了更好地理解本發(fā)明，提供了對在傳統(tǒng)DRAM中使用的地址變換檢測(ATD)脈沖的描述。ATD脈沖通常響應(yīng)于在DRAM設(shè)備中在一存儲器存取(例如讀出或?qū)懭?期間的一個列地址變化而產(chǎn)生。提供了對傳統(tǒng)的EDODRAM的一示例性存儲器讀循環(huán)，以說明ATD脈沖的產(chǎn)生。
在一個讀存取循環(huán)初始化之后，行地址被放置在地址總線上。根據(jù)一個RAS例如從高邏輯電平到低邏輯電平的躍遷，該行地址被譯碼并且與那個特定的行地址(即頁)相關(guān)連的物理存儲單元被激活。該行的激活是通過啟動與被選擇頁相對應(yīng)的初級檢測放大器來獲得的。啟動該初級檢測放大器也刷新了存儲單元的被選擇行。
在該行地址之后一個列地址被放置在地址線路上。然后這個列地址被譯碼。在被選擇的頁中與該譯碼的列地址相關(guān)的存儲單元被從初級檢測放大器中選擇出來和再次被二級檢測放大器放大。
當一地址在地址總線上變化時，一地址進行變換。在一RAS從高邏輯電平躍遷到低邏輯電平之后發(fā)生的任何地址變換均是列地址變換。無論什么時候檢測到列地址變換，均產(chǎn)生一個地址變換檢測(ATD)脈沖。這個ATD脈沖激活二級檢測放大器，這個二級檢測放大器用來進一步放大由初級檢測放大器檢測的信號并把這個信號放置在內(nèi)部讀/寫數(shù)據(jù)總線上。片外驅(qū)動器(OCD)用來把來自內(nèi)部讀/寫數(shù)據(jù)總線上的數(shù)據(jù)驅(qū)動到DQ線路上。
從圖1中可以看出，列地址變換發(fā)生在CAS從高電平到低電平的躍遷之前。照此，ATD脈沖在CAS從高電平到低電平的躍遷以前激活二級檢測放大器。因此，列地址變換存取列數(shù)據(jù)并把其傳送到內(nèi)部讀/寫數(shù)據(jù)總線上中。CAS從高電平到低電平的躍遷把被選擇的列數(shù)據(jù)驅(qū)動到外部DQ線路上。
根據(jù)本發(fā)明，一個流水線列存取路徑導致較短的CAS循環(huán)時間以增大帶寬。本發(fā)明利用現(xiàn)有的信號來有效地建立流水線。
在一個實施例中，一個流水線站通過操縱ATD脈沖被建立起來。圖3顯示了與其它信號相關(guān)的ATD脈沖的時序圖。正如所示的，一ATD脈沖320響應(yīng)于一個CAS從非激活電平到激活電平的躍遷310而產(chǎn)生。圖示性地，CAS躍遷是從邏輯高電平到邏輯低電平(下降沿)。
產(chǎn)生ATD脈沖，直到檢測到CAS的下降沿后將該ATD信號的產(chǎn)生(由虛線380表示)在傳統(tǒng)的DRAM上延遲td時間。延遲時間td有利地產(chǎn)生流水線站。該流水線站是從列地址變換到CAS的下降沿，該CAS的下降沿引起ATD脈沖的產(chǎn)生。如前面所解釋的，通過訪問與被譯碼的列地址相對應(yīng)的頁的某一部分和通過激活把數(shù)據(jù)驅(qū)動到內(nèi)部讀/寫數(shù)據(jù)總線上的二級檢測放大器，該ATD脈沖初始化一個列存取。延遲該ATD脈沖的產(chǎn)生也就延遲二級檢測放大器的激活。結(jié)果，流水線站將一列地址350譯碼而并不把相關(guān)的數(shù)據(jù)提供到內(nèi)部讀/寫數(shù)據(jù)總線上。
在一個實施例中，抑制ATD脈沖的產(chǎn)生直到CAS的下降沿可以通過應(yīng)用簡單門邏輯來實現(xiàn)。例如，傳統(tǒng)的用于檢測一個列地址變換355和響應(yīng)于其而產(chǎn)生ATD脈沖的電路卻能用來檢測CAS 310的下降沿。通過修改現(xiàn)有電路以檢測并對應(yīng)于CAS的下降沿而不是列地址變換，則需要很少的或不需要附加電路。
與被譯碼的列地址350相關(guān)連的數(shù)據(jù)360并不放置在內(nèi)部讀/寫數(shù)據(jù)總線上直到ATD脈沖320產(chǎn)生之后，ATD脈沖320的產(chǎn)生是在CAS的下降沿之后。從圖3可以看出，在ATD脈沖之后的某一時間數(shù)據(jù)360在內(nèi)部讀/寫數(shù)據(jù)總線上處于可用狀態(tài)。根據(jù)PNM，在CAS 312的下降沿之后，這個數(shù)據(jù)被驅(qū)動到DQ線路上。然而，CAS下降沿312還導致另一個ATD脈沖351的產(chǎn)生。ATD脈沖351初始化下一個列存取，該下一個列存取對所有的內(nèi)部總線預(yù)充電。
對總線的預(yù)先充電破壞了其上的所有數(shù)據(jù)，包括在內(nèi)部讀/寫數(shù)據(jù)總線上對應(yīng)于前一個列存取的數(shù)據(jù)360。為了阻止數(shù)據(jù)在被寫到外部DQ總線之前被破壞，該數(shù)據(jù)需要被保存起來。在傳統(tǒng)的EDO、DRAM中，包括一鎖存器或寄存器的片外驅(qū)動器(OCD)用來保持來自內(nèi)部讀/寫數(shù)據(jù)總線的數(shù)據(jù)直到下一個CAS的下降沿。一個傳送信號(TRF)控制將數(shù)據(jù)傳送到OCD鎖存器中和在內(nèi)部數(shù)據(jù)總線預(yù)先充電之后用于連續(xù)的DQ信號驅(qū)動。
根據(jù)本發(fā)明，提供了一個流水線站，用于保持來自內(nèi)部讀/寫數(shù)據(jù)總線的數(shù)據(jù)以便用于連續(xù)的片外驅(qū)動。在一個實施例中，流水線站是通過控制TRF信號建立起來的。這個流水線站允許與前一個存儲地址相關(guān)連的數(shù)據(jù)存儲在一鎖存器中直到該數(shù)據(jù)被準備好放置在外部DQ總線上。
圖4顯示了與其它信號相關(guān)的TRF的時序圖。圖示性地，該實施例包括一個由CAS的下降沿觸發(fā)的ATD信號，正如按照圖3所描述的那樣。如圖所示，TRF脈沖由CAS的下降沿觸發(fā)。
對第一CAS下降沿440的響應(yīng)產(chǎn)生第一ATD脈沖450，導致與第一列地址431相關(guān)的數(shù)據(jù)460被放置在內(nèi)部讀/寫數(shù)據(jù)總線上。數(shù)據(jù)460大約在第二CAS下降沿441發(fā)生時出現(xiàn)在內(nèi)部讀/寫總線上。CAS的第二下降沿分別觸發(fā)ATD脈沖451和TRF脈沖471。ATD脈沖451為下一個列地址初始化一個列存取。幾乎在同一時間，TRF脈沖引起數(shù)據(jù)460被傳送到OCD鎖存器，防止由于ATD脈沖而使內(nèi)部讀/寫總線被預(yù)充電所引起的該數(shù)據(jù)的破壞。數(shù)據(jù)460隨后被驅(qū)動到DQ線路上。
正如所描述的，流水線站是在TRF脈沖471與前一個ATD脈沖451之間的。把來自前一個列地址的數(shù)據(jù)460存儲到OCD鎖存器中的流水線站，防止數(shù)據(jù)460在數(shù)據(jù)被驅(qū)動到DQ線路上之前和之后被破壞。這種在CAS的第二下降沿之后把所選擇的數(shù)據(jù)提供到DQ線路上的操作相應(yīng)于PNM。
根據(jù)本發(fā)明，在CAS的邊沿上觸發(fā)TRF脈沖可以通過應(yīng)用簡單的門邏輯來實現(xiàn)。例如，用來檢測觸發(fā)TRF脈沖的傳統(tǒng)電路可以修改為在CAS的下降沿觸發(fā)TRF脈沖。通過修改現(xiàn)有的EDO電路以在CAS的下降沿觸發(fā)TRF脈沖，只需要很少的附加電路或不需要附加電路。
正如前面所討論的，PNM命令數(shù)據(jù)的相鄰塊以成組的方式存取。傳統(tǒng)的PNM DRAM使用了一個計數(shù)器或多個計數(shù)器來增加由CAS選通的列地址以便在相鄰的物理存儲位置中選擇數(shù)據(jù)塊，把多個相鄰的數(shù)據(jù)字成組而在數(shù)據(jù)成組期間并設(shè)有進一步把外部列地址提供給DRAM。為了有效地提供PNM的成組功能，一個計數(shù)器被用來增加第一列地址的地址以便依次的列地址被DRAM處理以完成成組。
在另一個實施例中，根據(jù)圖3和圖4的流水線站被組合在一起以便有效地復制PNM功能。圖5顯示了在存儲器存取期間與其它信號相關(guān)的ATD和TRF信號的時序圖。正如所示的，ATD和TRF脈沖均由CAS的下降沿觸發(fā)來建立流水線站。存儲器存取從一個RAS下降沿535開始，使得一個行地址531被譯碼。被譯碼的行地址激活與其有聯(lián)系的存儲單元的一行。然后流水線的第一站對一個列地址535譯碼。由第一CAS下降沿521觸發(fā)的ATD脈沖541開始流水線的第二站。在第二流水線站中，與列地址535相關(guān)的數(shù)據(jù)560被讀出并驅(qū)動到內(nèi)部讀/寫數(shù)據(jù)總線上。正如所顯示的，數(shù)據(jù)大約在下一個CAS下降沿522發(fā)生時出現(xiàn)在內(nèi)部讀/寫數(shù)據(jù)總線上。CAS下降沿522產(chǎn)生TRF脈沖552，初始化流水線的第三站。流水線的第三站把數(shù)據(jù)存儲在例如OCD鎖存器中。
一個計數(shù)器，例如，遞增計數(shù)為第二列存取提供列地址，使得第一流水線站重新開始。另外，CAS下降沿522觸發(fā)ATD脈沖542，初始化成組的第二個列存取。作為第二列存取的結(jié)果數(shù)據(jù)總線被預(yù)先充電，破壞了其上的所有數(shù)據(jù)。然而，TRF脈沖552在由于第二次列存取所引起的破壞之前把數(shù)據(jù)560存儲起來。然后，存儲在OCD鎖存器中的數(shù)據(jù)被驅(qū)動到外部DQ總線上。因此，在DQ總線上的數(shù)據(jù)580對應(yīng)于列地址535。數(shù)據(jù)580在第二CAS下降沿之后但在第三CAS下降沿之前的某一段時間內(nèi)是有效的，這與PNM是相協(xié)調(diào)的。隨后的計數(shù)器遞增計數(shù)和ATD和TRF脈沖重新啟動第一、第二和第三流水線站直到完成PNM成組。
通常，在產(chǎn)生一個ATD脈沖以引起一個列存取的時刻與在內(nèi)部讀/寫數(shù)據(jù)總線上的前一個數(shù)據(jù)被真正破壞的時刻之間存在一延遲時間(例如，大約1到2ns)，這是因為把數(shù)據(jù)總線預(yù)先充電到一個足夠的電平以便改寫其上的數(shù)據(jù)需要一些時間。該延遲時間被稱為tDD(數(shù)據(jù)被破壞時間)。這樣的延遲可以被有利地用來為下一個數(shù)據(jù)存取激活第二個流水線站而前一個存取仍在進行中。這個事實可以被利用來允許DRAM用較短的CAS循環(huán)時間操作，帶來了較快的操作速度和增大了的數(shù)據(jù)帶寬。
在本發(fā)明的另一個實施例中，延遲時間tDD被有利地應(yīng)用于改善CAS循環(huán)時間。具體地說，如在圖5中所示，響應(yīng)于CAS從高電平到低電平的躍遷再加上一個延遲時間tP而產(chǎn)生TRF脈沖。這就導致了相對于ATD脈沖被延遲了tP時間的TRF脈沖的產(chǎn)生。這個延遲時間tP少于大約tDD。而在另一個實施例中，延遲時間tP≤大約tDD的95％，可取的是延遲時間tP≤大約tDD的90％，更可取的是tP大約在tDD的20-90％之間，更進一步可取的是tP大約在tDD的50-85％之間，和最可取的是tP大約在tDD的70-80％之間。延遲TRF的產(chǎn)生引起了第二流水線站重疊操作tP時間。正如在圖5中所示的，ATD脈沖542在產(chǎn)生TRF脈沖552之前釋放第二列存取以終止第一列存取。照此，第一列存取和第二列存取兩者同時處于工作狀態(tài)，至少到TRF脈沖552被觸發(fā)之前。具有兩個相同的流水線站重疊(即同時處于工作狀態(tài))的流水線被稱為波管。這種方法有利地允許進一步降低CAS的循環(huán)時間(即增大CAS的頻率)而并沒有與附加控制電路相關(guān)的附加時序和復雜性上的代價。
在PNM或成組EDO方式操作中，以及在其它高性能存儲器諸如SDRAM、SLDRAM或Rambus設(shè)備中，列地址的兩個最低有效位，即ADD<0>和ADD<1>，頻繁地在兩種狀態(tài)間轉(zhuǎn)換。這是由于這樣的事實，即在一最初的列地址被接收到之后，隨后的列地址通過一個計數(shù)器或幾個計數(shù)器被產(chǎn)生出來以遞增地增加列地址。在這種方式中，連續(xù)的物理存儲器位置被選擇出來，因此，相鄰的存儲數(shù)據(jù)被訪問以便產(chǎn)生所期望的數(shù)據(jù)成組。然而，如果與在兩種狀態(tài)間轉(zhuǎn)換位相關(guān)的信號線上的電容相當高，就會導致相當大的功耗。
參考圖6A，圖中示出了一個傳統(tǒng)的列譯碼器10。列譯碼器10與一全地址總線40可操作地耦合在一起。示例性地，列地址譯碼器10是一個四位譯碼器，因此，列譯碼器20、30等用來完全地解釋一完整的列地址。不過，一個列地址的低四位通常提供給列譯碼器10中的預(yù)譯碼器14。預(yù)譯碼器14把較低的四位分送到八條信號線上(每2位成一組，每組4個信號)。兩個最低有效位(ADD<0>，ADD<1>)被分送到預(yù)譯碼的地址線16至22上。提供給下一個譯碼站的譯碼器24以用于進一步譯碼的這些地址線實際上延長了列譯碼器區(qū)域的長度。這些在傳統(tǒng)譯碼器內(nèi)部預(yù)譯碼的地址線相對較長，因此具有高電容。頻繁地在兩種狀態(tài)間轉(zhuǎn)換的高電容線路無謂地消耗電能。
圖6B顯示了根據(jù)本發(fā)明的具有分段的預(yù)譯碼器的譯碼器50。正如所示的，譯碼器50的分段選擇線預(yù)譯碼器52-58與全地址總線40可操作地連接在一起。對每一個分段選擇線預(yù)譯碼器52-58提供列地址的兩個最低有效位。應(yīng)該明白，與列地址相關(guān)聯(lián)的任何位數(shù)可以以這種方法分段以便降低功耗；然而，在最小的情況，本發(fā)明規(guī)定兩個最低有效位以這種方法進行預(yù)譯碼。這樣做是可取的，因為在PNM中，這樣的最初兩位最低有效地址位將最頻繁地在兩種狀態(tài)間轉(zhuǎn)換。還應(yīng)該明白，正如在圖6B中所示的，與傳統(tǒng)的譯碼器10相比，本發(fā)明中的列譯碼器50的主要差異在于，對應(yīng)于最低有效位ADD<0>和ADD<1>的預(yù)譯碼列地址線62-68實際上并不延長譯碼器50的長度。更確切講，該分段選擇線預(yù)譯碼器必須只在它們的分段區(qū)域內(nèi)驅(qū)動預(yù)譯碼的地址信息，因此，預(yù)譯碼地址線明顯地變短。較短的線路降低了電容性負載，因而也就降低了功耗。
圖6C更詳細地顯示了分段譯碼器的預(yù)譯碼器。圖示性地，預(yù)譯碼器52-58構(gòu)造于內(nèi)部用于以如下的方式預(yù)譯碼該兩個最低有效列地址位ADD<0>和ADD<1>。預(yù)譯碼器52對ADD<0>＝0和ADD<1>＝0的地址產(chǎn)生作出響應(yīng)。在這樣一種狀態(tài)中，根據(jù)圖6C所示的邏輯構(gòu)造的預(yù)譯碼器，預(yù)譯碼的列地址線62處于工作狀態(tài)(高邏輯電平)，因此激活下一個(例如，最后一個)譯碼站的譯碼器24(即分段)的四個譯碼器。預(yù)譯碼器54對ADD<0>＝1、ADD<1>＝0的地址產(chǎn)生作出響應(yīng)，用于激活與預(yù)譯碼的列地址線64相關(guān)的分段。預(yù)譯碼器56和58分別對ADD<0>＝0、ADD<1>＝1和ADD<0>＝1、ADD<1>＝1的地址產(chǎn)生作出響應(yīng)，它們分別激活分別與預(yù)譯碼的列地址線66和68相關(guān)的分段。然后，在下一個譯碼站中的一特定分段的譯碼器24的4個譯碼器中的一個被無分段預(yù)譯碼器60選擇出來，該無分段預(yù)譯碼器60在ADD<0>和ADD<1>中的一個成組期間根本不被觸發(fā)。因此，正如上面所解釋的，預(yù)譯碼器52-58只需要驅(qū)動在其自己分段中的預(yù)譯碼地址信息，因此，縮短了預(yù)譯碼的地址線、降低了電容，并因此降低了存儲器芯片的功耗。
盡管在此已結(jié)合附圖對本發(fā)明的圖示性實施例進行了描述，但是應(yīng)該明白，本發(fā)明并不限于這些明確的實施例，因此本領(lǐng)域的技術(shù)人員可對本發(fā)明作出多種其它改變和修改而均不偏離本發(fā)明的范圍。
權(quán)利要求
1.一種明顯地增大動態(tài)存儲設(shè)備的數(shù)據(jù)帶寬的方法，該動態(tài)存儲設(shè)備包括至少一個存儲單元，一個列譯碼器和一個內(nèi)部讀/寫數(shù)據(jù)總線，該列譯碼器在接收到一列地址時對其進行譯碼，以便響應(yīng)于對該動態(tài)存儲設(shè)備所產(chǎn)生的地址變換檢測(ATD)脈沖的接收，而將存儲在至少一個相應(yīng)于該已譯碼的列地址的存儲單元中的數(shù)據(jù)放置在該內(nèi)部讀/寫數(shù)據(jù)總線上。該方法包括暫時抑制該ATD脈沖的產(chǎn)生的步驟，以便直到該ATD脈沖的延遲產(chǎn)生之后才將從該至少一個存儲單元中選擇出來的數(shù)據(jù)放置在該內(nèi)部讀/寫數(shù)據(jù)總線上，因而由此真正定義第一流水線站。
2.如權(quán)利要求1所限定的方法，進一步包括響應(yīng)于一列地址選通(CAS)信號而產(chǎn)生延遲的ATD脈沖的步驟。
3.如權(quán)利要求1所限定的方法，其中所述動態(tài)存儲設(shè)備進一步包括輸出數(shù)據(jù)存儲裝置，并且其中的輸出數(shù)據(jù)響應(yīng)于一傳送脈沖而被存儲在該輸出數(shù)據(jù)存儲裝置中，其中該方法進一步包括在實際上非常接近于該延遲的ATD脈沖的產(chǎn)生時間附近產(chǎn)生該傳送脈沖，以便將出現(xiàn)在該內(nèi)部讀/寫數(shù)據(jù)總線上的數(shù)據(jù)存儲在該輸出數(shù)據(jù)存儲裝置中，因而由此真正定義第二流水線站。
4.如權(quán)利要求3所限定的方法，進一步包括響應(yīng)于一列地址選通(CAS)信號而產(chǎn)生該傳送脈沖的步驟。
5.如權(quán)利要求3所限定的方法，其中每一個傳送脈沖的產(chǎn)生相對于每一個延遲的ATD脈沖的產(chǎn)生均被延遲，以便實現(xiàn)同一流水線站的重疊激活。
6.如權(quán)利要求3所限定的方法，其中所述輸出數(shù)據(jù)存儲裝置是片外(off-chip)驅(qū)動器鎖存器。
7.如權(quán)利要求1所限定的方法，其中所述動態(tài)存儲設(shè)備是動態(tài)隨機存取存儲(DRAM)設(shè)備。
8.如權(quán)利要求1所限定的方法，其中所述動態(tài)存儲設(shè)備是一同步動態(tài)隨機存取存儲(SDRAM)設(shè)備。
9.一種明顯地增大動態(tài)隨機存取存儲(DRAM)設(shè)備的數(shù)據(jù)帶寬的方法，該動態(tài)隨機存取存儲(DRAM)設(shè)備被最初構(gòu)造成以擴展的數(shù)據(jù)輸出(EDO)方式操作，該EDO DRAM設(shè)備包括至少一個存儲單元、一個列譯碼器、一個內(nèi)部讀/寫數(shù)據(jù)總線和一個片外驅(qū)動器鎖存器，該列譯碼器在接收到一列地址時對其進行譯碼，以便響應(yīng)于對該動態(tài)存儲設(shè)備所產(chǎn)生的地址變換檢測(ATD)脈沖的接收，而將存儲在至少一個相應(yīng)于該已譯碼的列地址的存儲單元中的數(shù)據(jù)放置在該內(nèi)部讀/寫數(shù)據(jù)總線上。和進一步講，其中的輸出數(shù)據(jù)響應(yīng)于一個傳送脈沖而被存儲在該片外驅(qū)動器鎖存器中，該方法包括如下步驟a)暫時抑制ATD脈沖的產(chǎn)生，以便不把從至少一個存儲單元中選擇出來的數(shù)據(jù)放置在該內(nèi)部讀/寫數(shù)據(jù)總線上直到響應(yīng)于一個列地址選通(CAS)信號的下降沿而延遲產(chǎn)生一個ATD脈沖之后，因而由此真正定義第一流水線站；和b)響應(yīng)于該CAS信號的同一下降沿而產(chǎn)生該傳送脈沖，以便把出現(xiàn)在該內(nèi)部讀/寫數(shù)據(jù)總線上的數(shù)據(jù)存儲在該片外驅(qū)動器鎖存器之中，因而由此真正定義第二流水線站；借此，流水線半字節(jié)方式的操作通過EDO DRAM設(shè)備被真正地實現(xiàn)。
10.如權(quán)利要求9所限定的方法，其中每一個傳送脈沖的產(chǎn)生相對于每一個延遲的ATD脈沖的產(chǎn)生均被延遲，以便實現(xiàn)同一流水線站的重疊。
11.如權(quán)利要求9所限定的方法，其中所述列譯碼器包括分段選擇線列預(yù)譯碼器，這些分段選擇線列預(yù)譯碼器位于極接近于對應(yīng)于最后的譯碼站的位置，以便列地址的至少兩個連續(xù)的地址位被提供到該處。
12.如權(quán)利要求11所限定的方法，其中所述至少兩個連續(xù)的列地址位是列地址的兩個最低有效位。
全文摘要
一種明顯增大動態(tài)隨機存取存儲設(shè)備的數(shù)據(jù)帶寬的方法,該設(shè)備包括存儲單元、列譯碼器、內(nèi)部讀/寫數(shù)據(jù)總線和片外驅(qū)動器鎖存器。該方法包括步驟:暫時抑制地址變換檢測(ATD)脈沖的產(chǎn)生,以便不把從存儲單元中選擇出來的數(shù)據(jù)放置在內(nèi)部讀/寫數(shù)據(jù)總線上,直到響應(yīng)于一列地址選通(CAS)信號而產(chǎn)生一延遲的ATD脈沖之后;響應(yīng)于下一CAS信號而產(chǎn)生一傳送脈沖,以便把出現(xiàn)在內(nèi)部讀/寫數(shù)據(jù)總線上的數(shù)據(jù)存儲在片外驅(qū)動器鎖存器中。
文檔編號G11C11/407GK1207528SQ98105779
公開日1999年2月10日 申請日期1998年3月25日 優(yōu)先權(quán)日1997年3月28日
發(fā)明者彼得·普赫米勒, 渡邊羊次 申請人:西門子公司, 株式會社東芝