專利名稱：同步半導(dǎo)體存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及到到一種半導(dǎo)體存儲(chǔ)裝置，特別是涉及到一種適用于同步DRAM(動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)的配置。
同步DRAM的一個(gè)重要特性是它遵循其它通用DRAM的結(jié)構(gòu)并可以使用低壓TTL接口以100MHz或更高的頻率觸發(fā)。另外，所述DRAM具有時(shí)鐘同步型特性并允許流水線操作，從而即使是在一個(gè)地址輸入和譯碼的周期期間內(nèi)也能夠傳輸一個(gè)段數(shù)據(jù)。為了滿足這些優(yōu)良的功能，例如在DRAM內(nèi)使用將時(shí)鐘頻率分成1/2所獲得的一個(gè)時(shí)鐘。因此，可以在不考慮外部時(shí)鐘輸入狀態(tài)的情況下使用外部時(shí)鐘頻率的一半來同步所述同步DRAM的內(nèi)部操作。因此，在操作裕度方面，同步DRAM也是相當(dāng)良好的。
同步DRAM以和一個(gè)時(shí)鐘信號(hào)同步的方式輪流從相鄰數(shù)據(jù)線對(duì)中讀取信息并將該信息寫入到所述相鄰數(shù)據(jù)線對(duì)中。在它的讀操作期間的數(shù)據(jù)線對(duì)事先被予充電到VCC-Vt狀態(tài)(其中VCC電源電位，Vt在每個(gè)數(shù)據(jù)線和提供的電源的電源電位之間連接的晶體管的閾值電壓)。一個(gè)來自數(shù)據(jù)連續(xù)讀出的小電位差ΔV出現(xiàn)在相鄰的數(shù)據(jù)線對(duì)之間。在寫操作過程中，數(shù)據(jù)線對(duì)中的一個(gè)被提供有VCC，同時(shí)，另外一個(gè)被提供有VSS。當(dāng)在所述同步DRAM中讀操作之前存在一個(gè)寫操作時(shí)，數(shù)據(jù)線對(duì)中的一個(gè)被從VSS予充電到VCC-Vt，同時(shí)，另一個(gè)被從VCC予充電到VCC-Vt。由于在被予充電數(shù)據(jù)線對(duì)中的一個(gè)和此時(shí)與其相鄰的數(shù)據(jù)線對(duì)中的一個(gè)之間存在有寄生電容，所以，相應(yīng)數(shù)據(jù)線的初始電位被增加到VCC+α。項(xiàng)α表示由于寄生電容的存在所導(dǎo)致耦合的程度。有這種可能性，即即使是此后信息被從一個(gè)讀出放大器中讀出，相鄰數(shù)據(jù)線對(duì)之間的電位差也不會(huì)變得寬到ΔV，所以，數(shù)據(jù)將會(huì)被錯(cuò)誤地輸出。
根據(jù)前述的觀點(diǎn)，本發(fā)明的一個(gè)目的就是要提供一種同步半導(dǎo)體存儲(chǔ)裝置，該裝置能夠避免由于寄生電容的存在所引起的錯(cuò)誤讀出。
本發(fā)明的同步半導(dǎo)體存儲(chǔ)裝置包括多個(gè)用于在其中存儲(chǔ)數(shù)據(jù)的存儲(chǔ)單元，多個(gè)耦合到所述讀出放大器上的讀出放大器和多對(duì)耦合到所述讀出放大器上的數(shù)據(jù)線。所述數(shù)據(jù)線向一個(gè)方向延伸，以便使所述數(shù)據(jù)線彼此相互平行。所述多對(duì)數(shù)據(jù)線包括第一對(duì)數(shù)據(jù)線和置于所述第一對(duì)數(shù)據(jù)線之間的第二對(duì)數(shù)據(jù)線。所述第二對(duì)數(shù)據(jù)線中的每一個(gè)具有一個(gè)交叉點(diǎn)，在該交叉點(diǎn)處，該對(duì)數(shù)據(jù)線中的每一個(gè)相互交叉。
已經(jīng)簡要地示出了當(dāng)前應(yīng)用各種發(fā)明中典型的一個(gè)，但是，當(dāng)前應(yīng)用的各種發(fā)明和這些發(fā)明的結(jié)構(gòu)將根據(jù)下面的描述來理解。
在本說明書以特別指出和明確要求作為本發(fā)明主題的權(quán)利要求作為結(jié)束的同時(shí)，通過下面結(jié)合附圖所做的詳細(xì)描述，相信本發(fā)明、本發(fā)明的目的和特性以及進(jìn)一步的目的、特性和優(yōu)點(diǎn)將會(huì)變得更加容易理解。


圖1示出了根據(jù)本發(fā)明第一實(shí)施例的同步DRAM；圖2的電路圖示出了圖1所示的同步DRAM；圖3的流程圖用于描述圖2所示同步DRAM的操作；圖4的電路圖示出了本發(fā)明第二實(shí)施例的同步DRAM；圖5的流程圖示出了根據(jù)本發(fā)明第三實(shí)施例的同步DRAM；和圖6的電路圖示出了本發(fā)明第四實(shí)施例的同步DRAM。
下面，參考附圖詳細(xì)對(duì)本發(fā)明的最佳實(shí)施例進(jìn)行描述。
圖1示出了根據(jù)本發(fā)明第一實(shí)施例的一個(gè)同步DRAM的結(jié)構(gòu)。
同步DRAM20具有一定數(shù)量的存儲(chǔ)單元部分21。讀出放大器行22分別被提供在存儲(chǔ)單元部分行21之間，在同步DRAM20內(nèi)，使用兩個(gè)X譯碼器部分23和24、四個(gè)Y譯碼器部分25、26、27和28和將要被提供給它們的地址。另外，在已經(jīng)被分成BLK1到BLK8的8個(gè)時(shí)鐘狀態(tài)下，使用多個(gè)存儲(chǔ)單元部分21。
圖2的電路圖示出了圖1所示的同步DRAM，并在圖1所示基礎(chǔ)上做了詳細(xì)表示。
在圖2中，示出了兩個(gè)X譯碼器(X-DEC)31和32。例如，這兩個(gè)X譯碼器31和32構(gòu)成了如圖1所示的一對(duì)X譯碼器部分23。多個(gè)字線W分別與X譯碼器31和32電連接。多個(gè)存儲(chǔ)單元部分330到331(i整數(shù))分別與電連接到X譯碼器31輸出端的多組字線W電連接。類似的，多個(gè)存儲(chǔ)單元部分340到341(i正整數(shù))分別與電連接到X譯碼器32輸出端的多組字線W電連接。相應(yīng)的存儲(chǔ)單元部分330到33i和340到34i分別具有多個(gè)存儲(chǔ)單元并利用它們構(gòu)成了一個(gè)存儲(chǔ)單元陣列。包括在所述存儲(chǔ)單元部分330到33i和340到34i中的每一個(gè)經(jīng)過比特線BL和BL/被分別連接到多個(gè)讀出放大器350到35j(j正整數(shù))和360到36j上。例如，存儲(chǔ)單元部分330、存儲(chǔ)單元部分33i、存儲(chǔ)單元部分33i-l、和存儲(chǔ)單元部分33i和34i-1被分別電連接到讀出放大器350、讀出放大器360、讀出放大器35j和讀出放大器36j。順便說一下，存儲(chǔ)單元部分340到34i也被電連接到未示出的讀出放大器上。
對(duì)應(yīng)連接到所述裝置上的4個(gè)NMOS37、38、39和40被電連接到讀出放大器350到35j和360到36j上。利用導(dǎo)通和關(guān)斷這些NMOS37到40分別選擇讀出放大器350到35j和360到36j。由此，讀出放大器350到35j和360到36j被分別經(jīng)過NMOS 37和38電連接到ODD數(shù)據(jù)線對(duì)41和43和經(jīng)過NMOS39和40分別電連接到不同于所述ODD數(shù)據(jù)線對(duì)41和43的EVEN數(shù)據(jù)線對(duì)42和44。即，讀出放大器350到35j被分別電連接到ODD數(shù)據(jù)線對(duì)41或EVEN數(shù)據(jù)線對(duì)42，同時(shí)，讀出放大器360到36j被分別電連接到ODD數(shù)據(jù)線對(duì)43或EVEN數(shù)據(jù)線對(duì)44。ODD數(shù)據(jù)線對(duì)41由兩個(gè)數(shù)據(jù)線41a和41b組成，而ODD數(shù)據(jù)線對(duì)43由兩個(gè)數(shù)據(jù)線43a和43b組成，另外，EVEN數(shù)據(jù)線對(duì)42由兩個(gè)數(shù)據(jù)線42a和42b組成，而EVEN數(shù)據(jù)線對(duì)44由兩個(gè)數(shù)據(jù)線44a和44b組成。
讀出放大器的選擇和連接控制是根據(jù)在分別電連接到NMOS37和38柵極上的ODD列線450n到45jn和分別電連接到NMOS39和40的柵極上的EVEN列線450b和45jb上的信號(hào)進(jìn)行的。
圖2所示同步DRAM被提供有列譯碼器460到46j。列譯碼器460到46j分別被與在頻率方面和一個(gè)外部時(shí)鐘Co相同的內(nèi)部時(shí)鐘Ci同步地觸發(fā)，并且分別將被譯碼的地址提供給它，以便從所述存儲(chǔ)單元陣列中選擇多個(gè)存儲(chǔ)單元。用做驅(qū)動(dòng)裝置的兩組驅(qū)動(dòng)器470a和470b到47ja和47jb分別被電連接到列譯碼器460到46j的輸出端上。這些驅(qū)動(dòng)器的驅(qū)動(dòng)器470a到47ja分別被提供有通過將所述外部時(shí)鐘Co的頻率除以2所獲得的時(shí)鐘CK1，同時(shí)，驅(qū)動(dòng)器470b到47jb分別被提供有與時(shí)鐘CK1頻率相同的時(shí)鐘CK2。但是，兩個(gè)時(shí)鐘CK1和CK2彼此相位相差半個(gè)周期。驅(qū)動(dòng)器470a到47ja分別被電連接到ODD列線450n到45ja，同時(shí)，驅(qū)動(dòng)器470b到47jb的輸出端被分別電連接到EVEN列線450b到47jb。
在根據(jù)這個(gè)實(shí)施例的同步DRAM中，在EVEN數(shù)據(jù)線對(duì)42和44的中間部分處分別提供了交點(diǎn)50和51。即，數(shù)據(jù)線42a和42b之間的位置變化是在交點(diǎn)50處進(jìn)行的。類似的，數(shù)據(jù)線44a和44b之間的位置變化是在交點(diǎn)51處進(jìn)行的。其中的每一個(gè)都具有所述交點(diǎn)的數(shù)據(jù)線對(duì)和其中的每一個(gè)都不具有所述交點(diǎn)的數(shù)據(jù)線對(duì)被以交替順序安置。
圖3的波形曲線用于描述圖2所示同步DRAM的操作。將結(jié)合圖3描述圖1所示同步DRAM的操作。
例如，當(dāng)希望將信息寫入到在存儲(chǔ)單元部分331(在圖3的周期T5到T6期間內(nèi))中的存儲(chǔ)單元時(shí)，根據(jù)一個(gè)給定的地址執(zhí)行數(shù)據(jù)塊選擇處理，以選擇所述數(shù)據(jù)塊BLK1。另外，X譯碼器31從多個(gè)字線W中選擇與該地址相應(yīng)的字線W并觸發(fā)活該字線W。然后，響應(yīng)所述字線W的被觸發(fā)選擇一個(gè)存儲(chǔ)單元行。另一方面，根據(jù)所述地址選擇列譯碼器46j。列譯碼器46使一個(gè)選擇信號(hào)有效并將該選擇信號(hào)提供給驅(qū)動(dòng)器47ja和47jb。當(dāng)驅(qū)動(dòng)器47ja被時(shí)鐘脈沖CK1控制以便觸發(fā)ODD列線45ja時(shí)，與讀出放大器36j相關(guān)的NMOS37和38被導(dǎo)通，從而使在ODD數(shù)據(jù)線對(duì)43上的輸入數(shù)據(jù)能夠被讀出放大器36j接受。由讀出放大器36j所接收的數(shù)據(jù)被經(jīng)過比特線BL和BL/寫入到由所述字線W選擇的存儲(chǔ)單元部分33i的相應(yīng)存儲(chǔ)單元中。
下面，描述所述同步DRAM的讀操作。當(dāng)同步DRAM執(zhí)行讀處理時(shí)，各數(shù)據(jù)線41a和41b到44a和44b通常分別被與充電到電位VCC-Vt。在這種狀態(tài)下，根據(jù)一個(gè)給定的地址執(zhí)行數(shù)據(jù)塊選擇處理，以便選擇數(shù)據(jù)塊BLK1。另外，X譯碼器31從多個(gè)字線W中選擇與所述地址相應(yīng)的一個(gè)字線W并激活它。響應(yīng)該字線W的被激活選擇一個(gè)存儲(chǔ)單元行。其結(jié)果是在所述存儲(chǔ)單元部分330到33i中的多個(gè)存儲(chǔ)單元被選擇，并且，數(shù)據(jù)被經(jīng)過比特線BL和BL/從與讀出放大器360到36j相應(yīng)的被選擇存儲(chǔ)單元中讀出。
另一方面，根據(jù)所述地址選擇列譯碼器46j。列譯碼器46j使一個(gè)選擇信號(hào)有效并將該選擇信號(hào)提供給驅(qū)動(dòng)器47ja和47jb。驅(qū)動(dòng)器47ja和47jb分別由時(shí)鐘CK1和CK2控制，以便交替觸發(fā)ODD列線45ja和EVEN列線45jb，如圖3所示。當(dāng)驅(qū)動(dòng)器47ja觸發(fā)ODD列線45ja時(shí)，與讀出放大器36j對(duì)應(yīng)提供的NMOS37和38被導(dǎo)通。其結(jié)果是在讀出放大器36j上的數(shù)據(jù)被讀入到ODD數(shù)據(jù)線對(duì)43中。當(dāng)數(shù)據(jù)被讀入到ODD數(shù)據(jù)線對(duì)43中時(shí)，在ODD數(shù)據(jù)線對(duì)43的數(shù)據(jù)線43a和43b之間產(chǎn)生一個(gè)電位差ΔV。該電位差ΔV被一個(gè)未示出的連接到所述ODD數(shù)據(jù)線對(duì)43上的讀出放大器放大，放大后的數(shù)據(jù)用做輸出數(shù)據(jù)。當(dāng)EVEN列線45jb進(jìn)入觸發(fā)狀態(tài)時(shí)，NMOS 39和40被引入導(dǎo)通，以便將讀出放大器36j上的數(shù)據(jù)讀入到EVEN數(shù)據(jù)線對(duì)44中。
當(dāng)在讀出放大器36j上的數(shù)據(jù)被讀入時(shí)，在EVEN數(shù)據(jù)線對(duì)44之間產(chǎn)生一個(gè)電位差ΔV。該電位差被一個(gè)未示出的連接到EVEN數(shù)據(jù)線對(duì)44上的讀出放大器放大，且放大后的數(shù)據(jù)用做輸出數(shù)據(jù)。
這樣，由于ODD數(shù)據(jù)線對(duì)43和EVEN數(shù)據(jù)線對(duì)44被交替使用，所以可以保證它們的操作裕度。即使是在輸入外部地址時(shí)的情況下，數(shù)據(jù)也能夠在段操作狀態(tài)下被讀出并傳送被讀出的數(shù)據(jù)，或者，即使是在所述段操作不能夠繼續(xù)輸入一個(gè)新的外部地址的情況下，它們也能夠在相同的計(jì)時(shí)內(nèi)被觸發(fā)。因此，在兩種情況下基本上沒有區(qū)別。
即使是在如圖3所示T5和T6之間周期內(nèi)的讀操作之前執(zhí)行一個(gè)寫操作的情況下，根據(jù)該實(shí)施例的同步DRAM也不會(huì)輸出錯(cuò)誤數(shù)據(jù)。其理由將在下面描述。
在例如從T5到T6這個(gè)周期內(nèi)，由于寫操作，使EVEN數(shù)據(jù)線對(duì)44之間的電位差達(dá)到全幅值狀態(tài)。即，數(shù)據(jù)線44a和44b被分別引入到電位VCC和電位VSS。在下一個(gè)周期的讀操作(對(duì)應(yīng)于T6到T7的周期)期間內(nèi)，相對(duì)的ODD數(shù)據(jù)線對(duì)43被選擇并且EVEN數(shù)據(jù)線對(duì)44被充電。即，數(shù)據(jù)線44a和44b被分別從電位VSS予充電到電位VCC-Vt和從電位VCC予充電到電位VCC-Vt。此時(shí)在現(xiàn)有技術(shù)中，由于在相鄰數(shù)據(jù)線之間存在有寄生電容，所以會(huì)產(chǎn)生耦合并因此而改變了施加給數(shù)據(jù)線43b用于執(zhí)行讀出操作的初始電位。但是，在該實(shí)施例中，在EVEN數(shù)據(jù)線對(duì)44處被提供有一個(gè)交點(diǎn)51。在高于交點(diǎn)51的部分處，在數(shù)據(jù)線43b和數(shù)據(jù)線44b處存在有一個(gè)寄生電容C2。在低于交點(diǎn)51的部分處，在數(shù)據(jù)線43b和數(shù)據(jù)線43a之間存在有一個(gè)寄生電容C3。由于這些寄生電容C2和C3而產(chǎn)生的耦合在ODD數(shù)據(jù)線對(duì)43處被彼此抵消。換言之，所述耦合被彼此消除。相反，即使是當(dāng)ODD數(shù)據(jù)線對(duì)43被予充電并利用EVEN數(shù)據(jù)線對(duì)44執(zhí)行讀操作時(shí)，由于寄生電容C2和C3產(chǎn)生的耦合也能夠在EVEN數(shù)據(jù)線對(duì)44處被彼此消除。
即使是在讀出放大器36j上的信息隨后被讀出，在ODD數(shù)據(jù)線對(duì)43之間的電位差也將變得足夠?qū)?，從而輸出適當(dāng)?shù)臄?shù)據(jù)。
在如上所述的第一實(shí)施例中，在交替配置的ODD數(shù)據(jù)線對(duì)41、EVEN數(shù)據(jù)線對(duì)42、ODD數(shù)據(jù)線對(duì)43和EVEN數(shù)據(jù)線對(duì)44的EVEN數(shù)據(jù)線對(duì)42和EVEN數(shù)據(jù)線對(duì)44處分別提供有交點(diǎn)50和51。因此，可以避免輸出由于寄生電容而錯(cuò)誤讀出的數(shù)據(jù)。
圖4的電路圖示出了根據(jù)本發(fā)明第二實(shí)施例的同步DRAM。
根據(jù)這個(gè)實(shí)施例的同步DRAM的全部結(jié)構(gòu)以類似于第一實(shí)施例的方式構(gòu)成并在數(shù)據(jù)塊劃分的情況下對(duì)每個(gè)存儲(chǔ)單元進(jìn)行訪問。圖4示出了部分同步DRAM，其中，示出了兩個(gè)X譯碼器61和62。多個(gè)字線W被分別電連接到X譯碼器61和62的輸出端。多個(gè)存儲(chǔ)單元部分630到631，…被分別電級(jí)連到電連接到X譯碼器61輸出端上的多組字線W上，類似的，多個(gè)存儲(chǔ)單元部分640到641被分別電連接到X譯碼器62輸出端上的多組字線W上。獨(dú)立的存儲(chǔ)單元部分630、631、……、和640、641，……分別具有多個(gè)存儲(chǔ)單元并利用這些存儲(chǔ)單元構(gòu)成一個(gè)存儲(chǔ)單元矩陣。雖然該同步DRAM以類似于圖2所示方式被結(jié)構(gòu)得具有一定數(shù)量的存儲(chǔ)單元部分，但是在電路結(jié)構(gòu)方面它們是相同的。為簡單起見，下面僅圍繞存儲(chǔ)單元部分630、631、640和641進(jìn)行描述。
包括在存儲(chǔ)單元部分630中的多個(gè)存儲(chǔ)單元被經(jīng)過比特線BL和BL/電連接到讀出放大器650。包括在存儲(chǔ)單元部分631和640每個(gè)存儲(chǔ)單元部分中的多個(gè)存儲(chǔ)單元被經(jīng)過比特線BL和BL/電連接到讀出放大器660。相當(dāng)于連接裝置的4個(gè)NMOS 67、68、69和70被電連接到讀出放大器650和660中的每一個(gè)上。響應(yīng)這些NMOS 67到70的導(dǎo)通和截止，讀出放大器650和660被分別經(jīng)過NMOS67和68電連接到ODD數(shù)據(jù)線對(duì)71和73上或經(jīng)過NMOS 69和70被分別連接到與ODD數(shù)據(jù)線對(duì)71和73不同的EVEN數(shù)據(jù)線對(duì)72和74上。即，讀出放大器650被電連接到ODD數(shù)據(jù)線對(duì)71或EVEN數(shù)據(jù)線對(duì)72上，而讀出放大器660被電連接到ODD數(shù)據(jù)線對(duì)73或EVEN數(shù)據(jù)線對(duì)74上。ODD數(shù)據(jù)線對(duì)71由兩個(gè)數(shù)據(jù)線71a和71b組成，而ODD數(shù)據(jù)線對(duì)73由兩個(gè)數(shù)據(jù)線73a和73b組成。另外，EVEN數(shù)據(jù)線對(duì)72由兩個(gè)數(shù)據(jù)線72a和72b組成，而EVEN數(shù)據(jù)線對(duì)74由兩個(gè)數(shù)據(jù)線74a和74b組成。這些讀出放大器的選擇和連接控制是根據(jù)在電連接到NMOS67和68柵極上的ODD列線75Oa和電連接到NMOS 69和70柵極上的EVEN列線75Ob上的驅(qū)動(dòng)狀態(tài)或信號(hào)執(zhí)行的。
圖4所示同步DRAM被提供有列譯碼器760。列譯碼器760被與在頻率方面和外部時(shí)鐘Co相同的內(nèi)部時(shí)鐘Ci觸發(fā)，并對(duì)提供給它的地址進(jìn)行譯碼，以便從所述存儲(chǔ)單元陣列中選擇存儲(chǔ)單元。用做驅(qū)動(dòng)裝置的驅(qū)動(dòng)器77Oa和77Ob被分別電連接到列譯碼器760的輸出端上。驅(qū)動(dòng)器77On和77Ob被分別被提供有時(shí)鐘CK1和CK2，其中的每一個(gè)時(shí)鐘都是通過將外部時(shí)鐘Co的頻率除以2獲得的。但是，這兩個(gè)時(shí)鐘的相位彼此相差半個(gè)周期。驅(qū)動(dòng)器77On的輸出端被電連接到ODD列線75On，而驅(qū)動(dòng)器77Ob的輸出端被電連接到EVEN列線75Ob。
根據(jù)這個(gè)實(shí)施例的同步DRAM采用不同于第一實(shí)施例的數(shù)據(jù)線結(jié)構(gòu)。即，信號(hào)線78被分別提供在ODD數(shù)據(jù)線對(duì)71和EVEN數(shù)據(jù)線對(duì)72之間和ODD數(shù)據(jù)線對(duì)73和EVEN數(shù)據(jù)線對(duì)74之間。信號(hào)線78可以被提供在EVEN數(shù)據(jù)線對(duì)72和ODD數(shù)據(jù)線對(duì)73之間。但是，在這種數(shù)據(jù)線結(jié)構(gòu)中，存儲(chǔ)單元部分631被信號(hào)線78劃分，因此這不是最佳的。信號(hào)線78被分別提供有由數(shù)據(jù)線均衡電路(DLE)79產(chǎn)生的數(shù)據(jù)線均衡信號(hào)。即，當(dāng)每個(gè)數(shù)據(jù)線對(duì)被觸發(fā)時(shí)，在該信號(hào)線78處的電平被固定到電源電位。
具有這種結(jié)構(gòu)的同步DRAM還可以對(duì)在與第一實(shí)施例相同操作下選擇的每個(gè)存儲(chǔ)單元進(jìn)行訪問。在訪問操作期間電平固定的信號(hào)線78中斷ODD數(shù)據(jù)線對(duì)71和EVEN數(shù)據(jù)線對(duì)72之間以及ODD數(shù)據(jù)線對(duì)73和EVEN數(shù)據(jù)線對(duì)74之間的聯(lián)系，以避免發(fā)生耦合。
在如上所述的第二實(shí)施例中，信號(hào)線78被分別設(shè)置在ODD數(shù)據(jù)線對(duì)71和73之間以及EVEN數(shù)據(jù)線對(duì)72和74之間。因此可以避免在兩者之間發(fā)生耦合并避免輸出錯(cuò)誤讀出數(shù)據(jù)。
圖5的電路圖示出了根據(jù)本發(fā)明第三實(shí)施例的同步DRAM。
根據(jù)當(dāng)前實(shí)施例的同步DRAM的結(jié)構(gòu)與如圖1所示第一和第二實(shí)施例的全部結(jié)構(gòu)相同并能夠?qū)μ幱跀?shù)據(jù)塊劃分形式下的存儲(chǔ)單元進(jìn)行訪問。圖5示出了部分同步DRAM，其中，示出了兩個(gè)X譯碼器81和82。多個(gè)字線W被分別電連接到X譯碼器81和82的輸出端上。整個(gè)同步DRAM以和圖2類似的方式具有一定數(shù)量的存儲(chǔ)單元部分。但是，為簡便起見，下面只描述多個(gè)存儲(chǔ)單元部分830、831、840、和841以及圍繞它們的電路結(jié)構(gòu)。多個(gè)存儲(chǔ)單元部分830和831被分別電連接到與X譯碼器81的輸出端電連接的多組字線W上。類似的，多個(gè)存儲(chǔ)單元部分840和841被分別電連接到與X譯碼器82的輸出端電連接的多組字線W上。單獨(dú)的存儲(chǔ)單元部分830和831以及840和841分別具有多個(gè)存儲(chǔ)單元并全部構(gòu)成一個(gè)存儲(chǔ)單元陣列。
包括在存儲(chǔ)單元部分830中的多個(gè)存儲(chǔ)單元被經(jīng)過比特線BL和BL/電連接到讀出放大器850上。包括在存儲(chǔ)單元部分831和840每一個(gè)中的多個(gè)存儲(chǔ)單元被經(jīng)過比特線BL和BL/電連接到讀出放大器860上。相當(dāng)于連接裝置的4個(gè)NMOS87、88、89和90被分別連接到讀出放大器850和860的每一個(gè)上。響應(yīng)這些NMOS87-90的導(dǎo)通和截止，讀出放大器850和860被經(jīng)過NMOS 87和88分別電連接到ODD數(shù)據(jù)線對(duì)91和93上，或者經(jīng)過NMOS 89和90分別電連接到與ODD數(shù)據(jù)線對(duì)91和93不同EVEN的數(shù)據(jù)線對(duì)92和94上，即，讀出放大器850被電連接到ODD數(shù)據(jù)線對(duì)91或EVEN數(shù)據(jù)線對(duì)92上，而讀出放大器860被電連接到ODD數(shù)據(jù)線對(duì)93或EVEN數(shù)據(jù)線對(duì)94上，ODD數(shù)據(jù)線對(duì)91由兩個(gè)數(shù)據(jù)線91a和91b組成，而ODD數(shù)據(jù)線對(duì)93由兩個(gè)數(shù)據(jù)線93a和93b組成，另外，EVEN數(shù)據(jù)線對(duì)92由兩個(gè)數(shù)據(jù)線92a和92b組成，而EVEN數(shù)據(jù)線對(duì)94由兩個(gè)數(shù)據(jù)線94a和94b組成。這些讀出放大器的選擇和連接控制是根據(jù)在分別電連接到NMOS 87和88柵極上的ODD的列線95Oa和分別電連接到NMOS 89和90的柵極上的EVEN列線上的驅(qū)動(dòng)狀態(tài)或信號(hào)執(zhí)行的。
圖5所示同步DRAM被提供有列譯碼器960。列譯碼器960被與在頻率方面和外部時(shí)鐘Co相同的內(nèi)部時(shí)鐘Ci同步的觸發(fā)，并對(duì)提供給它的地址進(jìn)行譯碼，以便從所述存儲(chǔ)單元陣列中選擇存儲(chǔ)單元。用做驅(qū)動(dòng)裝置的兩個(gè)驅(qū)動(dòng)器97Oa和97Ob分別被電連接到列譯碼器960的每一個(gè)的輸出端上。驅(qū)動(dòng)器97Oa和97Ob被分別被提供有時(shí)鐘CK1和CK2。兩者中的每一個(gè)都是通過將外部時(shí)鐘Co的頻率除以2得到的。但是，這兩個(gè)時(shí)鐘的相位彼此相差半個(gè)周期。驅(qū)動(dòng)器97Oa的輸出端被電連接到ODD列線95Oa上，而驅(qū)動(dòng)器97Ob的輸出端被電連接到EVEN列線950b上。
在根據(jù)當(dāng)前實(shí)施例的同步DRAM中，電源線98分別被提供在ODD數(shù)據(jù)線對(duì)91和EVEN數(shù)據(jù)線對(duì)92以及ODD數(shù)據(jù)線對(duì)93和EVEN數(shù)據(jù)線對(duì)94之間。電源線98可以被提供在EVEN數(shù)據(jù)線對(duì)72和ODD數(shù)據(jù)線對(duì)73之間。但是，在這種結(jié)構(gòu)中，存儲(chǔ)單元部分830、831被電源線98劃分，因此，這不是最佳的。電源線98分別從比特線均衡電路(BE)中引入，以便迫使比特線BL和BL/達(dá)到比特線均衡電位HVCC(在當(dāng)前實(shí)施例中，HVCC＝1/2VCC)。即，在電源線98處的電平被固定為比特線均衡電位HVCC。
具有這種結(jié)構(gòu)的同步DRAM在與第一實(shí)施例相同操作的條件下可以獲得對(duì)存儲(chǔ)單元的訪問。其中每一個(gè)的電位都是HVCC的電源線98中斷ODD數(shù)據(jù)線對(duì)91和EVEN和數(shù)據(jù)線對(duì)92以及ODD數(shù)據(jù)線對(duì)93和EVEN數(shù)據(jù)線對(duì)94之間的連接，以便避免發(fā)生耦合。
在如上所述的第三實(shí)施例中，電源線98被分別設(shè)置ODD在數(shù)據(jù)線對(duì)91和93之間和EVEN數(shù)據(jù)線對(duì)92和94之間。因此，可以避免在兩者之間的耦合發(fā)生并避免輸出錯(cuò)誤的讀出數(shù)據(jù)。
圖6的電路圖示出了根據(jù)本發(fā)明第四實(shí)施例的同步DRAM。
根據(jù)當(dāng)前實(shí)施例的同步DRAM，其結(jié)構(gòu)為以類似于第一到第三實(shí)施例的方式構(gòu)成的如圖1所示的整個(gè)結(jié)構(gòu)。并能夠獲得對(duì)以數(shù)據(jù)段形式劃分的每個(gè)存儲(chǔ)單元進(jìn)行訪問。圖6示出了部分同步DRAM，其中，示出了兩個(gè)X譯碼器101和102。整個(gè)同步DRAM具有類似于圖2方式的一定數(shù)量的存儲(chǔ)單元部分。但是，下面為簡單起見，只描述存儲(chǔ)單元部分1030、1031、1040和1041和圍繞它們的電路結(jié)構(gòu)。多個(gè)字線W被分別電連接到X譯碼器101和102的輸出端上。多個(gè)存儲(chǔ)單元部分1030和1031被分別電連接到X譯碼器101輸出端上的多組字線W上。類似的，多個(gè)存儲(chǔ)單元部分1040和1041分別被電連接到X譯碼器102輸出端上的多組字線W上。單獨(dú)的存儲(chǔ)單元部分1030、1031、1040和1041分別具有多個(gè)存儲(chǔ)單元并全部構(gòu)成了一個(gè)存儲(chǔ)單元矩陣。
包括在存儲(chǔ)單元部分1030中的多個(gè)存儲(chǔ)單元被經(jīng)過兩個(gè)比特線BK和BL/電連接到讀出放大器1050。包括在存儲(chǔ)單元部分1031和1040每一個(gè)中的多個(gè)存儲(chǔ)單元經(jīng)過比特線RL和BL/電連接到讀出放大器1060上。相當(dāng)于連接裝置的4個(gè)NMOS 107、108、109和110被電連接到讀出放大器1050和1060上。響應(yīng)這些NMOS 107到110的導(dǎo)通或截止，讀出放大器1050和1060經(jīng)過這些NMOS 107和108被電連接到ODD數(shù)據(jù)線對(duì)111和113，或者經(jīng)過這些NMOS 109和110被電連接到不同于ODD數(shù)據(jù)線對(duì)111和113的EVEN數(shù)據(jù)線對(duì)112和114上。即，讀出放大器1050被電連接到ODD數(shù)據(jù)線對(duì)111或EVEN數(shù)據(jù)線對(duì)112上，而讀出放大器1060被電連接到ODD數(shù)據(jù)線對(duì)113或EVEN數(shù)據(jù)線對(duì)114上。ODD數(shù)據(jù)線對(duì)111由兩個(gè)數(shù)據(jù)線111a和111b組成，而ODD數(shù)據(jù)線對(duì)113由兩個(gè)數(shù)據(jù)線113a和113b組成。另外，EVEN數(shù)據(jù)線對(duì)112由兩個(gè)數(shù)據(jù)線112a和112b組成，而EVEN數(shù)據(jù)線對(duì)114由兩個(gè)數(shù)據(jù)線114a和114b組成。這些讀出放大器的選擇和連接控制是根據(jù)在電連接到NMOS 107和108的柵極的ODD列線115On和電連接到NMOS 109和110的柵極的EVEN的列線115Ob上的驅(qū)動(dòng)狀態(tài)或信號(hào)執(zhí)行的。
圖6所示同步DRAM被提供有一個(gè)列譯碼器1160。列譯碼器1160是被與在頻率方面和外部時(shí)鐘Co相同的內(nèi)部時(shí)鐘Ci同步觸發(fā)的，并且對(duì)提供給它的地址譯碼，以便從所述存儲(chǔ)單元陣列中選擇存儲(chǔ)單元。被用做驅(qū)動(dòng)裝置的兩個(gè)驅(qū)動(dòng)器1170a和117Ob被分別電連接到每個(gè)列譯碼器116O的輸出端上。驅(qū)動(dòng)器117On和117Ob被分別提供有通過將外部時(shí)鐘Co的頻率除以2獲得的時(shí)鐘CK1和CK2。但是，兩個(gè)時(shí)鐘CK1和CK2的相位彼此相差半個(gè)周期。驅(qū)動(dòng)器117On的輸出端被電連接到ODD列線115Oa上，而驅(qū)動(dòng)器117Ob的輸出端被電連接到EVEN列線115Ob上。
在根據(jù)當(dāng)前實(shí)施例的同步DRAM中，在ODD數(shù)據(jù)線對(duì)111和EVEN數(shù)據(jù)線對(duì)112之間以及在ODD數(shù)據(jù)線對(duì)113和EVEN數(shù)據(jù)線對(duì)113之間設(shè)置有例如，相當(dāng)于約2.8μm的間隔120，在該間隔處，通過它們的共同接口使在相鄰數(shù)據(jù)線對(duì)上的信號(hào)不能減少到可被允許的值或更少。
具有這種結(jié)構(gòu)的同步DRAM還能夠?qū)υ陬愃朴诘谝坏降谌龑?shí)施例操作下選擇的存儲(chǔ)單元的進(jìn)行訪問。由于所述間隔120減少了在ODD數(shù)據(jù)線對(duì)111和EVEN數(shù)據(jù)線對(duì)112之間以及在ODD數(shù)據(jù)線對(duì)113和EVEN數(shù)據(jù)線對(duì)114之間寄生電容產(chǎn)生的寄生電容，所以，在它們之間發(fā)生耦合的程度降低。因此，即使是例如EVEN數(shù)據(jù)線對(duì)114被預(yù)充電，用于執(zhí)行讀操作的ODD數(shù)據(jù)線對(duì)113的初始電位也將保持不變。
在如上所述的第四實(shí)施例中，由于在ODD數(shù)據(jù)線對(duì)111和113之間和在EVEN數(shù)據(jù)線對(duì)112和114之間分別提供了用于減少寄生電容的間隔120，所以，可以避免輸出由于寄生電容引起的錯(cuò)誤讀出數(shù)據(jù)。
本發(fā)明不受前述實(shí)施例的限制并可以對(duì)其作出各種改變。例如它們的改變?nèi)缦码m然在圖2所示EVEN數(shù)據(jù)線對(duì)42和44處分別提供了交點(diǎn)50和51，當(dāng)它們也可以被分別提供在ODD數(shù)據(jù)線對(duì)41和43之間。
雖然提供了如圖4所示的每個(gè)信號(hào)78以便從數(shù)據(jù)均衡器79引入數(shù)據(jù)均衡信號(hào)，但也可以引入數(shù)據(jù)跨塊選擇信號(hào)或其它能夠在每個(gè)數(shù)據(jù)線對(duì)被計(jì)劃激活時(shí)引入恒定電位的信號(hào)。
另外，圖5所示電源線98分別被固定到電位HVCC。但是，即使是在所述電源線98被固定到另一個(gè)電源電位VCC或地電位GND的情況下，也能夠帶來與上述實(shí)施例獲效果相同的效果。在結(jié)合前述實(shí)施例描述本發(fā)明的同時(shí)，該描述并不企圖構(gòu)成限制的含義。很明顯，對(duì)于本專業(yè)技術(shù)領(lǐng)域的普通技術(shù)人員來講，在參閱了本說明書的基礎(chǔ)上，可以對(duì)所述實(shí)施例以及本發(fā)明的其它實(shí)施例作出各種修改。因此，期望所附權(quán)利要求能夠覆蓋任何一種落入本發(fā)明范圍的修改或?qū)嵤├?br> 權(quán)利要求
1.一種同步半導(dǎo)體存儲(chǔ)裝置，，包括多個(gè)用于在其中存儲(chǔ)數(shù)據(jù)的存儲(chǔ)單元。多個(gè)與所述存儲(chǔ)單元耦合的讀出放大器多個(gè)耦合到所述讀出放大器上的數(shù)據(jù)線對(duì)，所述數(shù)據(jù)線向一個(gè)方向延伸以便使所述數(shù)據(jù)線基本上相互平行，所述數(shù)據(jù)線對(duì)包括第一數(shù)據(jù)線對(duì)和置于所述第一數(shù)據(jù)線對(duì)之間的第二數(shù)據(jù)線對(duì)，所述第二數(shù)據(jù)線對(duì)中的每一個(gè)具有一個(gè)交點(diǎn)，在該交點(diǎn)處，每對(duì)數(shù)據(jù)線中的每一個(gè)彼此交叉。
2.如權(quán)利要求1所述的同步半導(dǎo)體存儲(chǔ)裝置，其中，所述交點(diǎn)被置于所述數(shù)據(jù)瑕線的中間位置處。
3.如權(quán)利要求1所述的同步半導(dǎo)體存儲(chǔ)裝置，其中，所述存儲(chǔ)單元被置于第一對(duì)數(shù)據(jù)線的右側(cè)和所述讀出放大器被置于所述第一對(duì)數(shù)據(jù)線的左側(cè)。
4.如權(quán)利要求1所述的同步半導(dǎo)體存儲(chǔ)裝置，其中，所述讀出放大器經(jīng)過傳輸晶體管被連接到所述數(shù)據(jù)線對(duì)上。
5.一種同步半導(dǎo)體存儲(chǔ)裝置，包括多個(gè)用于在其中存儲(chǔ)數(shù)據(jù)的存儲(chǔ)單元；多個(gè)耦合到所述存儲(chǔ)單元上的讀出放大器；多個(gè)耦合到所述讀出放大器上的數(shù)據(jù)線對(duì)，所述數(shù)據(jù)線沿一個(gè)方向延伸以便使數(shù)據(jù)線中的每一個(gè)基本上彼此平行；多個(gè)耦合到所述數(shù)據(jù)線對(duì)上的數(shù)據(jù)線均衡電路，用于產(chǎn)生數(shù)據(jù)線均衡信號(hào)，當(dāng)所述數(shù)據(jù)線對(duì)被激活時(shí)，該信號(hào)的電平被固定到電源電位上；和多個(gè)耦合到所述數(shù)據(jù)線均衡電路上的信號(hào)線，和所述信號(hào)線沿一個(gè)方向延伸并被置于所述數(shù)據(jù)線對(duì)之間，所述數(shù)據(jù)線均衡信號(hào)被提供給所述信號(hào)線。
6.如權(quán)利要求5所述的同步半導(dǎo)體存儲(chǔ)裝置，其中，所述數(shù)據(jù)線對(duì)包括第一數(shù)據(jù)線對(duì)和置于所述第一數(shù)據(jù)線對(duì)之間的第二數(shù)據(jù)線對(duì)。
7.如權(quán)利要求6所述的同步半導(dǎo)體存儲(chǔ)裝置，其中，所述存儲(chǔ)單元被置于所述第一數(shù)據(jù)線對(duì)的右側(cè)和所述讀出放大器被置于所述第一數(shù)據(jù)線對(duì)的左側(cè)。
8.如權(quán)利要求6所述的同步半導(dǎo)體存儲(chǔ)裝置，其中，所述信號(hào)線被置于所述第一數(shù)據(jù)線對(duì)的左側(cè)。
9.一種同步半導(dǎo)體存儲(chǔ)裝置，包括多個(gè)用于在其中存儲(chǔ)數(shù)據(jù)的存儲(chǔ)單元；多個(gè)用于傳輸數(shù)據(jù)的比特線；多個(gè)經(jīng)過所述比特線耦合到所述存儲(chǔ)單元上的讀出放大器；多個(gè)耦合到所述讀出放大器上的數(shù)據(jù)線對(duì)，所述數(shù)據(jù)線沿一個(gè)方向延伸以便使每個(gè)數(shù)據(jù)線基本彼此平行；多個(gè)耦合到所述比特線上的比特線均衡電路，用于將比特線均衡到比特線均衡電位；和多個(gè)耦合到所述比特線均衡電路上的電位線，所述信號(hào)線沿一方向延伸并被置于所述數(shù)據(jù)線對(duì)之間，所述電位線將比特線均衡電位提供給所述比特線均衡電路。
10.如權(quán)利要求9所述的同步半導(dǎo)體存儲(chǔ)裝置，其中，所述數(shù)據(jù)線對(duì)包括第一數(shù)據(jù)線對(duì)和設(shè)置在所述第一數(shù)據(jù)線對(duì)之間的第二數(shù)據(jù)線對(duì)。
11.如權(quán)利要求10所述的同步半導(dǎo)體存儲(chǔ)裝置，其中，所述存儲(chǔ)單元被置于第一數(shù)據(jù)線對(duì)的右側(cè)和所述讀出放大器被置于所述第一數(shù)據(jù)線對(duì)的左側(cè)。
12.如權(quán)利要求10所述的同步半導(dǎo)體存儲(chǔ)裝置，其中，所述電位線被置于第一數(shù)據(jù)線對(duì)的左側(cè)。
13.如權(quán)利要求9所述的同步半導(dǎo)體存儲(chǔ)裝置，其中，所述比特線均衡電位是存儲(chǔ)裝置電源電位的一半。
14.一種同步半導(dǎo)體存儲(chǔ)裝置，包括多個(gè)沿一個(gè)方向延伸以便數(shù)據(jù)線彼此基本平行的數(shù)據(jù)線對(duì)，所述數(shù)據(jù)線對(duì)包括第一數(shù)據(jù)線對(duì)和置于所述第一數(shù)據(jù)線對(duì)之間的第二數(shù)據(jù)線對(duì)；多個(gè)用于在其中存儲(chǔ)數(shù)據(jù)的存儲(chǔ)單元，所述存儲(chǔ)單元被置于所述第一數(shù)據(jù)線對(duì)的右側(cè)和所述第二數(shù)據(jù)線對(duì)的左側(cè)；多個(gè)耦合到所述存儲(chǔ)單元和所述數(shù)據(jù)線對(duì)上的讀出放大器，所述讀出放大器被置于第二數(shù)據(jù)線對(duì)的右側(cè)和第一數(shù)據(jù)線對(duì)的左側(cè)，和多個(gè)設(shè)置在第一數(shù)據(jù)線對(duì)和第二數(shù)據(jù)線對(duì)之間并具有預(yù)定實(shí)際長度的間隔，用于使在相鄰數(shù)據(jù)線對(duì)上的信號(hào)不會(huì)降低到可允許值或更少。
15.如權(quán)利要求14所述的同步半導(dǎo)體存儲(chǔ)裝置，其中，所述間隔中的每一個(gè)約為2.8μm。
16.如權(quán)利要求14所述的同步半導(dǎo)體存儲(chǔ)裝置，其中，所述讀出放大器被經(jīng)過傳輸晶體管連接到所述數(shù)據(jù)線對(duì)上。
全文摘要
本發(fā)明披露了一種能避免由于寄生電容引起誤讀出的同步半導(dǎo)體存儲(chǔ)裝置,它包括用于存儲(chǔ)數(shù)據(jù)的多個(gè)存儲(chǔ)單元,耦合到所述存儲(chǔ)單元上的讀出放大器和多個(gè)耦合到其上的數(shù)據(jù)線對(duì)。所述數(shù)據(jù)線沿一個(gè)方向延伸以便使所述數(shù)據(jù)線彼此基本相互平行。所述數(shù)據(jù)線對(duì)包括第一數(shù)據(jù)線對(duì)和置于其間的第二數(shù)據(jù)線對(duì)。所述第二數(shù)據(jù)線對(duì)中的每一對(duì)具有一個(gè)交點(diǎn),所述數(shù)據(jù)線對(duì)的每一數(shù)據(jù)線彼此相交于此點(diǎn)。
文檔編號(hào)G11C11/409GK1173715SQ9711009
公開日1998年2月18日 申請(qǐng)日期1997年3月29日 優(yōu)先權(quán)日1996年3月29日
發(fā)明者佐谷憲彥, 三苫徹哉 申請(qǐng)人:沖電氣工業(yè)株式會(huì)社