專(zhuān)利名稱(chēng)：半導(dǎo)體存儲(chǔ)裝置及其測(cè)試方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲(chǔ)裝置以及測(cè)試方法，特別涉及具有特殊寫(xiě)入方式的半導(dǎo)體存儲(chǔ)裝置及其測(cè)試方法。
圖4是表示先有的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(下稱(chēng)DRAM)結(jié)構(gòu)的框圖。參照?qǐng)D4，該DRAM包括控制信號(hào)輸入端11～13、15、地址信號(hào)輸入端組14、數(shù)據(jù)信號(hào)輸入輸出端組16、接地端17和電源端18。另外，該DRAM包括時(shí)鐘發(fā)生電路19、行和列地址緩存區(qū)20、行譯碼器21、列譯碼器22、冗余列譯碼器23、存儲(chǔ)器板24、輸入緩存區(qū)28和輸出緩存區(qū)29，存儲(chǔ)器板24包括存儲(chǔ)器陣列25、冗余存儲(chǔ)器陣列26和讀出刷新放大器+輸入輸出控制電路27。
時(shí)鐘發(fā)生電路19根據(jù)外部通過(guò)控制信號(hào)輸入端11、12提供的信號(hào)/RAS、/CAS選擇規(guī)定的操作方式、控制DRAM整體。
行和列地址緩存區(qū)20根據(jù)從外部通過(guò)地址信號(hào)輸入端組14提供的地址信號(hào)A0～Ai(其中i是自然數(shù))生成行地址信號(hào)RA0～RAi和列地址信號(hào)CA0～CAi，分別把生成的信號(hào)RA0～RAi和CA0～CAi提供給行譯碼器21和列譯碼器22。
存儲(chǔ)器24包括分別存儲(chǔ)1位數(shù)據(jù)的多個(gè)存儲(chǔ)器單元。在由行地址和列地址確定的地址上配置各個(gè)存儲(chǔ)器單元。
行譯碼器21響應(yīng)行和列地址緩存區(qū)20提供的行地址信號(hào)RA0～RAi，指定存儲(chǔ)器陣列25的行地址。列譯碼器22響應(yīng)行和列地址緩存區(qū)20提供的列地址信號(hào)CA0～CAi，指定存儲(chǔ)器陣列25的列地址。
在列譯碼器22和冗余列譯碼器23內(nèi)設(shè)有熔斷器組(未圖示)，用于對(duì)包括存儲(chǔ)器陣列25中的有缺陷的存儲(chǔ)器單元的列地址及與該列地址置換的冗余存儲(chǔ)器陣列26的列地址編程。在輸入與用熔斷器組編程的有缺陷的列地址對(duì)應(yīng)的列地址信號(hào)CA0～CAi時(shí)，列譯碼器22不指定該列地址，冗余列譯碼器26指定編程的冗余存儲(chǔ)器陣列26的列地址來(lái)取代該列地址。也就是說(shuō)，含有存儲(chǔ)器陣列24中的有缺陷的存儲(chǔ)器單元的有缺陷的存儲(chǔ)器列與冗余存儲(chǔ)器地址26的正常的存儲(chǔ)器單元列進(jìn)行置換。
讀出刷新放大器+輸入輸出控制電路27把由行譯碼器21和列譯碼器22(或冗余列譯碼器)23指定了地址的存儲(chǔ)器單元與數(shù)據(jù)信號(hào)輸入輸出線IOP的一端相連。數(shù)據(jù)信號(hào)輸入輸出線對(duì)IOP的另一端與輸入緩存區(qū)27和輸出緩存區(qū)28相連。輸入緩存器28在寫(xiě)入方式時(shí)，響應(yīng)通過(guò)控制信號(hào)端13從外部提供的信號(hào)/W，把數(shù)據(jù)信號(hào)輸入輸出端組16輸入的數(shù)據(jù)通過(guò)數(shù)據(jù)信號(hào)輸入輸出端對(duì)IOP送給所選擇的存儲(chǔ)器。輸出緩存區(qū)29在讀出方式時(shí)，響應(yīng)控制信號(hào)輸入端15輸入的信號(hào)/OE，把來(lái)自所選擇的存儲(chǔ)器的讀出數(shù)據(jù)輸出到數(shù)據(jù)輸入輸出端組16。
圖5是表示圖4所示的DRAM的存儲(chǔ)器板24的結(jié)構(gòu)并省略了一部分的電路框圖，圖6是詳細(xì)地示出了圖5所示的存儲(chǔ)器板24中的一列的結(jié)構(gòu)并省略了一部分的電路框圖。
參照?qǐng)D5和圖6，存儲(chǔ)器陣列25包括行列狀配置的多個(gè)存儲(chǔ)器單元MC、與各行對(duì)應(yīng)設(shè)置的字線WL和與各列對(duì)應(yīng)設(shè)置的位線對(duì)BL、/BL。
各存儲(chǔ)器單元MC與對(duì)應(yīng)行的字線WL相連。奇數(shù)列的多個(gè)存儲(chǔ)器單元MC分別交互地與位線BL或/BL相連。偶數(shù)列的多個(gè)存儲(chǔ)器單元MC分別它交互地與位線/BL或BL相連。
各存儲(chǔ)單元MC包括存取用的N溝道MOS晶體管50和信息存儲(chǔ)用的電容51。各存儲(chǔ)器單元MC的N溝道的晶體管50的柵極與對(duì)應(yīng)行的字線WL相連。N溝道MOS晶體管50連接到對(duì)應(yīng)列的位線BL或/BL及其存儲(chǔ)器單元MC的電容51一側(cè)的電極(存儲(chǔ)結(jié)點(diǎn)SN)之間。各存儲(chǔ)單元MC的電容51的另一側(cè)電極接收單元電平Vcp。字線WL傳輸行譯碼器20的輸出，使選擇了的行的存儲(chǔ)器單元MC激活。位線對(duì)BL和/BL執(zhí)行選擇的存儲(chǔ)器單元MC和數(shù)據(jù)信號(hào)的輸入輸出。
冗余存儲(chǔ)器陣列26除列數(shù)比存儲(chǔ)器陣列25少之外，與存儲(chǔ)器陣列25的結(jié)構(gòu)相同。存儲(chǔ)器陣列25和冗余存儲(chǔ)器陣列26具有相同的行數(shù)，字線WL在存儲(chǔ)器陣列25和冗余存儲(chǔ)器陣列26中是共用的。
讀出刷新放大器+輸入輸出控制電路27包括與各列對(duì)應(yīng)設(shè)置的列選擇門(mén)31、讀出刷新放大器32、均衡器33以及與全部列共用設(shè)置的中間電平發(fā)生電路34。列選擇門(mén)31包括各個(gè)位線BL、/BL和連接在數(shù)據(jù)信號(hào)輸入輸出線IO、/IO之間的N溝道MOS晶體管41、42。N溝道MOS晶體管41、42的柵極通過(guò)列選擇線CSL與列譯碼器22或23相連。用列譯碼器22或23使列選擇線CSL上升到選擇電平的高電平時(shí)，MOS晶體管41、52導(dǎo)通，位線對(duì)BL、/BL和數(shù)據(jù)信號(hào)輸入輸出線對(duì)IO、/IO進(jìn)行結(jié)合。
讀出刷新放大器32包括在位線BL、/BL和結(jié)點(diǎn)N32間分別連接的P溝道MOS晶體管43、44；在位線BL、/BL和結(jié)點(diǎn)N32’間分別連接的N溝道MOS晶體管45、46。MOS晶體管43、45的柵極都與位線/BL相連，MOS晶體管44、46的柵極都與位線BL相連。結(jié)點(diǎn)N32、N32’分別接收時(shí)鐘發(fā)生電路19輸出的讀出放大激活信號(hào)SE和/SE。讀出刷新放大器32根據(jù)讀出放大激活信號(hào)SE和/SE分別變成“H”電平和“L”電平，把位線對(duì)BL和/BL間的微小的電平差放大到電源電壓Ucc。*均衡器33包括在各位線BL和/BL間連接的N溝道MOS晶體管47，在各位線BL、/BL和結(jié)點(diǎn)N33’間連接的N溝道MOS晶體管48、49。N溝道MOS晶體管47～49的柵極都與結(jié)點(diǎn)N33相連。結(jié)點(diǎn)N33接收位線均衡信號(hào)BLEQ，結(jié)點(diǎn)N33’接收位線電平VBL(＝Vcc/2)。均衡器33根據(jù)位線均衡信號(hào)BLEQ改變?yōu)榧せ铍娖降摹癏”電平，使位線BL和/BL的電平均衡到位線電平VBL。
中間電平發(fā)生電路34生成電源電平Vcc和接地電平GND間的中間電平Vcc/2，把生成的中間電平Vcc/2作為位線電壓VBL輸出。
接著，簡(jiǎn)單地說(shuō)明圖4～圖6所示的DRAM的操作。在寫(xiě)入方式時(shí)，列譯碼器22或23使與列地址信號(hào)CA0～CAi對(duì)應(yīng)的列的列選擇線CSL上升到激活電平的“H”電平，使列選擇門(mén)31導(dǎo)通。
輸入緩存區(qū)28響應(yīng)信號(hào)/W，把來(lái)自數(shù)據(jù)信號(hào)輸入輸出端組16的寫(xiě)入數(shù)據(jù)送給通過(guò)數(shù)據(jù)信號(hào)輸入輸出端對(duì)IOP選擇的列的位線對(duì)BL和/BL。寫(xiě)入數(shù)據(jù)作為位線BL和/BL間的電平差提供。接著，行譯碼器21使與行地址信號(hào)RA0～RAi對(duì)應(yīng)的行的字線WL上升到激活電平的“H”電平，使該行的存儲(chǔ)器單元MC的MOS晶體管50導(dǎo)通。把與位線BL或/BL的電平對(duì)應(yīng)的量的電荷存儲(chǔ)到所選擇的存儲(chǔ)器單元MC的電容51中。
在讀出方式時(shí)，如圖7所示，首先，位線均衡信號(hào)BLEQ下降到“L”電平，均衡器33的N溝道MOS晶體管47～49變成不導(dǎo)通，位線BL和/BL的均衡停止。行譯碼器21使與行地址信號(hào)RA0～RAi對(duì)應(yīng)的行的字線WL上升到選擇電平的“H”電平。位線BL和/BL的電平對(duì)應(yīng)于激活了的存儲(chǔ)器單元MC的電容51的電荷量，只進(jìn)行微小的變化。
接著，讀出放大激活信號(hào)SE和/SE分別變成“H”電平和“L”電平，使讀出刷新放大器32激活。位線BL的電平比位線/BL的電平高一個(gè)微小量時(shí)，MOS晶體管43、46的阻值變得比MOS晶體管44、45的阻值小，使位線BL的電平上升到“H”電平，位線/BL的電平就下降到“L”電平。相反，位線/BL的電平比位線BL的電平高一個(gè)微小量時(shí)，MOS晶體管44、45的阻值比MOS晶體管43、46的阻值小，使位線/BL的電平上升到“H”電平，位線BL的電平就下降到“L”電平。
接著，列譯碼器22或23使對(duì)應(yīng)于列地址信號(hào)CA0～CAi的列的列選擇線CSL上升到選擇電平的“H”電平，使該列的列選擇門(mén)31導(dǎo)通。所選擇列的位線對(duì)BL和/BL的數(shù)據(jù)通過(guò)列選擇門(mén)31和數(shù)據(jù)信號(hào)輸入輸出線對(duì)IO和/IO提供給輸出緩存器29。輸出緩存器29響應(yīng)信號(hào)/OE，把讀出數(shù)據(jù)輸出到數(shù)據(jù)信號(hào)輸入輸出端組16。
在列地址信號(hào)CA0～CAi與包括有缺陷的存儲(chǔ)器單元MC的列對(duì)應(yīng)時(shí)，只選擇冗余存儲(chǔ)器陣列26的列來(lái)代替含有有缺陷的存儲(chǔ)器單元MC的列，寫(xiě)入和讀出操作同樣地進(jìn)行。
然而，在這樣的DRAM中，即便是在將有缺陷的存儲(chǔ)器單元MC與冗余存儲(chǔ)器單元MC進(jìn)行置換時(shí)、也存在著有時(shí)由于有缺陷的存儲(chǔ)器單元MC的有缺陷的狀態(tài)而使其周?chē)５拇鎯?chǔ)器單元MC受有缺陷的存儲(chǔ)器單元MC的有害影響而進(jìn)行誤操作的情況。
如詳細(xì)地進(jìn)行說(shuō)明的話，如圖8所示，在P型硅基片52的表面上形成DRAM。在P型硅基片52的表面上方，通過(guò)柵極氧化膜5，6，7，10，11(未圖示)形成柵極電極即字線WL，在字線WL兩側(cè)的硅基片52表面上形成n+型源極/漏極區(qū)53，形成存儲(chǔ)器單元MC的N溝道MOS晶體管50。N溝道MOS晶體管50的源極/漏極區(qū)53中的一部分與位線BL相連，在另一部分的表面上層疊導(dǎo)電層54、電介質(zhì)層55和導(dǎo)電層56，形成存儲(chǔ)器單元MC的電容51。導(dǎo)電層54成為電容51一側(cè)的電極即存儲(chǔ)結(jié)點(diǎn)SN，導(dǎo)電層56成為電容51另一側(cè)的電極。在圖中示出了三個(gè)存儲(chǔ)器單元MC1～MC3。
現(xiàn)在，假定在中央的存儲(chǔ)器單元MC2的柵極電極即位線WL2和硅基片52間存在微小的導(dǎo)電性異物。另外，由于異物很小，所以，存儲(chǔ)器單元MC2可能寫(xiě)入有缺陷的數(shù)據(jù)，設(shè)位線WL2是正常地進(jìn)行驅(qū)動(dòng)的。
在有缺陷的存儲(chǔ)器單元MC2的存儲(chǔ)結(jié)點(diǎn)SN中寫(xiě)入“L”電平、在正常的存儲(chǔ)器單元MC1的存儲(chǔ)結(jié)點(diǎn)SN中寫(xiě)入“H”電平時(shí)，如與存儲(chǔ)器單元MC2對(duì)應(yīng)的字線WL2上升到“H”電平的話，有正電荷(空穴)從字線WL2通過(guò)異物注入到硅基片52中。由該正電荷而使硅基片52在局部形成正電平、使該正電平的部分和存儲(chǔ)器MC2的存儲(chǔ)結(jié)點(diǎn)SN間的PN結(jié)為正向偏壓，因此，負(fù)電荷(電子)從“L”電平的存儲(chǔ)結(jié)點(diǎn)SN流出到硅基片52中。該負(fù)電荷一直移動(dòng)到相鄰存儲(chǔ)器單元MC1的“H”電平的存儲(chǔ)結(jié)點(diǎn)SN，將該存儲(chǔ)結(jié)點(diǎn)SN下降到“L”電平。
因而，即使把這樣的有缺陷的存儲(chǔ)器單元MC與冗余存儲(chǔ)器陣列26的正常的存儲(chǔ)器單元MC置換，也會(huì)存在有缺陷的存儲(chǔ)器單元MC周?chē)拇鎯?chǔ)器單元MC產(chǎn)生誤操作的可能，因此，DRAM不能正常地工作。
所以，需要對(duì)出廠前的各DRAM進(jìn)行這種測(cè)試在有缺陷的存儲(chǔ)器單元MC的存儲(chǔ)結(jié)點(diǎn)寫(xiě)入“L”電平、在其他正常的存儲(chǔ)器單元MC的柵極結(jié)寫(xiě)入“H”電平，使與有缺陷的存儲(chǔ)器單元MC對(duì)應(yīng)的字線WL上升到“H”電平后，讀出正常存儲(chǔ)器單元MC的數(shù)據(jù)，結(jié)果，在正常的存儲(chǔ)器單元MC的存儲(chǔ)結(jié)點(diǎn)SN為原來(lái)的“H”電平時(shí)判斷為正常，在正常的存儲(chǔ)器單元MC的存儲(chǔ)結(jié)點(diǎn)SN反轉(zhuǎn)為“L”電平時(shí)判斷為有缺陷。
然而，在先有的DRAM中，由于用冗余存儲(chǔ)器單元MC置換的有缺陷的存儲(chǔ)器單元中不能進(jìn)行存取，所以，不能向置換的有缺陷的存儲(chǔ)器單元MC的存儲(chǔ)結(jié)點(diǎn)SN中寫(xiě)入“L”電平。
另外，如圖5所示，由于各列的多個(gè)存儲(chǔ)器單元MC與位線BL和/BL交互地連接，所以，即使在向各存儲(chǔ)器單元MC的存儲(chǔ)結(jié)點(diǎn)SN中寫(xiě)入相同的邏輯電平時(shí)，也需要對(duì)提供給位線BL和/BL的邏輯電平通過(guò)各存儲(chǔ)器單元MC的地址進(jìn)行切換，向各存儲(chǔ)器單元MC的存儲(chǔ)結(jié)點(diǎn)SN寫(xiě)入邏輯電平變得不容易。特別是在用冗余存儲(chǔ)器單元MC置換有缺陷的存儲(chǔ)器單元MC的情況下，有時(shí)與位線BL相連的有缺陷的存儲(chǔ)器單元用與位線BL’相連的冗余存儲(chǔ)器單元MC置換及用與位線/BL’相連的冗余存儲(chǔ)器單元MC置換，向冗余存儲(chǔ)器單元MC的存儲(chǔ)結(jié)點(diǎn)SN寫(xiě)入邏輯電平變得更不容易。
因此，本發(fā)明的主要目的在于提供能夠容易且迅速地向存儲(chǔ)器單元的存儲(chǔ)結(jié)點(diǎn)寫(xiě)入邏輯電平的半導(dǎo)體存儲(chǔ)裝置以及測(cè)試方法。
有關(guān)本發(fā)明的第一方面，一種具有特殊寫(xiě)入方式的半導(dǎo)體存儲(chǔ)裝置，包括存儲(chǔ)器陣列、均衡器和寫(xiě)入裝置。存儲(chǔ)器陣列包括行列狀配置的多個(gè)存儲(chǔ)器單元、與各行對(duì)應(yīng)而設(shè)置的字線和與各列對(duì)應(yīng)而設(shè)置的位線。均衡器與各位線組對(duì)應(yīng)而設(shè)置，根據(jù)特殊寫(xiě)入方式的指令，把第一或第二邏輯電平提供給對(duì)應(yīng)的位線對(duì)。寫(xiě)入裝置根據(jù)行地址信號(hào)，將存儲(chǔ)器陣列中的任一字線作為選擇電平，從均衡器向與該字線對(duì)應(yīng)的全部存儲(chǔ)器單元的存儲(chǔ)結(jié)點(diǎn)中同時(shí)寫(xiě)入提供給位線對(duì)的第一或第二邏輯電平。
有關(guān)本發(fā)明的第二方面，與本發(fā)明的第一方面有關(guān)的均衡器包括讀出裝置，該讀出裝置根據(jù)讀出方式的指令，把對(duì)應(yīng)的位線對(duì)充電到預(yù)充電電平，并根據(jù)行地址信號(hào)，把存儲(chǔ)器陣列中的任一位線定為選擇電平，把寫(xiě)入到與該位線對(duì)應(yīng)的各存儲(chǔ)器單元的存儲(chǔ)結(jié)點(diǎn)的第一或第二邏輯電平讀出到充電到預(yù)充電電平的對(duì)應(yīng)位線對(duì)。
有關(guān)本發(fā)明的第三方面，一種半導(dǎo)體存儲(chǔ)裝置的測(cè)試方法，該方法是在半導(dǎo)體存儲(chǔ)裝置中測(cè)試是否因用冗余存儲(chǔ)器陣列的存儲(chǔ)器單元轉(zhuǎn)換的存儲(chǔ)器陣列的有缺陷的存儲(chǔ)器單元而導(dǎo)致誤操作的方法，該半導(dǎo)體存儲(chǔ)裝置包括含有行列狀配置的多個(gè)存儲(chǔ)器單元的存儲(chǔ)器陣列；用于和含有存儲(chǔ)器陣列中的有缺陷的存儲(chǔ)器單元的存儲(chǔ)器單元列進(jìn)行置換的、包含至少一個(gè)存儲(chǔ)器單元列的冗余存儲(chǔ)器陣列；在與各存儲(chǔ)器單元的行對(duì)應(yīng)的存儲(chǔ)器陣列和冗余存儲(chǔ)器陣列中共用設(shè)置的字線；與各存儲(chǔ)器單元列對(duì)應(yīng)設(shè)置的位線對(duì)以及對(duì)應(yīng)于各位線設(shè)置的、用于充電對(duì)應(yīng)位線對(duì)的均衡器；在該方法中，通過(guò)各均衡器向各位線對(duì)提供第一邏輯電平，把與有缺陷的存儲(chǔ)器單元對(duì)應(yīng)的字線定為一定時(shí)間的選擇電平，向有缺陷的存儲(chǔ)器單元的存儲(chǔ)結(jié)點(diǎn)寫(xiě)入第一邏輯電平，向有缺陷的存儲(chǔ)器單元之外的正常的存儲(chǔ)器單元的存儲(chǔ)結(jié)點(diǎn)寫(xiě)入第二邏輯電平，把對(duì)應(yīng)于有缺陷的存儲(chǔ)器單元的字線作為一定時(shí)間的選擇電平之后，讀出正常的存儲(chǔ)器單元的存儲(chǔ)結(jié)點(diǎn)的電平，根據(jù)讀出結(jié)果來(lái)判定有無(wú)誤操作。
有關(guān)本發(fā)明的第四方面，在本發(fā)明的第三方面中，通過(guò)各均衡器向各位線對(duì)提供第二邏輯電平，把與有缺陷的存儲(chǔ)器單元對(duì)應(yīng)的字線之外的各字線作為一定時(shí)間的選擇電平，把第二邏輯電平寫(xiě)入有缺陷的存儲(chǔ)器單元之外的正常的存儲(chǔ)器單元的存儲(chǔ)結(jié)點(diǎn)。


圖1是表示根據(jù)本發(fā)明的一個(gè)實(shí)施形態(tài)的DRAM的主要部分結(jié)構(gòu)的電路框圖；圖2是用于說(shuō)明圖1所示的DRAM的第一特殊寫(xiě)入方式①的時(shí)序圖；圖3是用于說(shuō)明圖1所示的DRAM的第二特殊寫(xiě)入方式②的時(shí)序圖；圖4是表示先有的DRAM的結(jié)構(gòu)并省略了一部分的電路框圖；圖5是表示圖4所示的DRAM的存儲(chǔ)器板的結(jié)構(gòu)并省略了一部分的電路框圖；圖6是詳細(xì)地表示圖5所示的DRAM的存儲(chǔ)器板的一列結(jié)構(gòu)并省略了一部分的電路框圖；圖7是用于說(shuō)明圖4所示的DRAM的讀出操作的時(shí)序圖；圖8是用于說(shuō)明圖4所示的DRAM的問(wèn)題的、省略了一部分的剖面圖。
圖1是表示根據(jù)本發(fā)明的一個(gè)實(shí)施形態(tài)的DRAM的主要部分結(jié)構(gòu)的電路框圖。
參照?qǐng)D1，該DRAM和先有的DRAM的不同點(diǎn)在于，圖5所示的中間電平發(fā)生電路34和均衡器33的結(jié)N33’間新設(shè)了切換電路1。
切換電路1包括3個(gè)N溝道MOS晶體管2～4。N溝道MOS晶體管2連接到電源電平Vcc的線和結(jié)點(diǎn)N33’之間，其柵極接收信號(hào)Φa。N溝道MOS晶體管3連接在中間電平發(fā)生電路34的輸出結(jié)點(diǎn)34a和結(jié)點(diǎn)N33’之間，它的柵極接收信號(hào)Φb。N溝道MOS晶體管4連接到接地電平GND的線和結(jié)點(diǎn)N33’之間，它的柵極接收信號(hào)Φc。信號(hào)Φa～Φc由時(shí)鐘發(fā)生電路19輸出。
接著，對(duì)該DRAM的操作進(jìn)行說(shuō)明。通常操作時(shí)，信號(hào)Φa、Φc成為非激活的“L”電平，信號(hào)Φb成為激活電平的“H”電平，N溝道MOS晶體管2、4不導(dǎo)通，N溝道MOS晶體管3導(dǎo)通。這樣，把中間電平發(fā)生電路34的輸出電平Vcc/2提供給該均衡器33的結(jié)點(diǎn)N33’。這種情況就成為與圖5所示的先有DRAM完全相同的狀態(tài)，數(shù)據(jù)的寫(xiě)入和讀出以與先有的DRAM相同的方式來(lái)進(jìn)行。
圖2是表示用于向各行的存儲(chǔ)器單元MC的存儲(chǔ)結(jié)點(diǎn)SN中同時(shí)寫(xiě)入“L”電平的第一特殊寫(xiě)入方式①的操作的時(shí)序圖。如在時(shí)刻t0投入電源的話，則DRAM成為啟動(dòng)狀態(tài)，將信號(hào)BLEQ和/SE固定為“H”電平，將信號(hào)SE和字線WL固定為“L”電平，各存儲(chǔ)器電平MC的存儲(chǔ)結(jié)點(diǎn)在“H”電平前都是“L”電平。在圖1的切換電路1中，在信號(hào)Φa～Φc中只有Φb成為“H”電平，N溝道MOS晶體管3導(dǎo)通，位線電壓VBL成為Vcc/2。
在時(shí)刻t1～t2，例如如以WCBR(在RAS之前的/W和/CAS)的時(shí)序使信號(hào)/W、/CAS、/RAM下降到“L”電平、向特定的信號(hào)端提供過(guò)電平Vcc、并輸入特定的地址信號(hào)A0～Ai的話，就將DRAM設(shè)定為第一特殊寫(xiě)入方式①。
在該方式①中，將信號(hào)BLEQ和/SE固定為“H”電平，將信號(hào)SE固定為“L”電平。這樣，把均衡器33的結(jié)點(diǎn)N33′和位線BL、/BL全部導(dǎo)通，同時(shí)，把讀出刷新放大器32固定為非激活狀態(tài)。在圖1的切換電路1中，信號(hào)Φa～Φc中只有信號(hào)Φc是“H”電平，N溝道MOS晶體管4導(dǎo)通，位線電平VBL成為“L”電平，全部位線BL和/BL都成為“L”電平。
通過(guò)在該狀態(tài)下提供地址信號(hào)A0～Ai、把所要的字線WL上升到“H”電平維持一定時(shí)間，不管是否與位線BL和/BL的某一個(gè)相連，或不管是否用冗余存儲(chǔ)器單元MC進(jìn)行置換，都能夠向與該字線WL連接的全部存儲(chǔ)器單元MC的存儲(chǔ)結(jié)點(diǎn)SN寫(xiě)入“L”電平。例如，圖5中，在與字線WL2和位線BL2相連的存儲(chǔ)器單元MC有缺陷時(shí)，即使在用與冗余存儲(chǔ)器陣列26的字線WL2和位線/BL1′相連的存儲(chǔ)器單元MC置換該存儲(chǔ)器單元MC時(shí)，也能夠利用上述方法向與字線WL2相連的全部存儲(chǔ)器單元MC的存儲(chǔ)結(jié)點(diǎn)SN中寫(xiě)入“L”電平。
圖3是表示用于向一行的MC的存儲(chǔ)結(jié)點(diǎn)SN中間時(shí)寫(xiě)入“H”電平的第二特殊方式②的時(shí)序圖。
在時(shí)刻t11～t12，如用與第一特殊寫(xiě)入方式①相同的方法設(shè)定第二特殊寫(xiě)入方式②的話，則把信號(hào)BLEQ、SE固定在“H”電平，把信號(hào)SE固定在“L”電平。這樣，把均衡器33的結(jié)點(diǎn)N33′和全部位線BL、/BL導(dǎo)通，同時(shí)把讀出刷新放大器32固定在非激活狀態(tài)。在圖1的切換電路中，在信號(hào)Φa～Φc中，只有Φa是“H”電平，N溝道MOS晶體管2導(dǎo)通，位線電壓VBL變成“H”電平，全部位線BL、/BL變成“H”電平。
通過(guò)在該狀態(tài)下提供地址信號(hào)A0～Ai、把所要的字線WL上升到“H”電平維持一定時(shí)間，能夠向與該字線WL相連的全部存儲(chǔ)器單元的存儲(chǔ)結(jié)點(diǎn)SN寫(xiě)入“H”電平。例如如上所述，與字線WL2和位線BL2相連的存儲(chǔ)器單元有缺陷時(shí)，通過(guò)依次或同時(shí)使除字線WL外的全部字線WL上升到“H”電平維持一定時(shí)間，能夠迅速地向除字線WL2的行之外的全部存儲(chǔ)器單元MC的存儲(chǔ)結(jié)點(diǎn)SN中寫(xiě)入“H”電平。
下面，對(duì)在先有技術(shù)中指出其必要性的測(cè)試進(jìn)行說(shuō)明。此時(shí)，與字線WL2和位線BL2相連的存儲(chǔ)器單元MC有缺陷，用冗余存儲(chǔ)器單元MC進(jìn)行置換。首先，在測(cè)試器將DRAM設(shè)定為第一特殊寫(xiě)入方式①之后，提供地址信號(hào)A0～Ai，使字線WL2上升到“H”電平，向與字線WL2相連的全部存儲(chǔ)器單元MC的存儲(chǔ)結(jié)SN中寫(xiě)入“L”電平。
接著，在將DRAM設(shè)定為第二特殊寫(xiě)入方式后，測(cè)試器提供地址信號(hào)A0～Ai，順序地或同時(shí)地使字線WL2之外的字線WL1、WL3……上升到“H”電平，在與字線WL1，WL3…相連的全部存儲(chǔ)器單元MC的存儲(chǔ)結(jié)點(diǎn)SN中寫(xiě)入“H”電平。
接著，測(cè)試器使字線WL2上升到一定時(shí)間的“H”電平。此時(shí)，與字線WL2和位線BL2相連的有缺陷的存儲(chǔ)器單元MC是圖8所示的有缺陷的狀態(tài)時(shí)，使其周?chē)拇鎯?chǔ)器單元MC為“H”電平的存儲(chǔ)結(jié)點(diǎn)SN下降為“L”電平。在該有缺陷的存儲(chǔ)器單元MC不處于圖8所示的有缺陷狀態(tài)時(shí)，它周?chē)拇鎯?chǔ)器單元MC的“H”電平的存儲(chǔ)器SN不下降到“L”電平。最后，測(cè)試器讀出有缺陷的存儲(chǔ)器單元MC附近的存儲(chǔ)器單元MC或全部存儲(chǔ)器單元MC的數(shù)據(jù)，根據(jù)讀出數(shù)據(jù)判斷存儲(chǔ)器單元MC的存儲(chǔ)結(jié)SN的電平是否從“H”電平反轉(zhuǎn)到“L”電平，在有反轉(zhuǎn)時(shí)將該DRAM判斷為有缺陷，沒(méi)有反轉(zhuǎn)時(shí)將該DRAM判斷為正常。
在該實(shí)施形態(tài)中，在通過(guò)均衡器33為全部位線BL和/BL提供“L”電平(或“H”電平)后，使字線WL上升到“H”電平，向與該字線WL相連的全部存儲(chǔ)器單元MC的存儲(chǔ)結(jié)點(diǎn)SN寫(xiě)入“L”電平(或“H”電平)。但是，存儲(chǔ)器單元MC與和位線BL與/BL的哪一個(gè)相連無(wú)關(guān)，或者說(shuō)不管存儲(chǔ)器單元MC是否用冗余存儲(chǔ)器單元MC置換，都能夠同時(shí)地向與選擇的字線WL相連的全部存儲(chǔ)器單元的存儲(chǔ)結(jié)點(diǎn)SN寫(xiě)入“L”電平(或“H”電平)。
如上所述，有關(guān)本發(fā)明的第一方面，通過(guò)均衡器向全部位線提供第一或第二邏輯電平后，使位線上升，把第一或第二邏輯電平同時(shí)寫(xiě)入與該位線對(duì)應(yīng)的存儲(chǔ)器單元的存儲(chǔ)結(jié)點(diǎn)中。然而，存儲(chǔ)器單元與和位線對(duì)的一方與另一方的哪一個(gè)相連無(wú)關(guān)，或者說(shuō)與是否用冗余存儲(chǔ)器置換無(wú)關(guān)，能夠把第一或第二邏輯電平同時(shí)寫(xiě)入與選擇的位線對(duì)應(yīng)的全部存儲(chǔ)器單元的存儲(chǔ)結(jié)點(diǎn)中。由此，能夠容易且迅速地向存儲(chǔ)器單元的存儲(chǔ)結(jié)點(diǎn)寫(xiě)入邏輯電平。
另外，有關(guān)本發(fā)明的第二方面，本發(fā)明第一方面中的均衡器兼作以前設(shè)置在半導(dǎo)體存儲(chǔ)器裝置中的、讀出用的均衡器。因此，能夠謀求結(jié)構(gòu)的簡(jiǎn)單化。
有關(guān)本發(fā)明的第三方面，通過(guò)均衡器向全部字線提供第一邏輯電平，把與有缺陷的存儲(chǔ)器單元對(duì)應(yīng)的字線作為一定時(shí)間的選擇電平，向有缺陷的存儲(chǔ)器單元的存儲(chǔ)結(jié)點(diǎn)寫(xiě)入第一邏輯電壓，同時(shí)，向沒(méi)有缺陷的、正常的存儲(chǔ)器單元的存儲(chǔ)結(jié)點(diǎn)寫(xiě)入第二邏輯電平。然后，將與有缺陷的存儲(chǔ)器單元對(duì)應(yīng)的字線作為一定時(shí)間的選擇電平，之后，讀出正常的存儲(chǔ)器單元的存儲(chǔ)結(jié)點(diǎn)的電平，根據(jù)讀出結(jié)果判斷有無(wú)誤操作。因此，能夠容易地向用冗余存儲(chǔ)器單元置換的有缺陷的存儲(chǔ)器單元的存儲(chǔ)結(jié)點(diǎn)中寫(xiě)入邏輯電平，能夠容易地測(cè)試有缺陷的存儲(chǔ)器單元是否導(dǎo)致誤操作。
有關(guān)本發(fā)明的第四方面，通過(guò)均衡器向全部位線提供第二邏輯電平，把與有缺陷的存儲(chǔ)器單元對(duì)應(yīng)的字線之外的各個(gè)字線作為一定時(shí)間的選擇電平，能夠向有缺陷的存儲(chǔ)器單元之外的正常的存儲(chǔ)器單元的存儲(chǔ)結(jié)點(diǎn)中寫(xiě)入第二邏輯電平，因此，能夠容易且迅速地向正常的存儲(chǔ)器單元的存儲(chǔ)結(jié)點(diǎn)中寫(xiě)入第二邏輯電平。
權(quán)利要求
1.一種具有特殊寫(xiě)入方式的半導(dǎo)體存儲(chǔ)裝置，其特征在于，包括存儲(chǔ)器陣列，包括行列狀配置的多個(gè)存儲(chǔ)器單元、與各行對(duì)應(yīng)而設(shè)置的字線和與各列對(duì)應(yīng)而設(shè)置的位線；均衡器，與各位線對(duì)應(yīng)而設(shè)置，根據(jù)特殊寫(xiě)入方式的指令，把第一或第二邏輯電平提供給對(duì)應(yīng)的位線對(duì)；寫(xiě)入裝置，根據(jù)行地址信號(hào)，把所述存儲(chǔ)器陣列中的任一字線做為選擇電平，從所述均衡器向與該字線對(duì)應(yīng)的全部存儲(chǔ)器單元的存儲(chǔ)結(jié)點(diǎn)中同時(shí)寫(xiě)入提供給所述位線對(duì)的第一或第二邏輯電平。
2.權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述均衡器根據(jù)讀出方式的指令，把對(duì)應(yīng)的位線對(duì)充電到預(yù)充電電平，并且該半導(dǎo)體存儲(chǔ)裝置還包括讀出裝置，該讀出裝置根據(jù)行地址信號(hào)，把存儲(chǔ)器陣列中的任一字線作為選擇電平，把寫(xiě)入到與該字線對(duì)應(yīng)的各存儲(chǔ)器單元的存儲(chǔ)結(jié)點(diǎn)的第一或第二邏輯電平讀出到與充電到所述預(yù)充電電平的對(duì)應(yīng)的位線對(duì)。
3.一種半導(dǎo)體存儲(chǔ)裝置的測(cè)試方法，該方法在一種半導(dǎo)體裝置測(cè)試是否因用上述冗余存儲(chǔ)器陣列的存儲(chǔ)器單元置換的上述存儲(chǔ)器陣列的有缺陷的存儲(chǔ)器單元而導(dǎo)致誤操作，所述半導(dǎo)體裝置包括含有行列狀配置的多個(gè)存儲(chǔ)器單元的存儲(chǔ)器陣列；用于和含有上述存儲(chǔ)器陣列中的有缺陷的存儲(chǔ)器單元的存儲(chǔ)器單元列進(jìn)行置換的、包含至少一個(gè)存儲(chǔ)器單元列的冗余存儲(chǔ)器陣列；在與各存儲(chǔ)器單元行對(duì)應(yīng)的上述存儲(chǔ)器陣列和上述冗余存儲(chǔ)器陣列中共用設(shè)置的字線；與各存儲(chǔ)器單元列對(duì)應(yīng)設(shè)置的位線對(duì)以及對(duì)應(yīng)于各位線設(shè)置的、用于充電對(duì)應(yīng)位線對(duì)的均衡器；所述測(cè)試方法的特征在于，通過(guò)各均衡器向各位線對(duì)提供第一邏輯電平，把與上述有缺陷的存儲(chǔ)器單元對(duì)應(yīng)的字線定為一定時(shí)間的選擇電平，向上述有缺陷的存儲(chǔ)器單元的存儲(chǔ)結(jié)點(diǎn)寫(xiě)入第一邏輯電平，向上述有缺陷的存儲(chǔ)器單元之外的、正常的存儲(chǔ)器單元的存儲(chǔ)結(jié)點(diǎn)寫(xiě)入第二邏輯電平，把對(duì)應(yīng)于上述有缺陷的存儲(chǔ)器單元的字線作為一定時(shí)間的選擇電平之后，讀出正常的存儲(chǔ)器單元的存儲(chǔ)結(jié)點(diǎn)的電平，根據(jù)讀出結(jié)果來(lái)判定有無(wú)誤操作。
4.權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)器裝置的測(cè)試方法，其特征在于，通過(guò)各均衡器向各位線對(duì)提供第一邏輯電平，把與上述有缺陷的存儲(chǔ)器單元對(duì)應(yīng)的字線之外的各個(gè)字線作為一定時(shí)間的選擇電平，把第二邏輯電平寫(xiě)入有缺陷的存儲(chǔ)器單元之外的正常的存儲(chǔ)器單元的存儲(chǔ)結(jié)點(diǎn)。
全文摘要
一種能夠容易且迅速地向存儲(chǔ)器單元的存儲(chǔ)結(jié)點(diǎn)寫(xiě)入邏輯電平的半導(dǎo)體存儲(chǔ)裝置。設(shè)有用于把位線電平切換到電源電平、中間電平或接地電平的切換電路。通常把位線電平設(shè)定為中間電平。在特殊寫(xiě)入方式時(shí),通過(guò)均衡器把電源電平或接地電平提供給全部位線,使所要字線上升到“H”電平,向與該字線相連的全部存儲(chǔ)器單元的存儲(chǔ)結(jié)點(diǎn)寫(xiě)入電源電平或接地電平。能夠向用冗余存儲(chǔ)器單元置換的存儲(chǔ)器單元的存儲(chǔ)結(jié)點(diǎn)中寫(xiě)入電源電平或接地電平。
文檔編號(hào)G11C11/4094GK1177818SQ9711023
公開(kāi)日1998年4月1日 申請(qǐng)日期1997年4月3日 優(yōu)先權(quán)日1996年9月24日
發(fā)明者小橋壽夫, 月川靖彥 申請(qǐng)人:三菱電機(jī)株式會(huì)社