本發(fā)明通常涉及電子電路例如多次可編程(multi-timeprogrammable；mtp)型非易失性存儲器電路，尤其涉及mtp存儲器(mtpm)單元架構以及操作方法。

背景技術：

在高密度存儲器系統(tǒng)中，典型的非易失性存儲器單元可包括金屬氧化物半導體(mos)fet晶體管，其具有參數(shù)例如晶體管裝置閾值電壓，例如，通過向浮置柵極或柵極氧化物注入電荷可改變該參數(shù)以儲存想要的信息。因此，在確定偏置狀態(tài)時該存儲器單元所灌電流依據(jù)該存儲器單元中所儲存的信息而變化。例如，為在典型的雙晶體管存儲器單元中儲存信息，針對該單元設置兩個不同的閾值電壓值，每個不同的閾值電壓值與不同的邏輯或位值關聯(lián)。

現(xiàn)有的雙單元多次可編程(mtp)存儲器架構使用兩個晶體管來儲存1位信息，每個單元使用一個局部參考晶體管。在mtp存儲器開放位線架構中使用雙單元提供約每位(bit)1個晶體管(t)的最高密度，但遭遇感測裕度(sensingmargin)問題。該mtp存儲器開放位線架構(openbitlinearchitecture；oba)(1位1t單元)還需要全局參考字線(wordline；wl)。

圖1a顯示示例非易失性存儲器cmos薄氧化物多次可編程存儲器(mtpm)雙單元陣列結構10，其可為存儲器裝置或存儲器系統(tǒng)的部分。mtpm雙單元陣列結構10由被布置為2維矩陣(例如m行及n列)的多個存儲器單元11組成。為簡單起見，圖1a顯示具有兩行(m＝i，以及m＝j)的兩列(列n＝“k”，n＝“l(fā)”)，每行及每列都具有兩個存儲器單元11，不過實際的存儲器陣列由明顯更多的單元11組成。

各該多個雙晶體管存儲器單元11包括第一及第二晶體管15a、15b以儲存單個信息位。它們分別具有第一終端，該第一終端與共同節(jié)點13連接，與在網格中延伸(水平及垂直)并與陣列10中的其它單元耦接的源線(sourceline；sl)耦接。在此例中，sl可與高電壓(高源線(elevatedsourceline；esl))或0v(接地源線(groundedsourceline；gsl))耦接。第一晶體管15a的另一終端14與真位線(例如列k中的blkt)耦接，且第二晶體管15b的另一終端16與補位線(例如列k中的blkc)耦接。blkt與blkc線分別被顯示為垂直延伸，且分別與陣列10中的同一列中的雙單元耦接。

針對相鄰的列“l(fā)”顯示相同的架構。這里，bllt與bllc分別被顯示為垂直延伸，且分別與陣列10中的同一列中的雙單元耦接。

圖1a中所顯示的mtpm陣列10還包括第一及第二晶體管15a、15b的相應兩個柵極電極20a、20b，該兩個柵極電極與共同字線(wl)導體50連接，該字線水平延伸并與陣列10中同一行的其它單元耦接。例如，對于陣列10的行i，雙單元晶體管電極20a、20b與字線wli連接，且對于行j，雙單元晶體管電極與字線wlj連接。

如圖1中所示，為儲存位值，通過增加雙晶體管15a及15b的其中一個的晶體管閾值電壓(vt)來編程單元11。更具體地說，該晶體管于被編程時經歷vt漂移。例如，當意圖編程15a晶體管時，使其經受幾毫秒的高柵極或wl電壓(例如約2.0至2.2v)，以及高sl電壓(例如約1.5v至1.8v)，blt接地(例如blkt＝0v)。這因bti(biastemperatureinstability；偏置溫度不穩(wěn)定性)及hci(hotcarrierinjection；熱載流子注入)效應而誘發(fā)vt從其名義值漂移至較高值。在此例中，第一晶體管例如裝置15a被顯示為呈現(xiàn)第一閾值電壓(vt)，例如其本征vt或初始值，且第二晶體管例如裝置15b經編程以呈現(xiàn)誘發(fā)的第二閾值電壓，例如vt+漂移(增加)電壓。不過，該第一及第二晶體管的vt狀態(tài)可互換。

如圖2中所示，以類似圖1的雙單元架構配置存儲器單元，但該雙單元中的晶體管具有兩個不同的vt類型(lvt及hvt)。這確保在該單元中構建默認狀態(tài)。為儲存相反的位值，具有較低vt(lvt)的晶體管經編程以提升其vt高于該hvt晶體管的vt。此雙單元中的該hvt晶體管充當局部參考。

多個存儲器單元可通過sl、bl以及柵極線互連，以形成存儲器陣列。通過以如圖1b中所示的電壓水平開啟適當?shù)膚l及bl來進行讀/寫的單元選擇。如此，每個單元對可經獨立編程而具有誘發(fā)于該雙單元的真或補晶體管中的vt漂移。

如已知的那樣，閾值電壓vt是開啟晶體管所需施加的最小柵極電壓。該晶體管在被編程時經歷vt漂移。典型的vt值可為約0.25v至0.3v。當該晶體管經受幾毫秒的高柵極電壓(例如約2.0v至2.2v)，以及高sl電壓(例如～1.5v-1.8v)，bl接地時(也就是當它被編程時)，它的vt因bti(偏置溫度不穩(wěn)定性)及hci(熱載流子注入)效應而從其名義值漂移至較高值(例如約0.45v至0.5v)。

對于編程操作，輸入數(shù)字數(shù)據(jù)信號din表示將要通過控制針對單元晶體管15a、15b的wl電壓、blt電壓、blc電壓以及sl電壓的施加而寫入目標存儲器單元10的可編程位值。也就是說，寫入電路驅動器可經實施以針對真位線(blt)及補位線(blc)導體產生并施加編程電壓，從而向單元15a、15b寫入位電壓值。例如，通過在與該存儲器單元的一行對應的字線wl50上所設置的電壓來訪問該目標單元，并通過向與目標存儲器單元10的被選擇列(互補線)對應的blt及blc終端施加適當?shù)碾妷簛硐騮或c單元寫入位單元電壓值。例如，向wl、blt、sl及blc施加所產生的目標多次可編程位單元編程電壓。

當沒有wl信號施加時，或者施加于wl的電壓為0v時，mos晶體管15a、15b不導通，從而保持其編程后的狀態(tài)?？上虼鎯ζ鲉卧?0的第一終端、第二終端及柵極終端施加電壓組合，以編程、禁止編程、讀取以及擦除該mos晶體管所儲存的邏輯狀態(tài)。

圖1b顯示表35，其解釋圖1a的多次可編程存儲器陣列10的不同操作模式，包括單元晶體管15a、15b的終端的示例電壓，以提供包括待機、寫入(編程)、讀取以及擦除(重置)操作的單元狀態(tài)。

這些是：1)待機狀態(tài)，伴隨0.0v的字線wl被施加于雙單元15b、15a中的各晶體管的柵極，相應blt及blc終端14、16浮置時；2)寫入狀態(tài)，例如伴隨約2.2v的字線wl被施加于各晶體管15b、15a的柵極以及1.7v的sl電壓的情況下，相應blt終端14處于0v且blc終端16處于約1.7v時；不過，blt及blc上的電壓可交換以在該單元中儲存不同的邏輯值；3)讀取狀態(tài)，當各相應blt終端及blc終端電壓值導致blt與blc之間的電壓增量與該單元中的vt漂移成比例，且在該雙單元的各晶體管15b、15a的柵極施加1.0v(vdd)的字線wl并施加1v的sl時；以及4)擦除狀態(tài)，例如，伴隨約-1.0v的字線wl被施加于各互補晶體管15b、15a的柵極，相應blt終端14為1.7v且blc終端16為0.0v時，如圖1a及1b中所示。

請參照圖1a，通常，在具有此類位存儲器陣列10的電子電路中，提供感測放大器電路(未顯示)來獲得所儲存的位值，也就是執(zhí)行存儲器讀取操作。典型地，該感測放大器感測t(真)或c(補)晶體管是否被編程(vt漂移)。針對通過所施加的wl電壓所選擇的單元以及由用以通過相應的選擇信號和/或互補信號的選擇信號來選擇相應的目標單元的相應列選擇晶體管(未顯示)所選擇的單元，此類感測放大器電路讀取相應blt終端14及blc終端16導體的所選位單元blt電壓以及blc電壓值。該列選擇信號對于一對blt及blc導體是相同的。

在該讀取操作中，利用感測放大器將blt與blc之間的差分電壓放大至適當?shù)倪壿嬎?。例如，blc約0.5v(500mv)的讀取狀態(tài)(15a本征狀態(tài)，或者沒有vt漂移狀態(tài))，以及blt約0.3v(300mv)的讀取狀態(tài)(15b編程后狀態(tài)，或者vt漂移狀態(tài))。這導致在blt與blc之間形成0.2v(200mv)差分電壓,如圖1b中的36所示，以感測blt編程后狀態(tài)。

已針對非易失性存儲器提出如圖1a中所示的用以儲存單個信息位的雙晶體管單元的使用，以降低對裝置變化的敏感性。

對于具有寫入及有效擦除條件的非易失性雙單元存儲器，容易實現(xiàn)多個寫入周期。

不過，極其想要提供一種存儲器單元解決方案，以改進此類非易失性存儲器的密度。

技術實現(xiàn)要素：

在一個態(tài)樣中，本發(fā)明提供一種存儲器單元架構，其具有三個相連的晶體管以儲存兩位信息。

在一個態(tài)樣中，提供一種多次可編程位單元，其包括：第一fet晶體管與第二fet晶體管具有第一共同連接，且該第二fet晶體管與第三fet晶體管具有第二共同連接，該第一與第二相連的fet晶體管可編程以儲存第一位值，且該第二fet晶體管與該第三相連的fet晶體管可編程以儲存第二位值，其中，該第一fet晶體管呈現(xiàn)本征閾值開啟值(lvt)，以高閾值電壓值hvt偏置該第二fet晶體管，以及該第三fet晶體管呈現(xiàn)低于hvt的本征閾值lvt。

在另一個態(tài)樣中，提供一種操作多次可編程(multi-timeprogrammable；mtp)位單元的方法。該方法包括：選擇mtp位單元來寫入初始位值以儲存于所選擇的位單元，該mtp位存儲器單元包括：第一fet晶體管與第二fet晶體管具有第一共同連接，且該第二fet晶體管與第三fet晶體管具有第二共同連接，該第一與第二相連的fet晶體管可編程以儲存第一位值，且該第二fet與該第三相連的fet晶體管可編程以儲存第二位值，其中，該第一fet晶體管呈現(xiàn)低閾值電壓(lvt)，該第二fet晶體管呈現(xiàn)高閾值電壓值(hvt)以及該第三fet晶體管呈現(xiàn)低于hvt的低閾值lvt，其中，該第一fet晶體管的第一終端與通過第一列寫入開關裝置耦接的第一(真)位線導體連接，該第三fet晶體管的第二終端與通過第四列寫入開關裝置耦接的第二(真)位線導體連接；該第二共同連接由該第二fet晶體管的第二終端與該第三fet晶體管的第一終端之間的連接形成，第三開關裝置用以將該第二共同連接選擇性連接至第一補位線導體；以及該第一共同連接由該第一fet晶體管的第二終端與該第二fet晶體管的第一終端之間的連接形成，且第二開關裝置用以將該第一共同連接選擇性連接至第二補位線導體；以及另一開關裝置，用以通過第一源線(sl)導體將該第二共同連接選擇性連接至供應電壓源，該供應電壓源用以在該第一fet晶體管及第二fet晶體管中寫入該第一儲存位時偏置該第二共同連接；以及通過以下方式寫入第一位信息以儲存于所選擇mtp單元的該第一fet晶體管及第二fet晶體管：激活該另一開關以利用該sl供應電壓源偏置該第二共同連接；以及激活編程開關裝置以在該第一(真)位線導體上切換編程位電壓供應連接，同時該第一列寫入開關裝置失活；以及利用該編程位電壓供應在該第一(真)位線導體施加編程電壓于該第一fet晶體管及第二fet晶體管裝置，以在其處儲存位值。

在另一個態(tài)樣中，提供一種存儲器單元陣列。該陣列包括：多個多次可編程(mtp)位存儲器單元，各mtp位單元包括：第一fet晶體管與第二fet晶體管具有第一共同連接，且該第二fet晶體管與第三fet晶體管具有第二共同連接，該第一與第二相連的fet晶體管可編程以儲存第一位值，且該第二fet晶體管與該第三相連的fet晶體管可編程以儲存第二位值，其中，該第一fet晶體管呈現(xiàn)低閾值電壓值(lvt)，該第二fet晶體管呈現(xiàn)高閾值電壓值(hvt)以及該第三fet晶體管呈現(xiàn)低于hvt的低閾值lvt。

另外，針對此態(tài)樣，在該mtp位單元陣列中，各該mtp位存儲器單元的各該第一、第二及第三fet晶體管包括相應的柵極終端以與為激活該單元而配置的字線導體元件連接，且該陣列的各單元還包括：該第一fet晶體管的第一終端與通過第一列寫入開關裝置耦接的第一(真)位線導體連接，該第三fet晶體管的第二終端與通過第四列寫入開關裝置耦接的第二(真)位線導體連接，其中：該第二共同連接由該第二fet晶體管的第二終端與該第三fet晶體管的第一終端之間的連接形成，第三開關裝置用以將該第二共同連接選擇性連接至第一補位線導體；以及該第一共同連接由該第一fet晶體管的第二終端與該第二fet晶體管的第一終端之間的連接形成，且第二開關裝置用以將該第一共同連接選擇性連接至第二補位線導體。

另外，針對該態(tài)樣，在該mtp位單元陣列中，各該第一開關、第二開關、第三開關及第四開關提供與感測放大器的相應切換連接，以感測該位單元的位值，該第一開關及第三開關分別將該第一(真)位線導體及第一補位線導體選擇性連接至該感測放大器，以感測該單元的第一儲存位值；或者該第四開關及第二開關分別將該第二(真)位線導體及第二補位線導體選擇性連接至該感測放大器，以感測該單元的第二儲存位值。

而且，針對該mtp位單元陣列，還提供：另一開關裝置，用以通過第一源線(sourceline；sl)導體將該第二共同連接選擇性連接至供應電壓源，該供應電壓源用以在該第一fet晶體管及第二fet晶體管中寫入該第一儲存位時偏置該第二共同連接；以及另一開關，通過第二源線導體連接該第一共同連接與該供應電壓源，該供應電壓源用以在該第二fet晶體管及該第三fet晶體管中寫入該第二儲存位時偏置該第一共同連接。

在又一個態(tài)樣中，提供一種存儲器系統(tǒng)。該存儲器系統(tǒng)包括：多次可編程(mtp)位單元陣列，該陣列的各多次可編程位單元包括：第一fet晶體管與第二fet晶體管具有第一共同連接，且該第二fet晶體管與第三fet晶體管具有第二共同連接，該第一與第二相連的fet晶體管可編程以儲存第一位值，且該第二fet晶體管與該第三相連的fet晶體管可編程以儲存第二位值，其中，該第一fet晶體管呈現(xiàn)本征閾值開啟電壓值(lvt)，以高閾值電壓值(hvt)偏置該第二fet晶體管，以及該第三fet晶體管呈現(xiàn)低于hvt的本征閾值lvt，其中，各mtp位單元還包括：該第一fet晶體管的第一終端與通過第一列寫入開關裝置耦接的第一(真)位線(blt0)導體連接；該第三fet晶體管的第二終端與通過第四列寫入開關裝置耦接的第二(真)位線(blt1)導體連接；該第二共同連接由該第二fet晶體管的第二終端與該第三fet晶體管的第一終端形成，第三開關裝置用以將該第二共同連接選擇性連接至第一補位線導體(blc0)，以及另一開關用以通過第一源線(sl)導體將該第二共同連接選擇性連接至供應電壓源；該第一共同連接由該第一fet晶體管的第二終端與該第二fet晶體管的第一終端形成，且第二開關裝置用以將該第一共同連接選擇性連接至第二補位線導體(blc1)，以及另一開關通過第二源線導體連接該第一共同連接與該供應電壓源；字線導體(wl)，可編程以激活mtp位存儲器單元，各該mtp位存儲器單元的各該第一、第二及第三fet晶體管包括相應的柵極終端以與該字線導體(wl)元件連接；感測放大器，用以感測接收電壓值；多路復用器，用以自許多數(shù)據(jù)輸出信號中選出一個，該多路復用器響應控制信號以激活該第一開關裝置及第三開關裝置，從而能夠通過該感測放大器感測表示該第一(真)位線導體及第一補位線導體上的第一儲存信息位的電壓值，或者響應控制信號以激活該第二開關裝置及第四開關裝置，從而能夠通過該感測放大器感測表示該第二(真)位線導體及第二補位線導體上的第二儲存信息位的電壓值。

附圖說明

通過結合附圖閱讀下面有關本發(fā)明的示例實施例的詳細說明，本發(fā)明的這些及其它目的、特征及優(yōu)點將變得清楚，附圖中：

圖1a顯示由雙晶體管存儲器單元11組成的多次可編程存儲器陣列10，其中，如傳統(tǒng)已知的那樣，源線sl是與電壓源耦接的獨立線；

圖1b顯示圖1a的多次可編程存儲器單元11的可變操作模式表；

圖2顯示以默認狀態(tài)編程的現(xiàn)有mtpm雙單元存儲器結構；

圖3顯示依據(jù)一個實施例的mtpm單元存儲器結構100，其包括具有相連的第一晶體管102a、第二晶體管102b及第三晶體管102c的三晶體管(3t)存儲器單元；

圖4顯示依據(jù)一個實施例配置有4x1列多路復用器裝置300的另一個單元陣列200；以及

圖5顯示用以執(zhí)行mtpm單元存儲器結構100的寫入、讀取或擦除操作的信號值的表格500。

具體實施方式

存儲器單元架構具有三個晶體管以儲存兩位信息。

圖3顯示存儲器單元結構100，其中，三個晶體管經編程以儲存兩位信息，每位包括真位線及補位線電壓，也就是每個使用每位(bit)1.5個晶體管。

圖3中，各該多個三晶體管(3t)存儲器單元101包括第一晶體管102a、第二晶體管102b以及第三晶體管102c。第一晶體管102a具有與位線導體例如第一儲存位(blt0)的真位線連接的第一終端，例如fet漏極終端，以及與另一位線導體例如第二儲存位(blc1)的補位線連接的另一終端，例如源極終端。第二晶體管102b具有與位線導體例如第一儲存位(blc1)的補位線連接的第一終端，例如fet漏極終端，以及與另一位線導體例如第一儲存位(blc0)的補位線連接的另一終端，例如源極終端。如此，第一及第二晶體管102a、102b具有與位線導體blc1耦接的共同節(jié)點110，該位線導體也充當垂直延伸并與該陣列中同一列的其它單元耦接的源線113(sl)。第三晶體管102c具有與第一儲存位(blc0)的補位線導體連接的第一終端，例如fet漏極終端，以及與另一位線導體例如第二儲存位(blc1)的真位線連接的另一終端，例如源極終端。如此，第二及第三晶體管102b、102c具有與位線導體blc0耦接的共同節(jié)點120，該位線導體也充當垂直延伸并與該陣列中同一列的其它單元耦接的源線123(sl)。

圖3中所示的mtpm陣列100的三晶體管(3t)單元101架構還包括各晶體管102a、102b及102c的相應三個柵極電極130a、130b及130c，該柵極電極與共同字線(wl)導體150連接，該字線導體水平延伸并與陣列100中的同一行中的其它單元耦接。例如，對于陣列100的行i，三單元晶體管電極130a至130c與字線wli連接，且對于行j，該三晶體管單元柵極電極與字線wlj連接。

在圖3所示的實施例中，該三個晶體管中的兩個用以有效儲存各位值。例如，針對單元101，晶體管102a及晶體管102b有效儲存第一位值，且晶體管102c及晶體管102b有效儲存第二位值。這里，針對單元101的第一及第二儲存位，同等共用各第二晶體管120b。晶體管102b充當102a及102c兩個晶體管的局部參考。在此實施例中，對該三個晶體管可分別配置閾值電壓vt狀態(tài)，以實現(xiàn)默認位狀態(tài)值，例如一或零，以避免于操作時需要額外編程周期來實現(xiàn)。

在一個實施例中，單元101被配置于默認狀態(tài)，例如，各晶體管具有預定閾值電壓vt值。例如，在所示實施例中，晶體管102a具有vt或初始值lvt(低閾值電壓)，且第二晶體管例如裝置102b呈現(xiàn)較高閾值電壓狀態(tài)hvt，以及第三晶體管裝置102c呈現(xiàn)lvt狀態(tài)。在一個實施例中，該第一及第三晶體管的lvt狀態(tài)可相同且可在約0.2v至0.25v之間的范圍。典型的hvt可在約0.35v至0.45v的范圍內。

在此所示實施例中，例如，針對單元101，lvt晶體管102a及hvt晶體管102b有效儲存零(“0”)位值作為默認第一位狀態(tài)；且lvt晶體管102c及hvt晶體管102b有效儲存零(“0”)位值作為默認第二位狀態(tài)。這里，針對單元101的第一及第二儲存位，同等共用晶體管102b。

如此，該相連的lvt-hvt-lvt裝置配置儲存兩位信息。另外，這也提供類似電熔絲的該兩位的默認狀態(tài)。為儲存相反的兩位值，lvt裝置單元經編程而使得其閾值電壓漂移超過hvt晶體管的vt。如此，hvt晶體管裝置充當此3晶體管(3t)單元中的兩個lvt晶體管的局部參考。

圖4顯示配置有4x1列多路復用器裝置300的另一個單元陣列200。如圖4中所示，兩個3t單元結構201、202經配置以儲存四個信息位b0、b1、b2及b3。位b0可通過相連的位線對blt-0及blc0訪問，位b1可通過相連的位線對blt-1及相應的blc-1訪問，位b2可通過相連的位線對blt-2及相應的blc-2訪問，以及位b3可通過相連的位線對blt-3及相應的blc-3訪問?；谒x擇的字線wl及所選擇的匹配真位線及補位線對，這些位線對值通過多路復用器裝置300被多路復用至感測放大器400以供讀取操作。

在此所示實施例中，當充當源線時，單元201的導體blc0于一端通過選擇晶體管slsel1及vprtp晶體管被連接至電壓源sl。類似地，單元201晶體管的導體blc1于一端通過選擇晶體管slsel0及vprtp晶體管被連接至電壓源sl。所施加的vprtp電壓信號及vprtn電壓信號與相應柵極連接的所示晶體管被用作保護裝置。

當結合激活blt0處的相連保護vprtn晶體管而被選擇時，第一儲存位b0的位線導體blt0通過編程晶體管302的柵極處的信號于編程期間被置為0v。單元201的位線導體blt0通過相連的保護晶體管vprtn及選擇晶體管sel0進一步作為第一輸入被連接至4x1多路復用器裝置300的多路復用線350作為感測放大器400的選擇輸入。

另外，在所示實施例中，當充當位線導體以編程位值或自該單元讀取所儲存的位值時，單元201的導體blc1于另一端通過相連的選擇晶體管sel1及vprtn晶體管作為第一連接被連接至4x1多路復用器300的多路復用線375作為感測放大器400的選擇輸入。類似地，當充當位線導體以對該單元編程位值或自該單元讀取所儲存的位值時，單元201的導體blc0于另一端通過相連的選擇晶體管sel0及vprtn晶體管作為第二連接被連接至4x1多路復用器300的多路復用線375作為感測放大器400的選擇輸入。

當結合激活blt1處的相連保護晶體管vprtn而被選擇時，第二儲存位b1的位線導體通過編程晶體管304的柵極處的信號于編程期間被置為0v。單元201的位線導體blt1通過相連的保護晶體管vprtn及選擇晶體管sel1進一步作為第二連接被連接至4x1多路復用器裝置300的多路復用線350并可選擇作為感測放大器400的輸入。

在該實施例中，blt0/blc0、blt1/blc1、blt2/blc2以及blt3/blc3可通過4x1多路復用器裝置300訪問以供選擇。為了感測，可同時訪問單個單元的單個位線對(例如單元201的blt0/blc0)以供感測。

繼續(xù)圖4的第二單元202，當結合激活blt2處的相連保護晶體管vprtn而被選擇時，第三儲存位b2的位線導體通過編程晶體管306的柵極處的信號于編程期間被置為0v。單元202的位線導體blt2通過相連的保護晶體管vprtn及選擇晶體管sel2進一步作為第三連接被連接至4x1多路復用器裝置300的多路復用線350并可選擇作為感測放大器400的輸入。

在此所示實施例中，當充當源線時，單元202的導體blc3于一端通過選擇晶體管slsel2及vprtp保護晶體管被連接至電壓源sl。類似地，單元202晶體管的導體blc2于一端通過選擇晶體管slsel3及vprtp晶體管被連接至電壓源sl。

另外，在所示實施例中，當充當位線導體以對該單元編程位值或自該單元讀取所儲存的位值時，單元202的導體blc3于另一端通過相連的選擇晶體管sel3及vprtn晶體管作為第三連接被連接至4x1多路復用器300的多路復用線375作為感測放大器400的選擇輸入。類似地，當充當位線導體以對該單元編程位值或自該單元讀取所儲存的位值時，單元202的導體blc2于另一端通過相連的選擇晶體管sel2及vprtn保護晶體管作為第四連接被連接至4x1多路復用器300的多路復用線375作為感測放大器400的選擇輸入。

當結合激活blt3處的相連保護晶體管vprtn而被選擇時，第四儲存位b3的位線導體通過編程晶體管308的柵極處的信號于編程期間被置為0v。單元202的位線導體blt3通過相連的保護晶體管vprtn及選擇晶體管sel3進一步作為第四連接被連接至4x1多路復用器裝置300的多路復用線350并可選擇作為感測放大器400的輸入。

尤其，在所示實施例中，置入(assert)選擇信號sel0使多路復用器(mux)300能夠通過相應的多路復用器線路350/375輸出真及補位線對blt0/blc0的儲存位，以供感測放大器400感測；類似地，置入選擇信號sel1使多路復用器300能夠通過相應的多路復用器線路350/375輸出真及補位線對blt1/blc1的儲存位，以供感測放大器400感測。類似地，置入選擇信號sel2使多路復用器300能夠通過相應的多路復用器線路350/375輸出真及補位線對blt2/blc2的儲存位，以供感測放大器400感測；以及置入選擇信號sel3使多路復用器300能夠通過相應的多路復用器線路350/375輸出真及補位線對blt3/blc3的儲存位，以供感測放大器400感測。

應當理解，圖4中所示的特定實施例為示例性質，且可實施n列多路復用器來儲存n3t單元陣列。

如此，用以儲存兩個數(shù)據(jù)位的該3t單元架構與oba(單個晶體管/位)及雙單元(兩個晶體管/位)架構相比具有優(yōu)點：包括具有可編程默認狀態(tài)、足夠的感測裕度(其改進oba1t/bit單元設計)，并為改進感測放大器的感測裕度的參考單元調諧提供更多選擇。而且，對標示單元布線復雜性的線路數(shù)量(位+源)的測量為每位2條線，其多于oba但少于雙單元設計。

圖5顯示表格500，以說明用于陣列100的單元的寫入(編程)、讀取及擦除操作模式的雙位3tmtprom陣列電壓條件。

在表格500中，在編程操作模式下，向3t單元寫入位值：與特定字線相連的位單元200，例如字線wli，i＝1,…,n。如此，通過首先設置wli高(例如約2.0v)來寫入所選字線的3t單元。與另外的字線wlj連接的未被選擇3t單元保持失活，例如wlj被設為0v，j≠i。

現(xiàn)在參照圖5中的表格500以及圖4的存儲器單元200說明用以編程位i的值的寫入操作502，其中i＝0，也就是位0。當利用晶體管102a、102b、102c向存儲器單元寫入位時，通過在517將slseli信號的柵極電壓提升至0.5v來置入slseli信號，從而將blc1/sl的sl113的電壓提升至1.5v并使能晶體管以施加該sl電壓。通過在514將prog_i信號提升至1v，blt0被編程為本征0位值，同時位線選擇晶體管關閉，也就是在516，sel_i(i＝0)為0v。如此，在518，blt0被編程為0v，同時blc0浮置。另外，未被選擇的單元bltj及blcj的其余位單元對處于浮置狀態(tài)。這是由于在512，slselj被設為1.5v且在519，信號prog_j被設為0v，同時sel_j為0v。

現(xiàn)在參照圖5中的表格500及圖4的電路說明讀取位0的值(例如位i＝位0)的感測操作504。為利用晶體管102a、102b、102c讀取該單元中所儲存的位，通過感測放大器400感測blt0及blc0處的電壓。這里，與寫入操作期間的wl電壓相比，在522將字線電壓wl0降低至約1.0v。另外，在524，與寫入操作期間的sl電壓相比，將blc1/sl的源電壓sl113降低至1.0v。為能夠通過多路復用器400多路復用該blt0及blc0電壓位0，通過在526將sel0(位線選擇)的電壓提升至1v來置入sel0，從而使能多路復用操作，以供放大器400感測線350處的blt0及線375處的blc0。當sel_j信號為0v時，其余位線不被選擇，也就是位單元對bltj及blcj保持于浮置狀態(tài)。

另外，參照圖5中的表格500及圖4的電路說明針對位0(也就是位i＝位0)重置單元值的擦除操作506。當利用晶體管102a、102b、102c擦除所儲存的位值時，通過在532將字線電壓wl0拉更低至-1v，blt0及blc0的電壓被設為浮置狀態(tài)，同時在534將源線sl113提升至約1.5v。

例如圖3及4中所示的mtp單元及陣列配置使非易失性存儲器面積密度提升約25％。在儲存2位信息的l-h-l配置中所使用的三晶體管配置每兩位節(jié)約一個晶體管，但保持雙單元的編程裕度。不過就編程裕度而言，它好于單晶體管方法。

盡管本文說明各種實施例，但從說明書中將了解，本領域的技術人員可在其中作各種元件組合、變更或改進，且其落入本發(fā)明的范圍內。另外，可作許多修改以使特定的情形或材料適應本發(fā)明的教導而不背離其基本范圍。因此，本發(fā)明并非意圖限于擬作為執(zhí)行本發(fā)明的最佳模式而揭示的特定實施例，相反，本發(fā)明將包括落入所附權利要求的范圍內的所有實施例。