相關申請的交叉引用
本申請要求于2015年12月1日提交的申請?zhí)枮?0-2015-0169808的韓國專利申請的優(yōu)先權，其全部內容通過引用合并于此。
本發(fā)明的實施例涉及一種存儲器電路或者器件及其在電子裝置中的應用。
背景技術：
近來，已經(jīng)積極地進行了對于代替dram和快閃存儲器的下一代存儲器件的研究。這種下一代存儲器中的一種為阻變存儲器件，其利用能夠根據(jù)施加的偏置，經(jīng)由在其電阻的快速變化而在彼此不同的至少兩個電阻狀態(tài)切換的材料，即，可變電阻材料，并且其代表性示例可以包括：rram(阻變隨機存取存儲器)、pcram(相變隨機存取存儲器)、mram(磁性隨機存取存儲器)、fram(鐵電隨機存取存儲器)等等。
具體地，阻變存儲器件組成具有交叉點陣列結構的存儲單元陣列。在交叉點陣列結構中，多個下電極(例如，多個行線(字線))和多個上電極(例如，多個列線(位線))形成為彼此交叉，并且已經(jīng)將可變電阻元件和選擇元件彼此串聯(lián)耦接的存儲單元布置在每個交叉點處。
技術實現(xiàn)要素：
各種實施例涉及提供用于穩(wěn)定地讀取或者寫入阻變存儲器的數(shù)據(jù)的技術。
在一個實施例中，一種電子裝置包括半導體存儲器，并且所述半導體存儲器可以包括：單元陣列，所述單元陣列包括多個阻變存儲單元，其中布置有多個列和多個行；讀取電壓施加電路，所述讀取電壓施加電路被配置成施加讀取電壓至所述多個阻變存儲單元中的選中存儲單元；感測電路，所述感測電路被配置成檢測流經(jīng)所述選中存儲單元的電流量并且感測數(shù)據(jù)；以及過電流防止單元，所述過電流防止單元被配置成當過電流流經(jīng)所述選中存儲單元時，降低在所述選中存儲單元的兩個端部處的電壓電平。
以上方法的實施方式可以包括如下中的一種或多種。
在通過所述感測電路來感測所述選中存儲單元的低電阻狀態(tài)之后，所述過電流防止單元可以將流經(jīng)所述選中存儲單元的電流確定為過電流。
所述讀取電壓施加電路可以將所述讀取電壓施加至所述選中存儲單元的位線，并且所述感測電路包括：感測節(jié)點，所述感測節(jié)點電連接至所述選中存儲單元的字線；電流吸收單元，所述電流吸收單元被配置成吸收來自所述感測節(jié)點的讀取參考電流；以及感測單元，所述感測單元被配置成響應于所述感測節(jié)點的電壓電平來感測數(shù)據(jù)。
所述過電流防止單元可以響應于所述感測單元的數(shù)據(jù)感測結果來上拉驅動所述感測節(jié)點。
在讀取操作中激活所述電流吸收單元和所述感測單元之后，所述過電流防止單元可以被激活，并且所述讀取電壓施加電路的激活的開始時間點可以是在從所述電流吸收單元和所述感測單元的激活時間點開始至所述過電流防止單元的激活時間點的范圍內。
所述多個阻變存儲單元中的每一個包括：可變電阻元件，所述可變電阻元件根據(jù)所存儲的數(shù)據(jù)的邏輯值而具有高電阻狀態(tài)或者低電阻狀態(tài)；以及選擇元件，所述選擇元件串聯(lián)耦接至所述可變電阻元件。
所述電子裝置還包括微處理器，所述微處理器包括：控制單元，所述控制單元被配置成接收來自所述微處理器外部的包括命令的信號，并且執(zhí)行所述命令的提取、解碼，或者控制所述微處理器的信號的輸入或輸出；運算單元，所述運算單元被配置成基于所述控制單元將所述命令解碼的結果來執(zhí)行運算；以及存儲器單元，所述存儲器單元被配置成存儲用于執(zhí)行所述運算的數(shù)據(jù)、對應于執(zhí)行所述運算的結果的數(shù)據(jù)或者執(zhí)行所述運算的數(shù)據(jù)的地址，其中，包括所述電阻可變元件的所述半導體存儲器單元是所述微處理器中的所述存儲器單元的部分。
所述電子裝置還可以包括處理器，所述處理器包括：核心單元，所述核心單元被配置成基于從所述處理器的外部輸入的命令，通過利用數(shù)據(jù)來執(zhí)行對應于所述命令的運算；高速緩沖存儲器單元，所述高速緩沖存儲器單元被配置成存儲用于執(zhí)行所述運算的數(shù)據(jù)、對應于執(zhí)行所述運算的結果的數(shù)據(jù)或者執(zhí)行所述運算的數(shù)據(jù)的地址；以及總線接口，所述總線接口連接在所述核心單元與所述高速緩沖存儲器單元之間，并且被配置成在所述核心單元與所述高速緩沖存儲器單元之間傳送數(shù)據(jù)，其中，包括所述電阻可變元件的所述半導體存儲器單元是在所述處理器中的所述高速緩沖存儲器單元的部分。
所述電子裝置可以還包括處理系統(tǒng)，所述處理系統(tǒng)包括：處理器，所述處理器被配置成將通過所述處理器接收的命令解碼，并且基于將所述命令解碼的結果來控制信息的操作；輔助存儲器件，所述輔助存儲器件被配置成存儲用于將所述命令解碼的程序和所述信息；主存儲器件，所述主存儲器件被配置成調用和存儲來自所述輔助存儲器件的所述程序和所述信息，使得所述處理器當執(zhí)行所述程序時能夠利用所述程序和所述信息來執(zhí)行所述操作；以及接口器件，所述接口器件被配置成執(zhí)行所述處理器、所述輔助存儲器件或者所述主存儲器件與外部之間的通信，其中，包括所述電阻可變元件的所述半導體存儲器單元是在所述處理系統(tǒng)中的所述輔助存儲器件或者所述主存儲器件的部分。
所述電子裝置還可以包括數(shù)據(jù)儲存系統(tǒng)，所述數(shù)據(jù)儲存系統(tǒng)包括：儲存器件，所述儲存器件被配置成儲存數(shù)據(jù)并且不論電源如何都能保持所儲存的數(shù)據(jù)；控制器，所述控制器被配置成根據(jù)從外部輸入的命令來控制數(shù)據(jù)輸入至所述儲存器件和從所述儲存器件輸出數(shù)據(jù)；暫時儲存器件，所述暫時儲存器件被配置成暫時地儲存在所述儲存器件與外部之間交換的數(shù)據(jù)；以及接口，所述接口被配置成執(zhí)行所述儲存器件、所述控制器和所述暫時儲存器件中的至少一個與外部之間的通信，其中，包括所述電阻可變元件的所述半導體存儲器單元是在所述數(shù)據(jù)儲存系統(tǒng)中的所述儲存器件或者所述暫時儲存器件的部分。
所述電子裝置還可以包括存儲系統(tǒng)，所述存儲系統(tǒng)包括：存儲器，所述存儲器被配置成存儲數(shù)據(jù)并且不論電源如何能保持所存儲的數(shù)據(jù)；存儲器控制器，所述存儲器控制器被配置成根據(jù)從外部輸入的命令來控制數(shù)據(jù)輸入至所述存儲器和從所述存儲器輸出數(shù)據(jù)；緩沖存儲器，所述緩沖存儲器被配置成緩沖在所述存儲器與外部之間交換的數(shù)據(jù)；以及接口，所述接口被配置成執(zhí)行在所述存儲器、所述存儲器控制器和所述暫時存儲器中的至少一個與外部之間的通信，其中，包括所述電阻可變元件的所述半導體存儲器單元是在所述存儲系統(tǒng)中的所述存儲器或者所述緩沖存儲器的部分。
在另一個方面，一種電子裝置可以包括半導體存儲器，并且所述半導體存儲器可以包括：單元陣列，所述單元陣列包括以多個列和多個行布置的多個阻變存儲單元；寫入驅動器，所述寫入驅動器被配置成將寫入電流供應至所述多個阻變存儲單元中的選中存儲單元；以及過電流防止單元，所述過電流防止單元被配置成當過電流流經(jīng)所述選中存儲單元時降低所述選中存儲單元兩個端部處的電壓電平。
所述寫入驅動器可以將所述寫入電流供應至所述選中存儲單元的位線，并且所述半導體存儲器還包括：電流吸收單元，所述電流吸收單元被配置成從電連接至所述選中存儲單元的字線的感測節(jié)點吸收寫入?yún)⒖茧娏鳌?/p>
所述過電流防止單元可以當從所述選中存儲單元流向所述感測節(jié)點的電流大于所述寫入?yún)⒖茧娏鲿r，確定過電流流經(jīng)所述選中存儲單元。
在寫入操作中激活所述電流吸收單元和所述感測單元之后，所述過電流防止單元可以被激活，并且所述寫入驅動器的激活的開始時間點可以位于從所述電流吸收單元和所述感測單元的激活時間點開始至所述過電流防止單元的激活時間點的范圍內。
所述電子裝置還可以包括微處理器，所述微處理器包括：控制單元，所述控制單元被配置成接收來自所述微處理器外部的包括命令的信號，并且執(zhí)行所述命令的提取、解碼，或者控制所述微處理器的信號的輸入或輸出；運算單元，所述運算單元被配置成基于所述控制單元將所述命令解碼的結果來執(zhí)行運算；以及存儲器單元，所述存儲器單元被配置成存儲用于執(zhí)行所述運算的數(shù)據(jù)、對應于執(zhí)行所述運算的結果的數(shù)據(jù)或者執(zhí)行所述運算的數(shù)據(jù)的地址，其中，包括所述電阻可變元件的所述半導體存儲器單元是在所述微處理器中的所述存儲器單元的部分。
所述電子裝置還可以包括處理器，所述處理器包括：核心單元，所述核心單元被配置成基于從所述處理器的外部輸入的命令，通過利用數(shù)據(jù)來執(zhí)行對應于所述命令的運算；高速緩沖存儲器單元，所述高速緩沖存儲器單元被配置成存儲用于執(zhí)行所述運算的數(shù)據(jù)、對應于執(zhí)行所述運算的結果的數(shù)據(jù)或者執(zhí)行所述運算的數(shù)據(jù)的地址；以及總線接口，所述總線接口連接在所述核心單元與所述高速緩沖存儲器單元之間，并且被配置成在所述核心單元與所述高速緩沖存儲器單元之間傳送數(shù)據(jù)，其中，包括所述電阻可變元件的所述半導體存儲器單元是在所述處理器中的所述高速緩沖存儲器單元的部分。
所述電子裝置還可以包括處理系統(tǒng)，所述處理系統(tǒng)包括：處理器，所述處理器被配置成將通過所述處理器接收的命令解碼，并且基于將所述命令解碼的結果來控制信息的操作；輔助存儲器件，所述輔助存儲器件被配置成存儲用于將所述命令解碼的程序和所述信息；主存儲器件，所述主存儲器件被配置成調用和存儲來自所述輔助存儲器件的所述程序和所述信息，使得所述處理器當執(zhí)行所述程序時能夠利用所述程序和所述信息來執(zhí)行所述操作；以及接口器件，所述接口器件被配置成執(zhí)行所述處理器、所述輔助存儲器件或者所述主存儲器件與外部之間的通信，其中，包括所述電阻可變元件的所述半導體存儲器單元是在所述處理系統(tǒng)中的所述輔助存儲器件或者所述主存儲器件的部分。
所述電子裝置還可以包括數(shù)據(jù)儲存系統(tǒng)，所述數(shù)據(jù)儲存系統(tǒng)包括：儲存器件，所述儲存器件被配置成儲存數(shù)據(jù)并且不論電源如何能保持所儲存的數(shù)據(jù)；控制器，所述控制器被配置成根據(jù)從外部輸入的命令來控制數(shù)據(jù)輸入至所述儲存器件和從所述儲存器件輸出數(shù)據(jù)；暫時儲存器件，所述暫時儲存器件被配置成暫時地儲存在所述儲存器件與外部之間交換的數(shù)據(jù)；以及接口，所述接口被配置成執(zhí)行所述儲存器件、所述控制器和所述暫時儲存器件中的至少一個與外部之間的通信，其中，包括所述電阻可變元件的所述半導體存儲器單元是在所述數(shù)據(jù)儲存系統(tǒng)中的所述儲存器件或者所述暫時儲存器件的部分。
所述電子裝置還可以包括存儲系統(tǒng)，所述存儲系統(tǒng)包括：存儲器，所述存儲器被配置成存儲數(shù)據(jù)并且不論電源如何能保持所存儲的數(shù)據(jù)；存儲器控制器，所述存儲器控制器被配置成根據(jù)從外部輸入的命令來控制數(shù)據(jù)輸入至所述存儲器和從所述存儲器輸出數(shù)據(jù)；緩沖存儲器，所述緩沖存儲器被配置成緩沖在所述存儲器與外部之間交換的數(shù)據(jù)；以及接口，所述接口被配置成執(zhí)行所述存儲器、所述存儲器控制器和所述緩沖存儲器中的至少一個與外部之間的通信，其中，包括所述電阻可變元件的所述半導體存儲器單元是在所述存儲系統(tǒng)中的所述存儲器或者所述緩沖存儲器的部分。
根據(jù)實施例，能夠穩(wěn)定地讀取阻變存儲器的數(shù)據(jù)或者寫入數(shù)據(jù)至阻變存儲器。此外，在阻變存儲器的讀取和寫入操作中，能夠大體上防止過電流流經(jīng)存儲單元。
附圖說明
圖1為根據(jù)一實施例的阻變存儲器的單元陣列的圖。
圖2為根據(jù)一實施例的半導體存儲器件的圖。
圖3為用于解釋圖2中的半導體存儲器件的讀取操作的時序圖。
圖4為根據(jù)另一個實施例的半導體存儲器件的圖。
圖5為用于解釋圖4中的半導體存儲器件的寫入操作的時序圖。
圖6示出了實施基于本公開的存儲器電路的微處理器的配置圖的示例。
圖7示出了實施基于本公開的存儲器電路的處理器的配置圖的示例。
圖8示出了實施基于本公開的存儲器電路的系統(tǒng)的配置圖的示例。
圖9示出了實施基于本公開的存儲器電路的數(shù)據(jù)儲存系統(tǒng)的配置圖的示例。
圖10示出了實施基于本公開的存儲器電路的存儲系統(tǒng)的配置圖的示例。
具體實施方式
以下將參照附圖來更具體地描述各種實施例。然而，本發(fā)明可以采用不同的方式實施，而不應解釋為限制于本文所列的實施例。確切地說，提供這些實施例，使得本發(fā)明充分與完整，并向本領域技術人員充分傳達本發(fā)明的范圍。在本發(fā)明中，相同的附圖標記在本發(fā)明的不同附圖和實施例中表示相似的部分。
圖1圖示了根據(jù)實施例的阻變存儲器的單元陣列100的圖。
參見圖1，阻變存儲器的單元陣列100可以包括：多個字線wl1至wl3(也稱作為行線)；多個位線bl1至bl3(也稱作為列線)；以及存儲單元mc11至mc13、mc21至mc23和mc31至mc33，設置在多個字線wl1至wl3與多個位線bl1至bl3的交叉點處。此外，單元陣列100可以包括用于控制字線wl1至wl3的行電路110和用于控制位線bl1至bl3的列電路120。術語“字線wl1至wl3”和“位線bl1至bl3”可以是用于彼此區(qū)分各個線的相對名稱。因此，在另一個實施例中，附圖中的行線wl1至wl3可以稱作為位線，而附圖中的列線bl1至bl3可以稱作為字線。
存儲單元mc11至mc13、mc21至mc23和mc31至mc33可以分別包括：阻變存儲元件m11和選擇元件s11、阻變存儲元件m12和選擇元件s12、阻變存儲元件m13和選擇元件s13、阻變存儲元件m21和選擇元件s21、阻變存儲元件m22和選擇元件s22、阻變存儲元件m23和選擇元件s23、阻變存儲元件m31和選擇元件s31、阻變存儲元件m32和選擇元件s32、阻變存儲元件m33和選擇元件s33。阻變存儲元件m11至m13、m21至m23和m31至m33的每個可以根據(jù)其中存儲的數(shù)據(jù)而具有低電阻狀態(tài)或者高電阻狀態(tài)。阻變存儲元件m11至m13、m21至m23和m31至m33可以分別包括相變存儲元件。在這種情況下，每個阻變存儲元件可以當自身處于晶態(tài)時具有低電阻狀態(tài)，而當自身處于非晶態(tài)時具有高電阻狀態(tài)。
選擇元件s11至s13、s21至s23和s31至s33的每一個當在存儲單元的第一節(jié)點和第二節(jié)點(例如，兩個端部)處的電壓電平的差值等于或大于預定的閾值時可以導通，而當差值小于預定的閾值時可以關斷。在一個實施例中，選擇元件s11至s13、s21至s23和s31至s33中的每一個可以包括二極管、ots(雙向閾值開關)元件等等。
行電路110可以將基于行地址r_add而選自字線wl1至wl3的字線電耦接至第一節(jié)點a。列電路120可以將基于列地址c_add而選自位線bl1至bl3的位線電耦接至第二節(jié)點b。與選中字線和選中位線耦接的存儲單元為選中存儲單元。例如，當字線wl2和位線bl2被選中時，存儲單元mc22成為選中存儲單元，并且選中存儲單元mc22的兩個端部可以分別經(jīng)由行電路110和列電路120電連接至第一節(jié)點a和第二節(jié)點b。
行電路110和列電路120可以施加適合的電壓至未選中字線和未選中位線，使得未選中存儲單元的選擇元件可以大體上保持關斷狀態(tài)。單元陣列激活信號array_en將行電路110和列電路120激活或者去激活。當單元陣列激活信號array_en被激活時，行電路110和列電路120可以如上所述操作。當單元陣列激活信號array_en被去激活時，行電路110和列電路120可以將某一電壓(例如，接地電壓)施加至全部的字線wl1至wl3和全部的位線bl1至bl3，或者可以不施加電壓至全部的字線wl1至wl3和全部的位線bl1至bl3，使得字線wl1至wl3和位線bl1至bl3處于浮置狀態(tài)。
圖1為了便于說明僅圖示了三個字線wl1至wl3和三個位線bl1至bl3。然而，多個字線和多個位線可以包括在單元陣列100中。
圖2圖示了根據(jù)實施例的半導體存儲器件。
參見圖2，半導體存儲器件可以包括：圖1中的單元陣列100、讀取電壓施加電路210、感測電路22和過電流防止電路230。
如以上參照圖1所述，單元陣列100可以包括布置在多個列線和多個行線的交叉點處的多個阻變存儲單元，例如，mc11至mc13、mc21至mc23和mc31至mc33。當單元陣列激活信號array_en被激活時，基于行地址r_add和列地址c_add而選自單元陣列100中的存儲單元mc11至mc13、mc21至mc23和mc31至mc33的存儲單元可以與第一節(jié)點a和第二節(jié)點b電連接。
讀取電壓施加電路210可以在讀取操作中施加讀取電壓vread至第二節(jié)點b。由于第二節(jié)點b電連接至與選中存儲單元耦接的選中位線，所以可以看出讀取電壓施加電路210將讀取電壓vread施加至選中位線。讀取電壓施加電路210可以包括用于施加讀取電壓vread的電壓源211和開關212，所述開關212響應于讀取操作中被激活的讀取信號read而供應讀取電壓vread至第二節(jié)點b。
感測電路220可以檢測流經(jīng)單元陣列100中的選中存儲單元的電流量，并且基于檢測結果來感測數(shù)據(jù)。由于感測電路220通過感測在第一節(jié)點a處的電壓電平來檢測流經(jīng)選中存儲單元的電流量，所以第一節(jié)點a可以稱作為感測節(jié)點。感測電路220可以包括電流吸收單元221和感測單元225。該電流吸收單元吸收對應于來自第一節(jié)點a的讀取參考電流iref_rd的電流，感測單元225基于在第一節(jié)點a處的電壓電平來感測存儲在選中存儲單元中的數(shù)據(jù)。
電流吸收單元221可以當?shù)谝患せ钚盘杄n1被激活時吸收對應于來自第一節(jié)點a的讀取參考電流iref_rd的電流。當選中存儲單元的阻變存儲元件處于高電阻狀態(tài)時，讀取參考電流iref_rd的量可以大于流經(jīng)選中存儲單元的電流量，而當選中存儲單元的阻變存儲元件處于低電阻狀態(tài)時，讀取參考電流iref_rd的量可以小于流經(jīng)選中存儲單元的電流量。
電流吸收單元221可以包括nmos晶體管n1和n3，用于響應于第一激活信號en1來激活或去激活電流吸收單元221；電流源222，用于供應讀取參考電流iref_rd；以及nmos晶體管n2和n4，用于將從電流源222供應的讀取參考電流iref_rd朝第一節(jié)點a鏡像(mirroring)。負電壓vbb可以用于電流吸收單元221中，并且可以具有比接地電壓vss低的電壓電平。
感測單元225可以通過檢測在第一節(jié)點a處的電壓電平來感測存儲在選中存儲單元中的數(shù)據(jù)。感測單元225可以包括：電流源226，用于供應預充電電流ipcg；pmos晶體管p3，用于響應于反相的第一激活信號en1b來激活或者去激活感測單元225；nmos晶體管n5，用于響應于在第一節(jié)點a處的電壓電平來下拉驅動第三節(jié)點c；以及反相器i1和i2，用于輸出基于在第三節(jié)點c處的電壓電平所感測出的數(shù)據(jù)data_out。預充電電流ipcg用于將第三節(jié)點c預充電至高電平，并且預充電電流ipcg的量可以被設定成小的，使得當nmos晶體管n5導通時第三節(jié)點c具有低電平。
過電流防止電路230可以當過電流流經(jīng)選中存儲單元時降低在選中存儲單元的兩個端部處的電壓電平的差值，由此大體上防止過電流流經(jīng)選中存儲單元。過電流防止電路230當通過感測電路220感測出選中存儲單元的低電阻狀態(tài)時，可以將流經(jīng)選中存儲單元的電流確定為過電流。即，當確定出選中存儲單元處于低電阻狀態(tài)時，由于不需要大量的電流流經(jīng)選中存儲單元，所以流經(jīng)處于低電阻狀態(tài)的選中存儲單元的電流被確定為過電流。過電流防止電路230可以包括：pmos晶體管p1，用于響應于第二激活信號en2來激活或去激活過電流防止電路230；以及pmos晶體管p2，用于響應于在第三節(jié)點c處的電壓電平來上拉驅動第一節(jié)點a。
圖3為用于解釋圖2中的半導體存儲器件的讀取操作的時序圖。參照圖2和圖3，將描述半導體存儲器件的讀取操作。
參見圖3，當?shù)谝患せ钚盘杄n1被激活至高電平時，電流吸收單元221被激活，且因而第一節(jié)點a可以被初始化至與負電壓vbb大約相同的電平。當?shù)谝患せ钚盘杄n1被激活至高電平時，由于反相第一激活信號en1b被激活至低電平，所以感測單元225也被激活，且因而第三節(jié)點c可以被預充電至高電平，例如高于負電壓vbb的接地電壓vss。在第一激活信號en1被激活之后，讀取信號read被激活至高電平。當讀取信號read被激活，且因而開關212導通時，讀取電壓施加電路210可以施加讀取電壓vread至第二節(jié)點b。此時，單元陣列激活信號array_en也被激活，使得單元陣列100中的選中存儲單元的兩個端部可以耦接至第一節(jié)點a和第二節(jié)點b。因此，第二激活信號en2被激活至低電平，使得過電流防止電路230被激活。
當選中存儲單元的阻變存儲元件處于高電阻狀態(tài)時，從選中存儲單元發(fā)起至第一節(jié)點a的電流量可以小于從第一節(jié)點a吸收的讀取參考電流iref_rd的量。因此，第一節(jié)點a持續(xù)地保持與負電壓vbb大約相同的電平，并且第三節(jié)點c大體上保持高電平，使得數(shù)據(jù)data_out可以輸出為高電平。即，選中存儲單元的數(shù)據(jù)可以確定成“高”。
另一方面，當選中存儲單元的阻變存儲元件處于低電阻狀態(tài)時，從選中存儲單元發(fā)起至第一節(jié)點a的電流量可以大于從第一節(jié)點a吸收的讀取參考電流iref_rd的量。因此，第一節(jié)點a的電壓電平變得高于負電壓vbb的電壓電平，且因而nmos晶體管n5導通，使得第三節(jié)點c從高電平轉換成低電平。因此，數(shù)據(jù)data_out可以輸出為低電平。
當選中存儲單元的阻變存儲元件處于低電阻狀態(tài)時，由于過電流流經(jīng)選中存儲單元，所以選中存儲單元的數(shù)據(jù)會受到過電流的影響，或者可以減少數(shù)據(jù)保持時間。通過利用接地電壓vss來上拉驅動第一節(jié)點a，過電流防止電路230響應于第三節(jié)點c從高電平轉變成低電平而被激活，以大體上防止這種問題，從而減小在選中存儲單元的兩個端部處的電壓電平的差值。即，由于當?shù)谌?jié)點c從高電平轉變成低電平時，pmos晶體管p2導通，所以過電流防止電路230響應于選中存儲單元的阻變存儲元件的低電阻狀態(tài)的感測而上拉驅動第一節(jié)點a。通過上拉驅動第一節(jié)點a，選中存儲單元的選擇元件關斷，且因而大體上零電流可以流經(jīng)選中存儲單元。因此，即使當選中存儲單元的阻變存儲元件處于低電阻狀態(tài)，也僅是用于感測數(shù)據(jù)所需的最小電流流經(jīng)選中存儲單元。因此，通過過電流防止電路230的上拉驅動操作，可以大體上防止不必要的電流流經(jīng)選中存儲單元。
當完成讀取操作時，讀取信號read、第一激活信號en1、第二激活信號en2和單元陣列激活信號array_en可以被去激活。
圖2圖示了感測電路220和過電流防止電路230利用負電壓vbb作為低電壓，并且利用接地電壓vss作為高電壓。然而，這是僅處于說明性的目的，實施例不限制于此。在一個實施例中，任何低于高電壓vss的電壓用作低電壓，并且任何高于低電壓且低于讀取電壓vread的電壓可以用作高電壓。
圖3圖示了在第一激活信號en1被激活之后，并且在第二激活信號en2被激活之前，讀取信號read和單元陣列激活信號array_en被激活。讀取信號read和單元陣列激活信號array_en可以在從第一激活信號en1的激活時間點起至第二激活信號en2的激活時間點的時段中的任意時間點處被激活。
圖4圖示了根據(jù)另一個實施例的半導體存儲器件。將參照圖4來描述半導體存儲器件的寫入操作。
參見圖4，半導體存儲器件可以包括：單元陣列100、寫入驅動器410、感測電路220’和過電流防止電路230。
單元陣列100、感測電路220’和過電流防止電路230可以與圖2中所述的相應部件大體上相同。然而，當圖2中的電流源222供應讀取參考電流iref_rd時，感測電路220’的電流吸收單元221’的電流源222’供應寫入?yún)⒖茧娏鱥ref_wr。寫入?yún)⒖茧娏鱥ref_wr可以用作用于確定在寫入操作中流動的過電流的參考電流。即，寫入?yún)⒖茧娏鱥ref_wr可以具有大于在寫入操作中流經(jīng)選中存儲單元的一般電流量的量。在寫入操作中，從感測電路220輸出的數(shù)據(jù)data_out可以被忽略。
寫入驅動器410可以在寫入操作中將寫入電流iwrite供應至單元陣列100的第二節(jié)點b。由于第二節(jié)點b與選中存儲單元的位線電連接，所以寫入電流iwrite可以流經(jīng)選中存儲單元。通過施加寫入電流iwrite至選中存儲單元，選中存儲單元的阻變存儲元件可以進入液態(tài)。此后，如果寫入電流iwrite的量緩慢地減小，則阻變存儲元件可以進入晶態(tài)，且因而可以具有低電阻狀態(tài)。另一方面，在寫入電流iwrite施加至選中的存儲單元，且因而選中存儲單元的阻變存儲元件進入液態(tài)之后，如果寫入電流iwrite的量快速地減小，則阻變存儲元件可以進入非晶態(tài)，且因而可以具有高電阻狀態(tài)。
寫入驅動器410可以包括用于供應寫入電流iwrite的電流源411和開關412，所述開關412用于響應于在寫入操作中被激活的寫入信號write而將寫入電流iwrite供應至第二節(jié)點b。在圖4中，通過泵浦電源電壓vdd所產生的高電壓vpp被供應至半導體存儲器件。高電壓vpp可以具有高于電源電壓vdd的電平。
圖5為用于解釋圖4中的半導體存儲器件的寫入操作的時序圖。參照圖4和圖5，將描述半導體存儲器件的寫入操作。
參見圖5，當?shù)谝患せ钚盘杄n1被激活至高電平，使得電流吸收單元221’被激活時，第一節(jié)點a可以被初始化至與負電壓vbb大約相同的電平。當?shù)谝患せ钚盘杄n1被激活至高電平時，由于反相第一激活信號en1b被激活至低電平，所以感測單元225也被激活，且因而第三節(jié)點c可以被預充電至高電平vss。在第一激活信號en1被激活之后，寫入信號write被激活至高電平。響應于寫入信號write的激活，寫入驅動器410可以將寫入電流iwrite供應至第二節(jié)點b。此時，單元陣列激活信號array_en也被激活，使得單元陣列100中的選中存儲單元的兩個端部可以耦接至第一節(jié)點a和第二節(jié)點b。然后，第二激活信號en2被激活至低電平，且因而過電流防止單元230可以被激活。
由于寫入電流iwrite流經(jīng)選中存儲單元，所以根據(jù)寫入電流iwrite的強度和模式，選中存儲單元的阻變存儲元件可以被寫入至高電阻狀態(tài)或者低電阻狀態(tài)。當大于參考電流iref_wr的電流在寫入操作期間流經(jīng)選中存儲單元時，在第一節(jié)點a處的電壓電平變高，使得在第三節(jié)點c處的電壓電平可以從高電平轉變成低電平。此時，過電流防止電路230可以確定出過電流流經(jīng)選中存儲單元。響應于在第三節(jié)點c處的電壓電平從高電平轉變成低電平，過電流防止電路230可以利用接地電壓vss來上拉驅動第一節(jié)點a。因此，在選中存儲單元的兩個端部處的電壓電平的差值降低，使得可以防止過電流流經(jīng)選中存儲單元。
當完成寫入操作時，寫入信號write、第一激活信號en1、第二激活信號en2和單元陣列激活信號array_en可以被去激活。
圖5圖示了在第一激活信號en1被激活之后，并且在第二激活信號en2被激活之前，寫入信號write和單元陣列激活信號array_en被激活。寫入信號write和單元陣列激活信號array_en可以在從第一激活信號en1的激活時間點起至第二激活信號en2的激活時間點的時段中的任意時間點處被激活。
基于本公開的以上和其它的存儲電路或者半導體器件可以用于各種裝置或系統(tǒng)。圖6至圖10提供了能夠實施本文公開的存儲電路的裝置或系統(tǒng)的一些示例。
圖6示出了基于本公開的另一實施方式的微處理器的配置圖的示例。
參見圖6，微處理器1000可以執(zhí)行用于控制和調節(jié)一系列處理的任務：從外部設備接收數(shù)據(jù)，處理數(shù)據(jù)以及將處理的結果輸出至外部設備。微處理器1000可以包括：存儲器單元1010、運算單元1020、控制單元1030等。微處理器1000可以為各種數(shù)據(jù)處理單元，例如，中央處理單元(cpu)、圖形處理單元(gpu)、數(shù)字信號處理器(dsp)和應用處理器(ap)。
存儲器單元1010為微處理器1000中作為處理器寄存器、寄存器等來存儲數(shù)據(jù)的部分。存儲器單元1010可以包括數(shù)據(jù)寄存器、地址寄存器、浮點寄存器等。此外，存儲器單元1010可以包括各種寄存器。存儲器單元1010可以執(zhí)行暫時地存儲如下的功能：要通過運算單元1020執(zhí)行運算的數(shù)據(jù)、執(zhí)行所述運算的所得數(shù)據(jù)以及存儲用于執(zhí)行所述運算的數(shù)據(jù)的地址。
存儲器單元1010可以包括根據(jù)實施方式的上述存儲電路中的一個或多個。例如，存儲器單元1010實施方式可以包括：單元陣列，所述單元陣列包括布置成多個列和多個行的多個阻變存儲單元；讀取電壓施加電路，所述讀取電壓施加電路被配置成施加讀取電壓至所述多個阻變存儲單元的選中存儲單元；感測電路，所述感測電路被配置成檢測流經(jīng)所述選中存儲單元的電流量并且感測數(shù)據(jù)；以及過電流防止單元，所述過電流防止單元被配置成當過電流流經(jīng)所述選中存儲單元時，降低在所述選中存儲單元的兩個端部處的電壓電平的差值。經(jīng)由此，可以改善存儲器單元1010的讀取操作。由于根據(jù)本實施方式的存儲器單元1010可以在操作精度上改善，所以微處理器1000可以在性能上改善。
運算單元1020可以根據(jù)控制單元1030將命令解碼的結果來執(zhí)行四項算術運算或者邏輯運算。運算單元1020可以包括至少一個算術邏輯單元(alu)等。
控制單元1030可以接收來自存儲器單元1010、運算單元1020和微處理器1000的外部設備的信號，執(zhí)行命令的提取、解碼，控制微處理器的信號的輸入和輸出，以及執(zhí)行由程序所表示的處理。
根據(jù)本實施方式的微處理器1000可以額外地包括高速緩沖存儲器單元1040，其能夠暫時地存儲要輸入至除了從存儲器單元1010之外的外部設備的數(shù)據(jù)或者要輸出至外部設備的數(shù)據(jù)。在這種情況下，高速緩沖存儲器單元1040可以經(jīng)由總線接口1050而與存儲器單元1010、運算單元1020和控制單元1030交換數(shù)據(jù)。
圖7為基于本公開的另一個實施方式的處理器的配置圖。
參見圖7，處理器1100可以通過包括除了微處理器執(zhí)行的如下任務之外的各種功能來改善性能并實現(xiàn)多功能性，微處理器執(zhí)行用于控制和調整接收來自各種外部設備的數(shù)據(jù)、處理數(shù)據(jù)以及將處理結果輸出至外部設備的一系列處理的任務。處理器1100可以包括：核心單元1110，其用作微處理器；高速緩沖存儲器單元1120，其用于暫時地存儲數(shù)據(jù)；以及總線接口1130，其用于在內部裝置與外部設備之間傳送數(shù)據(jù)。處理器1100可以包括各種片上系統(tǒng)(soc)，例如多核處理器、圖形處理單元(gpu)和應用處理器(ap)。
本實施方式的核心單元1110為對從外部設備輸入的數(shù)據(jù)執(zhí)行算術邏輯運算的部分，并且可以包括存儲器單元1111、運算單元1112和控制單元1113。
存儲器單元1111為處理器1100中作為處理器寄存器、寄存器等來存儲數(shù)據(jù)的部分。存儲器單元1111可以包括數(shù)據(jù)寄存器、地址寄存器、浮點寄存器等。此外，存儲器單元1111可以包括各種寄存器。存儲器單元1111可以執(zhí)行暫時地存儲如下的功能：通過運算單元1112執(zhí)行運算的數(shù)據(jù)、執(zhí)行所述運算的所得數(shù)據(jù)以及存儲執(zhí)行所述運算的數(shù)據(jù)的地址。運算單元1112為處理器1100中執(zhí)行運算的部分。運算單元1112可以根據(jù)控制單元1113將命令解碼的結果來執(zhí)行四項算術運算、邏輯運算等。運算單元1112可以包括至少一個算術邏輯單元(alu)等?？刂茊卧?113可以接收來自存儲器單元1111、運算單元1112和處理器1100的外部設備的信號，執(zhí)行命令的提取、解碼，控制處理器的信號的輸入和輸出，以及執(zhí)行由程序所表示的處理。
高速緩沖存儲器單元1120為操作如下的部分：暫時地存儲數(shù)據(jù)，以補償以高速操作的核心單元1110與以低速操作的外部設備之間的數(shù)據(jù)處理速度差。高速緩沖存儲器單元1120可以包括：主儲存單元1121、二級儲存單元1122和三級儲存單元1123。通常，高速緩沖存儲器單元1120包括主儲存單元1121和二級儲存單元1122，并且在需要高存儲容量的情況下可以包括三級儲存單元1123。根據(jù)場合要求，高速緩沖存儲器單元1120可以包括增加的數(shù)目個儲存單元。也就是說，包括在高速緩沖存儲器單元1120中的儲存單元的數(shù)目可以根據(jù)設計來改變。主儲存單元1121、二級儲存單元1122和三級儲存單元1123儲存和區(qū)分數(shù)據(jù)的速度可以是相同的或者不同的。在各個儲存單元1121、1122和1123的速度不同的情況下，主儲存單元1121的速度可以是最大的。高速緩沖存儲器單元1120中的主儲存單元1121、二級儲存單元1122和三級儲存單元1123的至少一個儲存單元可以根據(jù)實施方式包括上述存儲電路的一種或多種。例如，高速緩沖存儲器單元1120的實施方式可以包括：單元陣列，所述單元陣列包括布置成多個列和多個行的多個阻變存儲單元；讀取電壓施加電路，所述讀取電壓施加電路被配置成施加讀取電壓至所述多個阻變存儲單元中的選中存儲單元；感測電路，所述感測電路被配置成檢測流經(jīng)所述選中存儲單元的電流量并且感測數(shù)據(jù)；以及過電流防止單元，所述過電流防止單元被配置成當過電流流經(jīng)所述選中存儲單元時，降低在所述選中存儲單元的兩個端部處的電壓電平的差值。經(jīng)由此，可以改善高速緩沖存儲器單元1120的讀取操作。由于根據(jù)本實施方式的高速緩沖存儲器單元1120可以在操作精度上改善，所以核心單元1110可以在性能上改善。
盡管圖7中示出全部的主儲存單元1121、二級儲存單元1122和三級儲存單元1123配置在高速緩沖存儲器單元1120的內部，但是應當注意的是，高速緩沖存儲器單元1120的全部的主儲存單元1121、二級儲存單元1122和三級儲存單元1123可以配置在核心單元1110的外部，并且可以補償核心單元1110與外部設備之間的數(shù)據(jù)處理速度差。同時，應當注意的是，高速緩沖存儲器單元1120中的主儲存單元1121可以設置在核心單元1110的內部，并且二級儲存單元1122和三級儲存單元1123可以配置在核心單元1110的外部，以加強補償數(shù)據(jù)處理速度差的功能。在另一個實施方式中，主儲存單元1121和二級儲存單元1122可以設置在核心單元1110的內部，而三級儲存單元1123可以設置在核心單元1110的外部?？偩€接口1130為將核心單元1110、高速緩沖存儲器單元1120和外部設備連接，并且使得數(shù)據(jù)有效地傳輸?shù)牟糠帧?/p>
根據(jù)本實施方式的處理器1100可以包括多個核心單元1110，并且多個核心單元1110可以共享高速緩沖存儲器單元1120。該多個核心單元1110和高速緩沖存儲器單元1120可以經(jīng)由總線接口1130直接連接或者連接。該多個核心單元1110可以采用與核心單元1110的上述配置相同的方式來配置。在處理器1100包括該多個核心單元1110的情況下，高速緩沖存儲器單元1120的主儲存單元1121可以配置在每個核心單元1110中且與該多個核心單元1110的數(shù)目一致，二級儲存單元1122和三級儲存單元1123可以以經(jīng)由總線接口1130共享的方式配置在該多個核心單元1110的外部。主儲存單元1121的處理速度可以比二級儲存單元1122和三級儲存單元1123的處理速度更快。在另一個實施方式中，主儲存單元1121和二級儲存單元1122可以配置在每個核心單元1110中，與該多個核心單元1110的數(shù)目一致，并且三級儲存單元1123可以采用經(jīng)由總線接口1130共享的方式配置在該多個核心單元1110的外部。根據(jù)本實施方式的處理器1100還可以包括：嵌入式存儲器單元1140，用于存儲數(shù)據(jù)；通信模塊單元1150，能夠采用有線或者無線的方式傳送數(shù)據(jù)至外部設備和從外部設備接收數(shù)據(jù)；存儲器控制單元1160，用于驅動外部存儲設備；以及媒體處理單元1170，用于處理在處理器1100中準備的數(shù)據(jù)或者從外部輸入設備輸入的數(shù)據(jù)，并且將處理的數(shù)據(jù)輸出至外部接口器件等等。此外，處理器1100可以包括多個各種模塊和器件。在這種情況下，添加的多個模塊可以經(jīng)由總線接口1130與核心單元1110和高速緩沖存儲器單元1120交換數(shù)據(jù)并且彼此交換數(shù)據(jù)。
嵌入式存儲器單元1140可以不僅包括易失性存儲器，還可以包括非易失性存儲器。易失性存儲器可以包括：dram(動態(tài)隨機存取存儲器)、移動dram、sram(靜態(tài)隨機存取存儲器)、以及具有與上述存儲器類似功能的存儲器等。非易失性存儲器可以包括：rom(只讀存儲器)、或非型快閃存儲器、與非型快閃存儲器、相變隨機存取存儲器(pram)、阻變隨機存取存儲器(rram)、自旋轉移力矩隨機存取存儲器(sttram)、磁性隨機存取存儲器(mram)以及具有類似功能的存儲器。
通信模塊單元1150可以包括能夠與有線網(wǎng)絡連接的模塊、能夠與無線網(wǎng)絡連接的模塊、以及二者。有線網(wǎng)絡模塊可以包括：局域網(wǎng)(lan)、通用串行總線(usb)、以太網(wǎng)、例如經(jīng)由傳輸線來發(fā)送和接收數(shù)據(jù)的各種設備的電力線通信(plc)等等。無線網(wǎng)絡模塊可以包括例如不需要傳輸線的情況下發(fā)送和接收數(shù)據(jù)的各種設備：紅外線數(shù)據(jù)協(xié)會(irda)、碼分多址(cdma)、時分多址(tdma)、頻分多址(fdma)、無線lan、zigbee、泛在傳感器網(wǎng)絡(usn)、藍牙、射頻識別(rfid)、長期演進(lte)、近場通信(nfc)、無線寬帶互聯(lián)網(wǎng)(wibro)、高速下行鏈路數(shù)據(jù)包接入(hsdpa)、寬帶cdma(wcdma)、超寬帶(uwb)等等。
存儲器控制單元1160用于管理和處理在根據(jù)不同的通信標準操作的處理器1100與外部存儲設備之間傳送的數(shù)據(jù)。存儲器控制單元1160可以包括各種存儲器控制器,例如,可以控制如下的設備:ide(集成電子裝置)、sata(串行增強技術附件)、scsi(小型計算機系統(tǒng)接口)、raid(獨立盤的冗余陣列)、ssd(固態(tài)盤)、esata(外部sata)、pcmcia(個人計算機存儲卡國際協(xié)會)、usb(通用串行總線)、安全數(shù)字(sd)卡、迷你安全數(shù)字(msd)卡、微型安全數(shù)字(微型sd)卡、安全數(shù)字高容量(sdhc)卡、記憶棒卡、智能媒體(sm)卡、多媒體卡(mmc)、嵌入式mmc(emmc)、緊湊型閃存(cf)卡。
媒體處理單元1170可以處理在存儲器1100中處理的數(shù)據(jù)，或者從外部輸入設備以圖像、聲音和其它形式輸入的數(shù)據(jù)，并且將數(shù)據(jù)輸出至外部接口器件。媒體處理單元1170可以包括：圖形處理單元(gpu)、數(shù)字信號處理器(dsp)、高清晰度音頻設備(hd音頻)、高清晰度多媒體接口(hdmi)控制器等等。
圖8為基于本公開的另一個實施方式的系統(tǒng)的配置圖。
參見圖8，作為用于處理數(shù)據(jù)的裝置的系統(tǒng)1200可以執(zhí)行輸入、處理、輸出、通信、存儲等，以對數(shù)據(jù)進行一系列操作。系統(tǒng)1200可以包括：處理器1210、主存儲器件1220、輔助存儲器件1230、接口器件1240等。本實施方式的系統(tǒng)1200可以為利用處理器操作的各種電子系統(tǒng)，例如，計算機、服務器、pda(個人數(shù)字助理)、便攜式計算機、上網(wǎng)本、無線電話、移動電話、智能電話、數(shù)字音樂播放器、pmp(便攜式多媒體播放器)、照相機、全球定位系統(tǒng)(gps)、錄像機、錄音機、遠程信息處理、視聽(av)系統(tǒng)、智能電視機等。
處理器1210將輸入的命令解碼，并且對存儲在系統(tǒng)1200中的數(shù)據(jù)進行操作、比較等，以及控制這些操作。處理器1210可以包括：微處理器單元(mpu)、中央處理單元(cpu)、單/多核處理器、圖像處理單元(gpu)、應用處理器(ap)、數(shù)字信號處理器(dsp)等等。
主存儲器件1220為如下的存儲器，其在執(zhí)行程序時能夠暫時地存儲、調用和執(zhí)行來自輔助存儲器件1230的程序代碼或者數(shù)據(jù)，并且即使當電源切斷時也能保持存儲的內容。主存儲器件1220可以包括根據(jù)實施方式的上述半導體器件中的一個或多個。例如，主存儲器件1220的實施方式可以包括：單元陣列，所述單元陣列包括布置成多個列和多個行的多個阻變存儲單元；讀取電壓施加電路，所述讀取電壓施加電路被配置成施加讀取電壓至所述多個阻變存儲單元中的選中存儲單元；感測電路，所述感測電路被配置成檢測流經(jīng)所述選中存儲單元的電流量并且感測數(shù)據(jù)；以及過電流防止單元，所述過電流防止單元被配置成當過電流流經(jīng)所述選中存儲單元時，降低在所述選中存儲單元的兩個端部處的電壓電平的差值。經(jīng)由此，可以改善主存儲器件1220的操作精度。由于根據(jù)本實施方式的主存儲器件1220可以在操作精度上改善，所以系統(tǒng)1200可以在便攜性和性能上改善。
此外，主存儲器件1220還可以包括易失性存儲器類型的靜態(tài)隨機存取存儲器(sram)、動態(tài)隨機存取存儲器(dram)等，其中當電源切斷時全部的內容被擦除。與此不同，主存儲器件1220可以不包括根據(jù)實施方式的半導體器件，而可以包括易失性存儲類型的靜態(tài)隨機存取存儲器(sram)、動態(tài)隨機存取存儲器(dram)等，其中當電源切斷時全部的內容被擦除。
輔助存儲器件1230為用于存儲程序代碼或者數(shù)據(jù)的存儲器件。當輔助存儲器件1230的速度比主存儲器件1220的更慢時，輔助存儲器件1230能夠存儲更大量的數(shù)據(jù)。輔助存儲器件1230可以包括根據(jù)實施方式的上述半導體器件中的一個或多個。例如，輔助存儲器件1230的實施方式可以包括：單元陣列，所述單元陣列包括布置成多個列和多個行的多個阻變存儲單元；讀取電壓施加電路，所述讀取電壓施加電路被配置成施加讀取電壓至所述多個阻變存儲單元中的選中存儲單元；感測電路，所述感測電路被配置成檢測流經(jīng)所述選中存儲單元的電流量并且感測數(shù)據(jù)；以及過電流防止單元，所述過電流防止單元被配置成當過電流流經(jīng)所述選中存儲單元時，降低在所述選中存儲單元的兩個端部處的電壓電平的差值。經(jīng)由此，可以改善輔助存儲器件1230的操作精度。由于根據(jù)本實施方式的輔助存儲器件1230可以在操作精度上改善，所以系統(tǒng)1200可以在便攜性和性能上改善。
此外，輔助存儲器件1230還可以包括數(shù)據(jù)儲存系統(tǒng)(參見圖9的附圖標記1300)，例如，利用磁性的磁帶、磁盤、利用光學的光盤、利用磁性和光學二者的磁光盤、固態(tài)盤(ssd)、usb存儲器(通用串行總線存儲器)、安全數(shù)字(sd)卡、迷你安全數(shù)字(msd)卡、微型安全數(shù)字(微型sd)卡、安全數(shù)字高容量(sdhc)卡、記憶棒卡、智能媒體(sm)卡、多媒體卡(mmc)、嵌入式mmc(emmc)、緊湊型閃存(cf)卡等等。與此不同，輔助存儲器件1230可以不包括根據(jù)實施方式的半導體器件，而可以包括數(shù)據(jù)儲存系統(tǒng)(參見圖9的附圖標記1300)，例如，利用磁性的磁帶、磁盤、利用光學的光盤、利用磁性和光學二者的磁光盤、固態(tài)盤(ssd)、usb存儲器(通用串行總線存儲器)、安全數(shù)字(sd)卡、迷你安全數(shù)字(msd)卡、微型安全數(shù)字(微型sd)卡、安全數(shù)字高容量(sdhc)卡、記憶棒卡、智能媒體(sm)卡、多媒體卡(mmc)、嵌入式mmc(emmc)、緊湊型閃存(cf)卡等等。
接口器件1240可以用于執(zhí)行本實施方式的系統(tǒng)1200與外部設備之間的命令和數(shù)據(jù)的交換。接口器件1240可以為：按鍵、鍵盤、鼠標、揚聲器、麥克風、顯示器、各種人機接口器件(hid)、通信設備等。通信設備可以包括能夠與有線網(wǎng)絡連接的模塊、能夠與無線網(wǎng)絡連接的模塊以及二者。
有線網(wǎng)絡模塊可以包括：局域網(wǎng)(lan)、通用串行總線(usb)、以太網(wǎng)、例如經(jīng)由傳輸線來發(fā)送和接收數(shù)據(jù)的各種設備的電力線通信(plc)等等。無線網(wǎng)絡模塊可以包括例如不需要傳輸線的情況下發(fā)送和接收數(shù)據(jù)的各種設備：紅外線數(shù)據(jù)協(xié)會(irda)、碼分多址(cdma)、時分多址(tdma)、頻分多址(fdma)、無線lan、zigbee、泛在傳感器網(wǎng)絡(usn)、藍牙、射頻識別(rfid)、長期演進(lte)、近場通信(nfc)、無線寬帶互聯(lián)網(wǎng)(wibro)、高速下行鏈路數(shù)據(jù)包接入(hsdpa)、寬帶cdma(wcdma)、超寬帶(uwb)等等。
圖9為基于本公開的另一個實施方式的數(shù)據(jù)儲存系統(tǒng)的配置圖。
參見圖9，數(shù)據(jù)儲存系統(tǒng)1300可以包括：儲存器件1310,具有非易失性特性，作為用于存儲數(shù)據(jù)的部件；控制器1320，控制儲存器件1310；接口1330，用于與外部設備連接；以及暫時儲存器件1340，用于暫時地儲存數(shù)據(jù)。數(shù)據(jù)儲存系統(tǒng)1300可以為盤型，例如，硬盤驅動器(hdd)、緊湊盤只讀存儲器(cdrom)、數(shù)字通用盤(dvd)、固態(tài)盤(ssd)等等，并且數(shù)據(jù)儲存系統(tǒng)1300可以為卡型，例如，usb存儲器(通用串行總線存儲器)、安全數(shù)字(sd)卡、迷你安全數(shù)字(msd)卡、微型安全數(shù)字(微型sd)卡、安全數(shù)字高容量(sdhc)卡、記憶棒卡、智能媒體(sm)卡、多媒體卡(mmc)、嵌入式mmc(emmc)、緊湊型閃存(cf)卡等等。
儲存器件1310可以包括半永久地儲存數(shù)據(jù)的非易失性存儲器。該非易失性存儲器可以包括：rom(只讀存儲器)、或非型快閃存儲器、與非型快閃存儲器、相變隨機存取存儲器(pram)、阻變隨機存取存儲器(rram)、磁性隨機存取存儲器(mram)等等。
控制器1320可以控制儲存器件1310與接口1330之間的數(shù)據(jù)的交換。為此，控制器1320可以包括用于執(zhí)行如下操作的存儲器1321：處理從數(shù)據(jù)儲存系統(tǒng)1300的外部經(jīng)由接口1330輸入的命令等等。
接口1330用于執(zhí)行在數(shù)據(jù)儲存系統(tǒng)1300與外部設備之間的命令和數(shù)據(jù)的交換。在數(shù)據(jù)儲存系統(tǒng)1300為卡類型的情況下，接口1330可以與用于如下設備的接口兼容，例如，usb存儲器(通用串行總線存儲器)、安全數(shù)字(sd)卡、迷你安全數(shù)字(msd)卡、微型安全數(shù)字(微型sd)卡、安全數(shù)字高容量(sdhc)卡、記憶棒卡、智能媒體(sm)卡、多媒體卡(mmc)、嵌入式mmc(emmc)、緊湊型閃存(cf)卡等等，或者與在類似于上述設備的設備中所使用的接口兼容。
在數(shù)據(jù)儲存系統(tǒng)1300為盤類型的情況下，接口1330可以與如下的接口兼容，例如，ide(集成電子裝置)、sata(串行增強技術附件)、scsi(小型計算機系統(tǒng)接口)、esata(外部sata)、pcmcia(個人計算機存儲卡國際協(xié)會)、usb(通用串行總線)等，或者可以與類似于上述接口的接口兼容。接口1330可以與彼此具有不同類型的一個或多個接口兼容。暫時儲存器件1340能夠根據(jù)與外部設備、控制器和系統(tǒng)的接口的多樣性和高性能而暫時地儲存數(shù)據(jù)，從而在接口1330與儲存器件1310之間有效地傳輸數(shù)據(jù)。用于暫時地儲存數(shù)據(jù)的暫時儲存器件1340可以包括根據(jù)實施方式的上述半導體器件中的一個或多個。暫時儲存器件1340的實施方式可以包括：單元陣列，所述單元陣列包括布置成多個列和多個行的多個阻變存儲單元；讀取電壓施加電路，所述讀取電壓施加電路被配置成施加讀取電壓至所述多個阻變存儲單元中的選中存儲單元；感測電路，所述感測電路被配置成檢測流經(jīng)所述選中存儲單元的電流量并且感測數(shù)據(jù)；以及過電流防止單元，所述過電流防止單元被配置成當過電流流經(jīng)所述選中存儲單元時，降低在所述選中存儲單元的兩個端部處的電壓電平的差值。由于根據(jù)本實施方式的儲存器件1310或者暫時儲存器件1340可以在操作精度上改善，所以數(shù)據(jù)儲存系統(tǒng)1300可以在性能上改善。
圖10為基于本公開的另一個實施方式的存儲系統(tǒng)的配置圖。
參見圖10，存儲系統(tǒng)1400可以包括：存儲器1410，具有非易失性特性，作為用于儲存數(shù)據(jù)的部件；存儲器控制器1420，控制存儲器1410；接口1430，用于與外部設備連接；等等。存儲系統(tǒng)1400可以是卡類型，例如：固態(tài)盤(ssd)、usb存儲器(通用串行總線存儲器)、安全數(shù)字(sd)卡、迷你安全數(shù)字(msd)卡、微型sd卡、安全數(shù)字高容量(sdhc)卡、記憶棒卡、智能媒體(sm)卡、多媒體卡(mmc)、嵌入式mmc(emmc)、或者緊湊型閃存(cf)卡等等。
用于儲存數(shù)據(jù)的存儲器1410可以包括根據(jù)實施方式的上述半導體器件中的一個或多個。例如，存儲器1410的實施方式可以包括：單元陣列，所述單元陣列包括布置成多個列和多個行的多個阻變存儲單元；讀取電壓施加電路，所述讀取電壓施加電路被配置成施加讀取電壓至所述多個阻變存儲單元中的選中存儲單元；感測電路，所述感測電路被配置成檢測流經(jīng)所述選中存儲單元的電流量并且感測數(shù)據(jù)；以及過電流防止單元，所述過電流防止單元被配置成當過電流流經(jīng)所述選中存儲單元時，降低在所述選中存儲單元的兩個端部處的電壓電平的差值。經(jīng)由此，可以改善存儲器1410的讀取操作。由于根據(jù)本實施方式的存儲器1410可以在操作精度上改善，所以存儲系統(tǒng)1400可以在性能上改善。
此外，根據(jù)本實施方式的存儲器1410還可以包括具有非易失性特性的rom(只讀存儲器)、或非型快閃存儲器、與非型快閃存儲器、相變隨機存取存儲器(pram)、阻變隨機存取存儲器(rram)、磁性隨機存取存儲器(mram)等等。
存儲器控制器1420可以控制存儲器1410與接口1430之間的數(shù)據(jù)的交換。為此，存儲器控制器1420可以包括用于執(zhí)行如下操作的處理器1421：處理從存儲系統(tǒng)1400的外部經(jīng)由接口1430輸入的命令。
接口1430用于執(zhí)行在存儲系統(tǒng)1400與外部設備之間的命令和數(shù)據(jù)的交換。接口1430可以與用于如下設備的接口兼容，例如，usb存儲器(通用串行總線存儲器)、安全數(shù)字(sd)卡、迷你安全數(shù)字(msd)卡、微型安全數(shù)字(微型sd)卡、安全數(shù)字高容量(sdhc)卡、記憶棒卡、智能媒體(sm)卡、多媒體卡(mmc)、嵌入式mmc(emmc)、緊湊型閃存(cf)卡等等，或者與在類似于上述設備的設備中所使用的接口兼容。接口1430可以與彼此具有不同類型的一個或多個接口兼容。
根據(jù)本實施方式的存儲系統(tǒng)1400還可以包括緩沖存儲器1440，用于根據(jù)與外部設備、存儲器控制器和存儲系統(tǒng)的接口的多樣性和高性能，而在接口1430與存儲器1410之間有效地傳輸數(shù)據(jù)。例如，用于暫時地存儲數(shù)據(jù)的緩沖存儲器1440可以包括根據(jù)實施方式的上述存儲電路中的一個或多個。緩沖存儲器1440的實施方式可以包括：單元陣列，所述單元陣列包括布置成多個列和多個行的多個阻變存儲單元；讀取電壓施加電路，所述讀取電壓施加電路被配置成施加讀取電壓至所述多個阻變存儲單元中的選中存儲單元；感測電路，所述感測電路被配置成檢測流經(jīng)所述選中存儲單元的電流量并且感測數(shù)據(jù)；以及過電流防止單元，所述過電流防止單元被配置成當過電流流經(jīng)所述選中存儲單元時，降低在所述選中存儲單元的兩個端部處的電壓電平的差值。經(jīng)由此，可以改善緩沖存儲器1440的讀取操作。由于根據(jù)本實施方式的緩沖存儲器1440可以在操作精度上改善，所以存儲系統(tǒng)1400可以在性能上改善。
此外，根據(jù)本實施方式的緩沖存儲器1440還可以包括具有易失性特性的sram(靜態(tài)隨機存取存儲器)、dram(動態(tài)隨機存取存儲器)等，以及具有非易失性特性的相變隨機存取存儲器(pram)、阻變隨機存取存儲器(rram)、自旋轉移力矩隨機存取存儲器(sttram)、磁性隨機存取存儲器(mram)等。不同于此，緩沖存儲器1440可以不包括根據(jù)實施方式的半導體器件，而可以包括具有易失性特性的sram(靜態(tài)隨機存取存儲器)、dram(動態(tài)隨機存取存儲器)等，以及具有非易失性特性的相變隨機存取存儲器(pram)、阻變隨機存取存儲器(rram)、自旋轉移力矩隨機存取存儲器(sttram)、磁性隨機存取存儲器(mram)等。
在基于本文件所公開的存儲器件的圖6至圖10中的電子裝置或者系統(tǒng)的以上示例中的特征可以在各種設備、系統(tǒng)或者應用中實施。一些示例包括移動電話或者其它的便攜式通信設備、平板電腦、筆記本或者膝上型計算機、游戲機、智能電視機、tv機頂盒、多媒體服務器、具有或者不具有無線通信功能的數(shù)碼照相機、腕式手表、或者其它的具有無線通信性能的可佩戴設備。
盡管本發(fā)明文件包含若干特性，但是這些特性不應當被解釋為對本發(fā)明的范圍或者所要求保護的內容的限制，而應當解釋為對于可能針對于特定發(fā)明的特定實施例的特征的描述。在分別的實施例的環(huán)境下本專利文件中所描述的某些特征也能夠在單個實施例中采用組合的方式來實施。相反地，在單個實施例的環(huán)境下所描述的各種特征也能夠在多個實施例中單獨地實施，或者采用任何適合的子組合的形式實施。此外，盡管特征可能在前面被描述為特定組合甚至起初這樣被要求保護，但是在一些情況下要求的組合中的一個或多個特征可以從組合中刪除，并且所要求的組合可以針對子組合或者子組合的變體。
類似地，盡管操作在附圖中被描述為采用特定的次序，但是這不應當理解為需要按照所示的特定次序或者采用順序的次序來執(zhí)行，或者執(zhí)行全部所示的操作來實現(xiàn)期望的結果。此外，在本公開中所述的實施例中的各種系統(tǒng)部件的分離不應當理解為在全部的實施例中需要這種分離。
僅描述了幾個實施方式和示例。基于本專利文件中所述和所圖示的內容能夠進行其它的實施方式、增強方式和變形方式。