相關(guān)申請(qǐng)的交叉引用
于2016年1月6日提交的日本專(zhuān)利申請(qǐng)no.2016-000976的公開(kāi)內(nèi)容，包括說(shuō)明書(shū)、附圖和摘要，通過(guò)引用全部合并于本文中。
本發(fā)明涉及一種半導(dǎo)體存儲(chǔ)器器件，且例如涉及一種適合于減少在用于寫(xiě)入數(shù)據(jù)的命令和用于讀取數(shù)據(jù)的命令之間切換所需的不必要總線周期的半導(dǎo)體存儲(chǔ)器器件。
背景技術(shù)：
一般來(lái)說(shuō)，在半導(dǎo)體存儲(chǔ)器器件中，通過(guò)有意延遲數(shù)據(jù)的寫(xiě)入時(shí)延，可以一致地對(duì)準(zhǔn)寫(xiě)入時(shí)延的長(zhǎng)度和讀取時(shí)延的長(zhǎng)度。通過(guò)這樣的一致對(duì)準(zhǔn)，可以在用于共同傳播要讀取的數(shù)據(jù)和要寫(xiě)入的數(shù)據(jù)的數(shù)據(jù)線或接口電路上，消除不傳播數(shù)據(jù)的時(shí)段(空周期的數(shù)目)。因此，能夠降低在用于寫(xiě)入數(shù)據(jù)的命令和用于讀取數(shù)據(jù)的命令之間切換所需的總線周期的數(shù)目(總線轉(zhuǎn)變時(shí)段)。因此，可以提高半導(dǎo)體存儲(chǔ)器器件的處理性能。
例如，日本未審專(zhuān)利申請(qǐng)公開(kāi)no.2007-66517公開(kāi)了一種關(guān)于用于有意延遲數(shù)據(jù)的寫(xiě)入時(shí)延的遲寫(xiě)入(經(jīng)延遲的寫(xiě)入)的技術(shù)。
技術(shù)實(shí)現(xiàn)要素：
近年來(lái)，隨著處理器的處理性能提高，也要求提高半導(dǎo)體存儲(chǔ)器器件的處理性能。通過(guò)形成其中將多個(gè)存儲(chǔ)器芯片疊置在基礎(chǔ)芯片上并且多個(gè)存儲(chǔ)器單元可同時(shí)訪問(wèn)的配置，進(jìn)行了具有改善的處理性能的半導(dǎo)體存儲(chǔ)器器件的研究。具有這種配置的半導(dǎo)體存儲(chǔ)器器件以下將被稱(chēng)作堆棧存儲(chǔ)器。
堆棧存儲(chǔ)器的基礎(chǔ)芯片具有多個(gè)外部接口電路和多個(gè)內(nèi)部接口電路。外部接口電路從主芯片接收數(shù)據(jù)或者向主芯片傳送數(shù)據(jù)，而內(nèi)部接口電路從存儲(chǔ)器芯片接收數(shù)據(jù)或者向存儲(chǔ)器芯片傳送數(shù)據(jù)。為了防止接口電路的增加，外部接口電路和內(nèi)部接口電路通常被共同用來(lái)傳送讀取數(shù)據(jù)和傳送寫(xiě)入數(shù)據(jù)。
即使通過(guò)簡(jiǎn)單地將日本未審專(zhuān)利申請(qǐng)公開(kāi)no.2007-66517公開(kāi)的遲寫(xiě)入配置應(yīng)用到堆棧存儲(chǔ)器的全部存儲(chǔ)器芯片，將在整個(gè)堆棧存儲(chǔ)器中的寫(xiě)入時(shí)延的長(zhǎng)度和讀取時(shí)延的長(zhǎng)度一致對(duì)準(zhǔn)，也必需調(diào)整命令之間的間隔以避免讀取數(shù)據(jù)和寫(xiě)入數(shù)據(jù)在內(nèi)部接口電路中的沖突。如果進(jìn)行這樣的調(diào)整，則在單個(gè)存儲(chǔ)器芯片中的寫(xiě)入時(shí)延的長(zhǎng)度和讀取時(shí)延的長(zhǎng)度沒(méi)有一致的對(duì)準(zhǔn)。這導(dǎo)致了總線轉(zhuǎn)換時(shí)段變長(zhǎng)的問(wèn)題。
通過(guò)本發(fā)明的說(shuō)明書(shū)和附圖的描述，任何其他的目的和新穎特征將變得明顯。
根據(jù)一個(gè)實(shí)施例，提供一種半導(dǎo)體存儲(chǔ)器器件，該半導(dǎo)體存儲(chǔ)器器件包括：基礎(chǔ)芯片；第一存儲(chǔ)器芯片；以及第一過(guò)孔，提供在所述基礎(chǔ)芯片和所述第一存儲(chǔ)器芯片之間且用來(lái)傳送讀取數(shù)據(jù)和寫(xiě)入數(shù)據(jù)。所述基礎(chǔ)芯片具有：外部接口電路，從外部接收寫(xiě)入數(shù)據(jù)或向外部傳送讀取數(shù)據(jù)；以及第一遲寫(xiě)入控制電路，其至少具有第一寄存器，所述第一寄存器存儲(chǔ)通過(guò)所述外部接口電路從外部提供的寫(xiě)入數(shù)據(jù)。所述第一存儲(chǔ)器芯片具有：存儲(chǔ)器單元陣列，具有布置成陣列的多個(gè)存儲(chǔ)器單元；以及第二遲寫(xiě)入控制電路，至少具有第二寄存器并且將從所述第二寄存器輸出的寫(xiě)入數(shù)據(jù)寫(xiě)入到用于寫(xiě)入的目標(biāo)存儲(chǔ)器單元，所述第二寄存器存儲(chǔ)通過(guò)所述第一過(guò)孔從所述第一寄存器提供的寫(xiě)入數(shù)據(jù)。
根據(jù)一個(gè)實(shí)施例，通過(guò)減少在用于寫(xiě)入數(shù)據(jù)的命令和用于讀取數(shù)據(jù)的命令之間切換所需的不必要的總線周期，可以提供一種具有改善的處理性能的半導(dǎo)體存儲(chǔ)器器件。
附圖說(shuō)明
圖1是示意性示出根據(jù)第一實(shí)施例的堆棧存儲(chǔ)器的疊置結(jié)構(gòu)的圖。
圖2a是示出圖1所示的堆棧存儲(chǔ)器的基礎(chǔ)芯片側(cè)的配置例子的框圖。
圖2b是示出圖1所示的堆棧存儲(chǔ)器的存儲(chǔ)器芯片側(cè)的一部分的配置例子的框圖。
圖3是示出圖1所示的堆棧存儲(chǔ)器的操作的時(shí)序圖。
圖4是示意性示出根據(jù)第二實(shí)施例的堆棧存儲(chǔ)器的疊置結(jié)構(gòu)的圖。
圖5a是示出圖4所示的堆棧存儲(chǔ)器的基礎(chǔ)芯片側(cè)的配置例子的框圖。
圖5b是示出圖4所示的堆棧存儲(chǔ)器的存儲(chǔ)器芯片側(cè)的一部分的配置例子的框圖。
圖6是示出圖4所示的堆棧存儲(chǔ)器的操作的時(shí)序圖。
圖7是示意性示出圖4所示的堆棧存儲(chǔ)器的改型的疊置結(jié)構(gòu)的圖。
圖8是示意性示出根據(jù)第三實(shí)施例的堆棧存儲(chǔ)器的疊置結(jié)構(gòu)的圖。
圖9a是示出圖8所示的堆棧存儲(chǔ)器的基礎(chǔ)芯片側(cè)的配置例子的框圖。
圖9b是示出圖8所示的堆棧存儲(chǔ)器的存儲(chǔ)器芯片側(cè)的一部分的配置例子的框圖。
圖10是示意性示出根據(jù)第四實(shí)施例的堆棧存儲(chǔ)器的疊置結(jié)構(gòu)的圖。
圖11a是示出圖10所示的堆棧存儲(chǔ)器的基礎(chǔ)芯片側(cè)的配置例子的框圖。
圖11b是示出圖10所示的堆棧存儲(chǔ)器的存儲(chǔ)器芯片側(cè)的一部分的配置例子的框圖。
圖12是示出圖10所示的堆棧存儲(chǔ)器的操作的時(shí)序圖。
圖13是示出根據(jù)在達(dá)到實(shí)施例之前的構(gòu)思的半導(dǎo)體存儲(chǔ)器器件的配置例子的框圖。
圖14是示出圖13所示的半導(dǎo)體存儲(chǔ)器器件的操作的時(shí)序圖。
圖15是示意性示出根據(jù)在達(dá)到實(shí)施例之前的構(gòu)思的堆棧存儲(chǔ)器的疊置結(jié)構(gòu)的圖。
圖16是示出圖15所示的堆棧存儲(chǔ)器的一部分的配置例子的框圖。
圖17是示出圖15所示的堆棧存儲(chǔ)器的操作的時(shí)序圖。
具體實(shí)施方式
現(xiàn)在將參考附圖來(lái)描述優(yōu)選實(shí)施例。附圖以簡(jiǎn)單形式制出，因此不應(yīng)被錯(cuò)誤理解為可以基于附圖來(lái)限定優(yōu)選實(shí)施例的技術(shù)范圍。相同的構(gòu)成元件通過(guò)相同的附圖標(biāo)記來(lái)表示，且不再重復(fù)描述。
在以下的實(shí)施例中，為了方便起見(jiàn)，必要時(shí)將分成多個(gè)部分或優(yōu)選實(shí)施例進(jìn)行描述，然而，除非另外指明，否則這些部分或?qū)嵤├⒎窍嗷オ?dú)立，而是一個(gè)部分或?qū)嵤├橇硪粋€(gè)部分或?qū)嵤├恼w或部分的改型、細(xì)節(jié)、補(bǔ)充解釋等。此外，在以下的優(yōu)選實(shí)施例中，當(dāng)提到部件的數(shù)目(包括數(shù)量、數(shù)值、量、范圍等)時(shí)，除非另外指明和/或除非原則上明確限于此，否則本發(fā)明不限于特定數(shù)目而是可以使用大于或小于特定數(shù)目的數(shù)目。
在以下優(yōu)選實(shí)施例中，組成部件(包括操作步驟)并非總是必須的，除非另外指明和/或原則上顯然是必須的。類(lèi)似地，在以下優(yōu)選實(shí)施例中，當(dāng)提到組成部件的形狀、位置關(guān)系等時(shí)，旨在包括與其基本類(lèi)似或相似的形狀、位置關(guān)系等，除非另外指明和/或原則上顯然不需要。這也同樣適用于上述的數(shù)目(包括數(shù)量、數(shù)值、量、范圍)。
<發(fā)明人的現(xiàn)有技術(shù)研究>
在具體描述根據(jù)第一實(shí)施例的半導(dǎo)體存儲(chǔ)器器件之前，現(xiàn)在將對(duì)本發(fā)明人預(yù)先研究的半導(dǎo)體存儲(chǔ)器器件7進(jìn)行描述。
(根據(jù)在達(dá)成實(shí)施例之前的構(gòu)思的半導(dǎo)體存儲(chǔ)器器件50)
圖13是示出根據(jù)在達(dá)成優(yōu)選實(shí)施例之前的構(gòu)思的半導(dǎo)體存儲(chǔ)器器件50的配置例子的框圖。圖14是示出圖13所示的半導(dǎo)體存儲(chǔ)器器件50的操作的時(shí)序圖。
在本實(shí)施例中，針對(duì)每個(gè)通道提供四個(gè)存儲(chǔ)體，針對(duì)遲寫(xiě)入提供兩級(jí)fifo，且突發(fā)長(zhǎng)度是兩個(gè)周期長(zhǎng)度。采用了雙數(shù)據(jù)速率(ddr)。
在本實(shí)施例中，trc表示連續(xù)訪問(wèn)同一存儲(chǔ)體所需要的間隔，trrd表示在讀取之后用于讀取不同存儲(chǔ)體所需要的間隔，twrd表示在寫(xiě)入之后用于讀取不同存儲(chǔ)體所需要的間隔，trwd表示在讀取之后用于寫(xiě)入不同存儲(chǔ)體所需要的間隔。在圖14所示的例子中，trc具有四個(gè)周期，trrd具有一個(gè)周期，twrd具有一個(gè)周期，trwd具有兩個(gè)周期。
在圖14中，n是自然數(shù)且表示用于同一存儲(chǔ)體的寫(xiě)入命令的順序，而wa0(n)表示針對(duì)存儲(chǔ)體0的第n次的寫(xiě)入地址。wa0(n+1)表示針對(duì)存儲(chǔ)體0的第n+1次的寫(xiě)入地址。wd0(n)表示針對(duì)存儲(chǔ)體0的第n次的寫(xiě)入地址所對(duì)應(yīng)的寫(xiě)入數(shù)據(jù)。wd0(n+1)表示針對(duì)存儲(chǔ)體0的第n+1次的寫(xiě)入地址的寫(xiě)入數(shù)據(jù)。ra1、ra2和ra3表示分別針對(duì)存儲(chǔ)體1、存儲(chǔ)體2和存儲(chǔ)體3的讀取地址。rd1、rd2和rd3分別表示針對(duì)ra1、ra2和ra3的讀取數(shù)據(jù)。
如圖13所示，半導(dǎo)體存儲(chǔ)器器件50包括在芯片7上的接口電路71和72、存儲(chǔ)體75_0至75_3(存儲(chǔ)體0至3)、總線73和74、命令譯碼器(cmddec)36。存儲(chǔ)體75_0至75_3中的每個(gè)存儲(chǔ)體此后也將被簡(jiǎn)稱(chēng)為存儲(chǔ)體75。
接口電路72是用于從設(shè)置在芯片7外部的電路(例如主機(jī)芯片)接收數(shù)據(jù)dq/向設(shè)置在芯片7外部的電路(例如主機(jī)芯片)發(fā)送數(shù)據(jù)dq的電路。
具體來(lái)說(shuō)，接口電路72具有輸入緩沖器722、鎖存電路724、鎖存電路723和輸出緩沖器721。輸入緩沖器722驅(qū)動(dòng)從芯片7外部提供的寫(xiě)入數(shù)據(jù)dq。鎖存電路724將輸入緩沖器722驅(qū)動(dòng)的寫(xiě)入數(shù)據(jù)dq鎖存。鎖存電路723鎖存從存儲(chǔ)器單元陣列751讀取的讀取數(shù)據(jù)dq。輸出緩沖器721驅(qū)動(dòng)由鎖存電路723鎖存的讀取數(shù)據(jù)dq，并且將其輸出到芯片7的外部。
接口電路71接收例如在寫(xiě)入或讀取數(shù)據(jù)時(shí)、從芯片7的外部提供的時(shí)鐘信號(hào)clk、存儲(chǔ)體地址信號(hào)ba、地址信號(hào)add和命令信號(hào)cmd。
具體來(lái)說(shuō)，接口電路71具有輸入緩沖器711、輸入緩沖器712、鎖存電路715、輸入緩沖器713、鎖存電路716、輸入緩沖器714和鎖存電路717。緩沖器711驅(qū)動(dòng)從芯片7的外部提供的時(shí)鐘信號(hào)clk。緩沖器712驅(qū)動(dòng)從芯片7的外部提供的存儲(chǔ)體地址信號(hào)ba。電路715鎖存由輸入緩沖器712驅(qū)動(dòng)的存儲(chǔ)體地址信號(hào)。緩沖器713驅(qū)動(dòng)從芯片7的外部提供的地址信號(hào)add。電路716鎖存由輸入緩沖器713驅(qū)動(dòng)的地址信號(hào)add。緩沖器714驅(qū)動(dòng)從芯片7的外部提供的命令信號(hào)cmd。電路711鎖存由輸入緩沖器714驅(qū)動(dòng)的命令信號(hào)cmd。
地址總線73提供在接口電路71和存儲(chǔ)體75_0至75_3之間。命令譯碼器76對(duì)通過(guò)接口電路71接收到的命令信號(hào)cmd進(jìn)行譯碼。
數(shù)據(jù)總線74提供在接口電路72和存儲(chǔ)體75_0至75_3之間。數(shù)據(jù)總線74由用于傳播讀取數(shù)據(jù)的數(shù)據(jù)總線741和用于傳播寫(xiě)入數(shù)據(jù)的數(shù)據(jù)總線742形成。
存儲(chǔ)體75_0至75_3中的每個(gè)存儲(chǔ)體包括：具有布置成矩陣的多個(gè)存儲(chǔ)器單元的存儲(chǔ)器單元陣列751；用于對(duì)地址信號(hào)進(jìn)行譯碼的地址譯碼器752；對(duì)從存儲(chǔ)器單元讀取的數(shù)據(jù)進(jìn)行放大和輸出的放大器753；以及有意延遲寫(xiě)入數(shù)據(jù)的遲寫(xiě)入控制電路lw75。
具體來(lái)說(shuō)，遲寫(xiě)入控制電路lw75具有寄存器rga1和rga2、選擇器sl21、寄存器rg21、比較器cp21、寄存器rg22、寄存器rgd1和rgd2以及選擇器sl22。
寄存器rga1存儲(chǔ)在寫(xiě)入數(shù)據(jù)時(shí)從外部提供的地址信號(hào)add。寄存器rga2存儲(chǔ)從寄存器rga1輸出的地址信號(hào)add。也就是說(shuō)，在寫(xiě)入數(shù)據(jù)時(shí)，地址信號(hào)add被寄存器rga1和rga2有意延遲。
選擇器sl21在寫(xiě)入數(shù)據(jù)時(shí)對(duì)從寄存器rg2輸出的地址信號(hào)add進(jìn)行選擇和輸出，并且在讀取數(shù)據(jù)時(shí)直接選擇和輸出通過(guò)地址總線73提供的地址信號(hào)add。寄存器rg21存儲(chǔ)從選擇器sl21輸出的地址信號(hào)add。寄存器rg22存儲(chǔ)由命令譯碼器76譯碼的命令信號(hào)cmd。
寄存器rgd1存儲(chǔ)在寫(xiě)入數(shù)據(jù)時(shí)從外部提供的數(shù)據(jù)dq。寄存器rgd2存儲(chǔ)從寄存器rgd1輸出的數(shù)據(jù)dq。也就是說(shuō)，在寫(xiě)入數(shù)據(jù)時(shí)從外部提供的數(shù)據(jù)dq被寄存器rgd1和rgd2所延遲。
在存儲(chǔ)器單元陣列751中，在寫(xiě)入數(shù)據(jù)時(shí)，數(shù)據(jù)被寫(xiě)入到與地址信號(hào)add指定的地址相對(duì)應(yīng)的存儲(chǔ)器單元中，并且在讀取數(shù)據(jù)時(shí)，數(shù)據(jù)被從與地址信號(hào)add指定的地址對(duì)應(yīng)的存儲(chǔ)器單元讀取。
在這種情況下，數(shù)據(jù)寫(xiě)入通過(guò)寄存器rga1和rga2以及寄存器rgd1和rgd2被有意延遲(也就是說(shuō)，通過(guò)有意延遲數(shù)據(jù)的寫(xiě)入時(shí)延)，由此將數(shù)據(jù)的寫(xiě)入時(shí)延和讀取時(shí)延一致對(duì)準(zhǔn)(如從圖14所見(jiàn)，寫(xiě)入時(shí)延twl的長(zhǎng)度和讀取時(shí)延trl的長(zhǎng)度被一致對(duì)準(zhǔn))。結(jié)果，可以減少在讀取數(shù)據(jù)和寫(xiě)入數(shù)據(jù)共同使用的數(shù)據(jù)線或接口電路上不傳播數(shù)據(jù)的時(shí)段(空閑周期的數(shù)目)。由此，可以降低在用于寫(xiě)入數(shù)據(jù)的命令和用于讀取數(shù)據(jù)的命令之間切換所需要的總線周期的數(shù)目(總線轉(zhuǎn)變時(shí)段)。結(jié)果，可以提高半導(dǎo)體存儲(chǔ)器器件50的處理性能。
比較器cp21比較通過(guò)地址總線73提供的用于讀取的地址信號(hào)add和存儲(chǔ)在寄存器rga1和rga2中的用于寫(xiě)入的地址信號(hào)add，并且輸出比較結(jié)果。
例如，當(dāng)在通過(guò)地址總線73提供的用于讀取的地址信號(hào)add和存儲(chǔ)在寄存器rga1中用于寫(xiě)入的地址信號(hào)add之間一致時(shí)，比較器cp21輸出值“1”作為比較結(jié)果。當(dāng)在通過(guò)總線73提供的用于讀取的地址信號(hào)add和存儲(chǔ)在寄存器rga2中用于寫(xiě)入的地址信號(hào)add之間一致時(shí)，比較器cp21輸出值“2”作為比較結(jié)果。當(dāng)在通過(guò)地址總線73提供的用于讀取的地址信號(hào)add和存儲(chǔ)在寄存器rga1和rga2中用于寫(xiě)入的地址信號(hào)add之間不一致時(shí)，比較器cp21輸出值“0”作為比較結(jié)果。
選擇器sl22基于比較器cp21的比較結(jié)果來(lái)選擇并輸出在從存儲(chǔ)器單元陣列751讀取的數(shù)據(jù)dq和在寄存器rgd1和rgd2中存儲(chǔ)的數(shù)據(jù)dq中的任一個(gè)。
例如，當(dāng)比較器cp21輸出值“0”作為比較結(jié)果時(shí)，選擇器sl22選擇并輸出從存儲(chǔ)器單元陣列751讀取的數(shù)據(jù)dq。當(dāng)比較器cp21輸出值“1”作為比較結(jié)果時(shí)，選擇器sl22選擇并輸出在寫(xiě)入到存儲(chǔ)器單元陣列751之前存儲(chǔ)在寄存器rgd1中的數(shù)據(jù)dq。當(dāng)比較器cp21輸出值2作為比較結(jié)果時(shí)，選擇器sl22選擇并輸出在寫(xiě)入到存儲(chǔ)器單元751之前存儲(chǔ)在寄存器rgd2中的數(shù)據(jù)dq。
在寫(xiě)入命令被輸入之后，在寫(xiě)入數(shù)據(jù)被寫(xiě)入到存儲(chǔ)器單元陣列751之前，讀取命令可以被輸入給具有相同地址的存儲(chǔ)器單元。在這種情況下，在被寫(xiě)入到存儲(chǔ)器單元陣列751之前，存儲(chǔ)在寄存器rgd1或rgd2中的數(shù)據(jù)dq被輸出作為讀取數(shù)據(jù)。
具體來(lái)說(shuō)，當(dāng)在通過(guò)地址總線73提供的用于讀取的地址信號(hào)add和存儲(chǔ)在寄存器rga1中的地址信號(hào)add之間一致時(shí)，與寄存器rga1對(duì)應(yīng)的存儲(chǔ)在寄存器rgd1中的數(shù)據(jù)dq被輸出作為讀取數(shù)據(jù)。當(dāng)在通過(guò)地址總線73提供的用于讀取的地址信號(hào)add和存儲(chǔ)在寄存器rga2中的地址信號(hào)add之間一致時(shí)，在與寄存器rga2對(duì)應(yīng)的存儲(chǔ)在寄存器rgd2中的數(shù)據(jù)dq被輸出作為讀取數(shù)據(jù)。
近年來(lái)，隨著處理器的處理性能提高，需要半導(dǎo)體存儲(chǔ)器器件的處理性能也提高。在這種環(huán)境下，通過(guò)形成以下配置提高了半導(dǎo)體存儲(chǔ)器器件的處理性能：其中多個(gè)存儲(chǔ)器芯片疊置在從主機(jī)芯片接收數(shù)據(jù)/向主機(jī)芯片發(fā)送數(shù)據(jù)的基礎(chǔ)芯片上，并且多個(gè)存儲(chǔ)器單元可以同時(shí)訪問(wèn)。具有這種配置的半導(dǎo)體存儲(chǔ)器器件此后將被稱(chēng)作堆棧存儲(chǔ)器。(根據(jù)在達(dá)成本實(shí)施例之前的構(gòu)思的堆棧存儲(chǔ)器60)
圖15是示意性示出根據(jù)在達(dá)成實(shí)施例之前的構(gòu)思的堆棧存儲(chǔ)器(半導(dǎo)體存儲(chǔ)器器件)60的疊置結(jié)構(gòu)的圖。圖16是示出堆棧存儲(chǔ)器60的僅一個(gè)通道的配置例子的框圖。圖17是示出堆棧存儲(chǔ)器60的操作的時(shí)序圖。
如圖15所示，堆棧存儲(chǔ)器60包括從主機(jī)芯片(沒(méi)有示出)接收數(shù)據(jù)/向主機(jī)芯片發(fā)送數(shù)據(jù)的基礎(chǔ)芯片6以及疊置在基礎(chǔ)芯片6上方的多個(gè)存儲(chǔ)器芯片7。在這個(gè)例子中，兩個(gè)存儲(chǔ)器芯片7被疊置在基礎(chǔ)芯片6上方。
在這個(gè)例子中，twl表示整個(gè)堆棧存儲(chǔ)器60的寫(xiě)入時(shí)延，trl表示整個(gè)堆棧存儲(chǔ)器60的讀取時(shí)延，trlmem表示單個(gè)存儲(chǔ)器芯片7的讀取時(shí)延，twlmem表示單個(gè)存儲(chǔ)器芯片7的寫(xiě)入時(shí)延。
在存儲(chǔ)器芯片7中的每個(gè)存儲(chǔ)器芯片上方，以矩陣布置同一通道的四個(gè)存儲(chǔ)體75_0至75_3(存儲(chǔ)器0至3)。存儲(chǔ)體75_0至75_3共同使用的地址總線73和數(shù)據(jù)總線74被布線在存儲(chǔ)體75_0和75_2以及存儲(chǔ)體75_1和75_3之間。接口電路71和72被布置在存儲(chǔ)器芯片7的中心附近且處在地址總線73和數(shù)據(jù)總線74之間。
在基礎(chǔ)芯片6上方，布置了外部接口電路63和64以及內(nèi)部接口電路61和62，且其與每個(gè)存儲(chǔ)器芯片7對(duì)應(yīng)。
穿透硅過(guò)孔(此后簡(jiǎn)稱(chēng)為過(guò)孔)81和82垂直提供在布置在每個(gè)存儲(chǔ)器芯片7上方的接口電路71和72與布置在基礎(chǔ)芯片6上方的內(nèi)部接口電路61和62之間。
外部接口電路63和64沿著基礎(chǔ)芯片6的外圍來(lái)布置，因?yàn)楸匦柰ㄟ^(guò)形成到例如主機(jī)芯片的外部器件的物理上較短的距離來(lái)抑制功耗。內(nèi)部接口電路61和62必需在垂直方向上與布置在存儲(chǔ)器芯片7中心附近的接口電路71和72相對(duì)布置，因此被布置在基礎(chǔ)芯片6的中心附近。因此，在接口電路61和63之間的信號(hào)線和在接口電路62和64之間的信號(hào)線都被形成得較長(zhǎng)。
隨后，現(xiàn)在將利用圖16對(duì)每個(gè)模塊的具體配置例子進(jìn)行描述。
如圖16所示，提供在基礎(chǔ)芯片6外圍附近的外部接口電路64具有輸入緩沖器642、鎖存電路644、鎖存電路643和輸出緩沖器641。緩沖器642驅(qū)動(dòng)從堆棧存儲(chǔ)器60外部提供的寫(xiě)入數(shù)據(jù)dq。電路644鎖存由輸入緩沖器642驅(qū)動(dòng)的寫(xiě)入數(shù)據(jù)dq。電路643鎖存讀取數(shù)據(jù)dq。緩沖器641驅(qū)動(dòng)由鎖存電路643鎖存的讀取數(shù)據(jù)dq，并從堆棧存儲(chǔ)器60向外部輸出。
提供在基礎(chǔ)芯片6外圍附近的外部接口電路63具有輸入緩沖器631、輸入緩沖器632、鎖存電路635、輸入緩沖器633、鎖存電路636、輸入緩沖器634和鎖存電路637。緩沖器631驅(qū)動(dòng)從堆棧存儲(chǔ)器60外部提供的時(shí)鐘信號(hào)clk。緩沖器632驅(qū)動(dòng)存儲(chǔ)體地址信號(hào)ba。電路635鎖存由輸入緩沖器632驅(qū)動(dòng)的存儲(chǔ)體地址信號(hào)ba。緩沖器633驅(qū)動(dòng)地址信號(hào)add。電路636鎖存由輸入緩沖器633驅(qū)動(dòng)的地址信號(hào)add。緩沖器驅(qū)動(dòng)命令信號(hào)cmd。電路637鎖存由輸入緩沖器634驅(qū)動(dòng)的命令信號(hào)cmd。
提供在基礎(chǔ)芯片6中心附近的內(nèi)部接口電路62具有鎖存電路622、輸出緩沖器624、輸入緩沖器623和鎖存電路621。電路622鎖存由鎖存電路644鎖存的寫(xiě)入數(shù)據(jù)dq。緩沖器624驅(qū)動(dòng)由鎖存電路622鎖存的寫(xiě)入數(shù)據(jù)dq，且通過(guò)過(guò)孔82將其輸出到存儲(chǔ)器芯片7。緩沖器623驅(qū)動(dòng)通過(guò)過(guò)孔82從存儲(chǔ)器芯片7提供的讀取數(shù)據(jù)dq。電路621鎖存由輸入緩沖器623驅(qū)動(dòng)的讀取數(shù)據(jù)dq。
提供在基礎(chǔ)芯片6中心附近的內(nèi)部接口電路61具有輸出緩沖器614、鎖存電路611、輸出緩沖器615、鎖存電路612、輸出緩沖器616、鎖存電路613和輸出緩沖器617。緩沖器614驅(qū)動(dòng)來(lái)自輸入緩沖器631的時(shí)鐘信號(hào)clk。電路611鎖存由鎖存電路635鎖存的存儲(chǔ)體地址信號(hào)ba。輸出緩沖器615驅(qū)動(dòng)由鎖存電路611鎖存的存儲(chǔ)體地址信號(hào)ba。電路612鎖存由鎖存電路636鎖存的地址信號(hào)add。緩沖器616驅(qū)動(dòng)由鎖存電路612鎖存的地址信號(hào)add。電路613鎖存由鎖存電路637鎖存的命令信號(hào)cmd。緩沖器617驅(qū)動(dòng)由鎖存電路613鎖存的命令信號(hào)cmd。
輸出緩沖器614驅(qū)動(dòng)的時(shí)鐘信號(hào)clk通過(guò)包括在過(guò)孔81中的過(guò)孔811被提供到存儲(chǔ)器芯片7的輸入緩沖器711。由輸出緩沖器615驅(qū)動(dòng)的存儲(chǔ)體地址信號(hào)ba通過(guò)包括在過(guò)孔81中的過(guò)孔812被提供到存儲(chǔ)器芯片7的輸入緩沖器712。由輸出緩沖器616驅(qū)動(dòng)的地址信號(hào)add通過(guò)包括在過(guò)孔81中的過(guò)孔813被提供到存儲(chǔ)器芯片7的輸入緩沖器713。由輸出緩沖器617驅(qū)動(dòng)的命令信號(hào)cmd通過(guò)包括在過(guò)孔81中的過(guò)孔814被提供到存儲(chǔ)器芯片7的輸入緩沖器714。
存儲(chǔ)器芯片7的配置與圖13所示的芯片7的配置相同，因此不再進(jìn)行重復(fù)描述。
如上所述，在堆棧存儲(chǔ)器60的基礎(chǔ)芯片6的上方提供的是從主機(jī)芯片接收數(shù)據(jù)/向主機(jī)芯片發(fā)送數(shù)據(jù)的多個(gè)外部接口電路64以及從存儲(chǔ)器芯片接收數(shù)據(jù)/向存儲(chǔ)器芯片發(fā)送數(shù)據(jù)的多個(gè)內(nèi)部接口電路62。為了防止接口電路的數(shù)目的增加，將外部接口電路64和內(nèi)部接口電路62共同用于傳送讀取數(shù)據(jù)和傳送寫(xiě)入數(shù)據(jù)。
通過(guò)簡(jiǎn)單地將存儲(chǔ)器芯片7的配置應(yīng)用于堆棧存儲(chǔ)器60，即使在整個(gè)堆棧存儲(chǔ)器60中(也就是說(shuō)，在外部接口電路64中)讀取時(shí)延的長(zhǎng)度和寫(xiě)入時(shí)延的長(zhǎng)度一致對(duì)準(zhǔn)，也必需在內(nèi)部接口電路62中調(diào)整命令之間的間隔以便避免讀取數(shù)據(jù)和寫(xiě)入數(shù)據(jù)的沖突。如果進(jìn)行這樣的調(diào)整，則單個(gè)存儲(chǔ)器芯片7中的寫(xiě)入時(shí)延的長(zhǎng)度和讀取時(shí)延的長(zhǎng)度不被一致對(duì)準(zhǔn)。這導(dǎo)致總線轉(zhuǎn)變時(shí)段變長(zhǎng)的問(wèn)題。
更具體來(lái)說(shuō)，布線在基礎(chǔ)芯片6上方的在接口電路62和64之間的長(zhǎng)距離信號(hào)線通過(guò)接口電路62和64中的鎖存電路被管線化，而布線在基礎(chǔ)芯片6上方的在接口電路61和63之間的長(zhǎng)距離信號(hào)線通過(guò)接口電路61和63中的鎖存電路被管線化。因此，整個(gè)堆棧存儲(chǔ)器60的讀取時(shí)延trl的值大于單個(gè)存儲(chǔ)器芯片器7的讀取時(shí)延trlmem的值。提供在基礎(chǔ)芯片6上方的用于數(shù)據(jù)傳輸?shù)膬?nèi)部接口電路62和提供在存儲(chǔ)器芯片7上方的接口電路72是共同用于寫(xiě)入數(shù)據(jù)和讀取數(shù)據(jù)的公共接口電路，類(lèi)似于在基礎(chǔ)芯片6上方提供的外部接口電路64。
為了提高堆棧存儲(chǔ)器60的處理性能，多個(gè)存儲(chǔ)器單元可同時(shí)訪問(wèn)。提供在基礎(chǔ)芯片6上方的是用于數(shù)據(jù)傳輸?shù)亩鄠€(gè)外部接口電路64和多個(gè)內(nèi)部接口電路62。因此，有可能會(huì)增加電路的尺寸并增加功耗。因此可以通過(guò)利用至少共同用于傳輸讀取數(shù)據(jù)和寫(xiě)入數(shù)據(jù)的接口電路62、64和72，來(lái)防止接口電路的數(shù)目的增加。
然而，當(dāng)接口電路共同用于傳輸讀取數(shù)據(jù)和寫(xiě)入數(shù)據(jù)時(shí)，不僅在存儲(chǔ)器芯片7上產(chǎn)生的總線轉(zhuǎn)變時(shí)段而且在基礎(chǔ)芯片6上產(chǎn)生的總線轉(zhuǎn)變時(shí)段都會(huì)影響堆棧存儲(chǔ)器60的總線轉(zhuǎn)變時(shí)段。現(xiàn)在將參考圖17的時(shí)序圖進(jìn)行詳細(xì)描述。
如圖17的時(shí)序圖所見(jiàn)，由于基礎(chǔ)芯片6上方的鎖存電路管道化的實(shí)行部分，整個(gè)堆棧存儲(chǔ)器60的讀取時(shí)延trl比單個(gè)存儲(chǔ)器芯片7的讀取時(shí)延trlmem長(zhǎng)。通過(guò)提供在每個(gè)存儲(chǔ)器芯片7中的遲寫(xiě)入控制電路lw75，整個(gè)堆棧存儲(chǔ)器60的寫(xiě)入時(shí)延twl被調(diào)整成具有和讀取時(shí)延trl相同的長(zhǎng)度。在這個(gè)例子中，寫(xiě)入時(shí)延twl被調(diào)整成具有和讀取時(shí)延trl相同的長(zhǎng)度，也就是，九個(gè)周期。
例如，如果(時(shí)間t0)輸入與存儲(chǔ)體0對(duì)應(yīng)的作為第n個(gè)地址信號(hào)的寫(xiě)入地址wa0(n)，則與存儲(chǔ)體0對(duì)應(yīng)的作為第n個(gè)數(shù)據(jù)dq的寫(xiě)入數(shù)據(jù)wd0(n)在九個(gè)周期之后(時(shí)間t9)被輸入。數(shù)據(jù)wd0(n)在接下來(lái)的第十個(gè)周期的時(shí)段期間(時(shí)間t10至t11)通過(guò)過(guò)孔82傳播。
因此，讀取數(shù)據(jù)rd1需要在寫(xiě)入數(shù)據(jù)wd0(n)通過(guò)過(guò)孔82傳播的時(shí)段之后(時(shí)間t11或之后)、通過(guò)過(guò)孔82來(lái)傳播。讀取數(shù)據(jù)rd1在與存儲(chǔ)體1對(duì)應(yīng)的作為第n個(gè)地址信號(hào)的讀取地址ral輸入時(shí)被讀出。在這個(gè)例子中，讀取數(shù)據(jù)rd1在第十一個(gè)周期的時(shí)段中(時(shí)間t11至t12)通過(guò)過(guò)孔82來(lái)傳播。
因?yàn)樽x取時(shí)延trl包括九個(gè)周期來(lái)輸入讀取地址ral，所以需要等待直到第四個(gè)周期(時(shí)間t4)，以便讀取數(shù)據(jù)rd1在第十一個(gè)周期的時(shí)段中通過(guò)過(guò)孔82來(lái)傳播。
因此，整個(gè)堆棧存儲(chǔ)器60的twrd包括至少四個(gè)周期，并且長(zhǎng)于單個(gè)存儲(chǔ)器芯片7的twrdmem的最小一個(gè)周期。結(jié)果，整個(gè)堆棧存儲(chǔ)器60的總線轉(zhuǎn)變時(shí)段變長(zhǎng)。這帶來(lái)了將堆棧存儲(chǔ)器60的處理性能惡化的問(wèn)題。
假設(shè)將寫(xiě)入時(shí)延twl的長(zhǎng)度減少到六個(gè)周期，以實(shí)現(xiàn)在第一個(gè)周期(時(shí)間t1)中輸入讀取地址ra1。在這種情況下，需要延遲寫(xiě)入地址wa0(n+1)的輸入，以防止在輸入讀取地址ra3時(shí)讀取的讀取數(shù)據(jù)rd3通過(guò)過(guò)孔82傳播的時(shí)段和此后在輸入寫(xiě)入地址wa0(n+1)時(shí)寫(xiě)入的寫(xiě)入數(shù)據(jù)wd0(n+1)通過(guò)過(guò)孔82傳播的時(shí)段重合。因此，整個(gè)堆棧存儲(chǔ)器60的twrd包括至少四個(gè)周期，并且長(zhǎng)于單個(gè)存儲(chǔ)器芯片7的trwdmem的最小一個(gè)周期。結(jié)果，整個(gè)堆棧存儲(chǔ)器60的總線轉(zhuǎn)變時(shí)段變長(zhǎng)。這帶來(lái)了將堆棧存儲(chǔ)器60的處理性能惡化的問(wèn)題。
發(fā)現(xiàn)根據(jù)本實(shí)施例的堆棧存儲(chǔ)器1，以通過(guò)設(shè)置比較短的總線轉(zhuǎn)變時(shí)段來(lái)提高處理性能，類(lèi)似于單個(gè)存儲(chǔ)器芯片的情況。
(根據(jù)本實(shí)施例的堆棧存儲(chǔ)器1)
圖1是示意性示出根據(jù)第一實(shí)施例的堆棧存儲(chǔ)器1(半導(dǎo)體存儲(chǔ)器器件)的疊置結(jié)構(gòu)的圖。圖2a是示出堆棧存儲(chǔ)器1的基礎(chǔ)芯片側(cè)的配置例子的框圖。圖2b是示出堆棧存儲(chǔ)器1的存儲(chǔ)器芯片側(cè)的僅一個(gè)通道的框圖。圖3是示出堆棧存儲(chǔ)器1的操作的時(shí)序圖。
在本實(shí)施例中，將針對(duì)以下情況進(jìn)行描述：其中針對(duì)每個(gè)通道提供四個(gè)存儲(chǔ)體，用于遲寫(xiě)入的fifo的級(jí)數(shù)是二(也就是說(shuō)，一級(jí)用于存儲(chǔ)器芯片，另一級(jí)用于基礎(chǔ)芯片)，并且突發(fā)長(zhǎng)度是兩個(gè)周期長(zhǎng)度。在本實(shí)施例中，將對(duì)采用了雙數(shù)據(jù)速率(ddr)系統(tǒng)的情況進(jìn)行描述。用于遲寫(xiě)入的fifo的級(jí)數(shù)可以根據(jù)堆棧存儲(chǔ)器1和安裝在其上的單個(gè)存儲(chǔ)器芯片的時(shí)延來(lái)適當(dāng)改變。
在本實(shí)施例中，trc表示連續(xù)訪問(wèn)同一存儲(chǔ)體所需要的間隔，trrd表示在讀取之后針對(duì)不同存儲(chǔ)體執(zhí)行讀取所需要的間隔，twrd表示在寫(xiě)入之后針對(duì)不同存儲(chǔ)體執(zhí)行讀取所需要的間隔，trwd表示在讀取之后針對(duì)不同存儲(chǔ)體執(zhí)行寫(xiě)入所需要的間隔。在圖3的例子中，trc包括四個(gè)周期，trrd包括一個(gè)周期，twrd包括一個(gè)周期，trwd包括兩個(gè)周期。
在本實(shí)施例中，twl表示整個(gè)存儲(chǔ)器1的寫(xiě)入時(shí)延,trl表示整個(gè)堆棧存儲(chǔ)器1的讀取時(shí)延，trlmem表示單個(gè)存儲(chǔ)器芯片3的讀取時(shí)延,twlmem表示單個(gè)存儲(chǔ)器芯片3的寫(xiě)入時(shí)延。
在圖3中，n是自然數(shù)且表示用于同一存儲(chǔ)體的寫(xiě)入命令的數(shù)目，而wa0(n)表示針對(duì)存儲(chǔ)體0的第n次的寫(xiě)入地址。wa0(n+1)表示針對(duì)存儲(chǔ)體0的第n+1次的寫(xiě)入地址。wd0(n)表示針對(duì)存儲(chǔ)體0的第n次的寫(xiě)入地址所對(duì)應(yīng)的寫(xiě)入數(shù)據(jù)。wd0(n+1)表示針對(duì)存儲(chǔ)體0的第n+1次的寫(xiě)入地址的寫(xiě)入數(shù)據(jù)。ra1、ra2和ra3分別表示針對(duì)存儲(chǔ)體1、存儲(chǔ)體2和存儲(chǔ)體3的讀取地址，rd1、rd2和rd3分別表示針對(duì)ra1、ra2和ra3的讀取數(shù)據(jù)。
如圖1所示，堆棧存儲(chǔ)器1包括從主機(jī)芯片(沒(méi)有示出)接收數(shù)據(jù)/向主機(jī)芯片發(fā)送數(shù)據(jù)的基礎(chǔ)芯片2和在基礎(chǔ)芯片2上方疊置的多個(gè)存儲(chǔ)器芯片3。在這個(gè)例子中，兩個(gè)存儲(chǔ)器芯片7疊置在基礎(chǔ)芯片2的上方。
在每個(gè)存儲(chǔ)器芯片3上方，以矩陣布置用于每個(gè)通道的四個(gè)存儲(chǔ)體35_0至35_3(存儲(chǔ)體0至3)。由存儲(chǔ)體35_0至35_3共同使用的地址總線33和數(shù)據(jù)總線34被布線在存儲(chǔ)體35_0和35_2以及存儲(chǔ)體35_1和35_3之間。接口電路31和32被布置在地址總線33和數(shù)據(jù)總線34之間的存儲(chǔ)器芯片3的中心附近。
在基礎(chǔ)芯片2的上方，外部接口電路23和24、內(nèi)部接口電路21和22以及第一遲寫(xiě)入控制電路lw1對(duì)應(yīng)于每個(gè)存儲(chǔ)器芯片3，并且提供在基礎(chǔ)芯片2的上方。遲寫(xiě)入控制電路lw1提供在內(nèi)部接口電路21和22與外部接口電路23和24之間。
穿透硅通孔(之后稱(chēng)作過(guò)孔)41和42垂直提供在布置于每個(gè)存儲(chǔ)器3上方的接口電路31和32與布置于基礎(chǔ)芯片2上方的內(nèi)部接口電路21和22之間。
外部接口電路23和24沿著基礎(chǔ)芯片2的外圍來(lái)布置，因?yàn)楸匦柰ㄟ^(guò)形成到諸如主機(jī)芯片的外部器件的物理上較短的距離來(lái)抑制功耗。內(nèi)部接口電路21和22需要在垂直方向上與布置在存儲(chǔ)器芯片3中心附近的接口電路31和32相對(duì)布置，因此被布置在基礎(chǔ)芯片2的中心附近。因此，在接口電路21和23之間的信號(hào)線以及在接口電路22和24之間的信號(hào)線都形成得較長(zhǎng)。
隨后，將使用圖2a和圖2b，對(duì)每個(gè)模塊的具體配置例子進(jìn)行描述。
首先利用圖2a對(duì)基礎(chǔ)芯片2側(cè)的配置例子進(jìn)行描述。
如圖2a所示，提供在基礎(chǔ)芯片2的外圍附近的外部接口電路24具有輸入緩沖器242、鎖存電路244、鎖存電路243以及輸出緩沖器241。緩沖器242驅(qū)動(dòng)從堆棧存儲(chǔ)器1的外部提供的寫(xiě)入數(shù)據(jù)dq。電路244鎖存由輸入緩沖器22驅(qū)動(dòng)的寫(xiě)入數(shù)據(jù)dq。電路243鎖存讀取數(shù)據(jù)dq。緩沖器241驅(qū)動(dòng)由鎖存電路243鎖存的讀取數(shù)據(jù)dq，并將其輸出到堆棧存儲(chǔ)器1的外部。
提供在基礎(chǔ)芯片2的外圍附近的外部接口電路23具有輸入緩沖器231、輸入緩沖器232、鎖存電路235、輸入緩沖器233、鎖存電路236、輸入緩沖器234以及鎖存電路237。緩沖器231驅(qū)動(dòng)從堆棧存儲(chǔ)器1的外部提供的時(shí)鐘信號(hào)clk。緩沖器232驅(qū)動(dòng)存儲(chǔ)體地址信號(hào)ba。電路235鎖存由輸入緩沖器232驅(qū)動(dòng)的存儲(chǔ)體地址信號(hào)ba。緩沖器233驅(qū)動(dòng)地址信號(hào)add。電路236鎖存由輸入緩沖器233驅(qū)動(dòng)的地址信號(hào)add。緩沖器234驅(qū)動(dòng)命令信號(hào)cmd。電路237鎖存由輸入緩沖器234驅(qū)動(dòng)的命令信號(hào)cmd。
提供在基礎(chǔ)芯片2上方的遲寫(xiě)入控制電路lw1是用于有意延遲數(shù)據(jù)的寫(xiě)入的電路，并且具有寄存器rga1、選擇器sl11至sl16、比較器cp11、時(shí)延控制電路ct11和ct12以及寄存器rgd1。在同一通道中提供與存儲(chǔ)體的數(shù)目相對(duì)應(yīng)的數(shù)目的寄存器rga1和rgd1。
寄存器rga1在寫(xiě)入數(shù)據(jù)時(shí)存儲(chǔ)通過(guò)接口電路23從外部提供的地址信號(hào)add。也就是說(shuō)，在寫(xiě)入數(shù)據(jù)時(shí)，地址信號(hào)add通過(guò)寄存器rga1被有意延遲。
選擇器sl11針對(duì)由存儲(chǔ)體地址信號(hào)ba指定的存儲(chǔ)體來(lái)選擇并輸出存儲(chǔ)在寄存器rga1中的地址信號(hào)add。
在寫(xiě)入數(shù)據(jù)時(shí)，選擇器sl13選擇并輸出由選擇器sl11選擇的地址信號(hào)add。在讀取數(shù)據(jù)時(shí)，選擇器sl13直接選擇并輸出通過(guò)接口電路23從外部提供的地址信號(hào)add。
在數(shù)據(jù)寫(xiě)入時(shí)，寄存器rgd1存儲(chǔ)通過(guò)接口電路24從外部提供的數(shù)據(jù)dq。也就是說(shuō)，在寫(xiě)入數(shù)據(jù)時(shí)，數(shù)據(jù)dq通過(guò)寄存器rgd1被有意延遲。
從已經(jīng)輸入命令信號(hào)cmd和存儲(chǔ)體地址信號(hào)ba時(shí)起經(jīng)過(guò)預(yù)定數(shù)目的周期后，時(shí)延控制電路ct12根據(jù)命令信號(hào)cmd和存儲(chǔ)體地址信號(hào)ba來(lái)輸出切換信號(hào)s2。
在寫(xiě)入數(shù)據(jù)時(shí)，選擇器sl15在所提供的、數(shù)目和存儲(chǔ)體的數(shù)目相對(duì)應(yīng)的寄存器rgd1中，選擇并輸出在用于存儲(chǔ)體地址信號(hào)ba指定的存儲(chǔ)體的寄存器rgd1中存儲(chǔ)的數(shù)據(jù)dq。在這種情況下，在經(jīng)過(guò)根據(jù)寫(xiě)入時(shí)延twl的數(shù)目的周期后，因?yàn)檫t寫(xiě)入控制電路lw1被多個(gè)存儲(chǔ)體共用，選擇器sl15需要切換待寫(xiě)入數(shù)據(jù)的輸出源的選擇。因此，響應(yīng)于來(lái)自時(shí)延控制電路ct12的切換信號(hào)s2，在經(jīng)過(guò)根據(jù)寫(xiě)入時(shí)延twl的數(shù)目的周期后，選擇器sl15針對(duì)用于寫(xiě)入的目標(biāo)存儲(chǔ)體切換待寫(xiě)入數(shù)據(jù)的選擇。
在所提供的、數(shù)目和存儲(chǔ)體的數(shù)目相對(duì)應(yīng)的寄存器rga1中，選擇器sl12選擇并輸出在用于存儲(chǔ)體地址信號(hào)ba指定的存儲(chǔ)體的寄存器rga1中存儲(chǔ)的、用于寫(xiě)入的地址信號(hào)add。因?yàn)榇鎯?chǔ)體共用遲寫(xiě)入控制電路lw1，在經(jīng)過(guò)根據(jù)讀取時(shí)延trl的數(shù)目的周期之后，選擇器sl12需要將用于寫(xiě)入的地址的輸出源的選擇切換為與用于讀取的地址的比較目標(biāo)。因此，響應(yīng)于來(lái)自時(shí)延控制電路ct12的切換信號(hào)s2，在經(jīng)過(guò)根據(jù)讀取時(shí)延trl的數(shù)目的周期后，選擇器sl12將同一存儲(chǔ)體的用于寫(xiě)入的地址的選擇切換為用于讀取的存儲(chǔ)體地址信號(hào)指定的存儲(chǔ)體。
比較器cp11將通過(guò)接口電路23從外部提供的用于讀取的地址信號(hào)add與選擇器sl12選擇的用于寫(xiě)入的地址信號(hào)add(即，在寄存器rga1中存儲(chǔ)的用于同一存儲(chǔ)體的用于寫(xiě)入的地址信號(hào))進(jìn)行比較，并且輸出比較結(jié)果。
例如，當(dāng)通過(guò)接口電路23從外部提供的用于讀取的地址信號(hào)add與寄存器rga1中存儲(chǔ)的用于同一存儲(chǔ)體的用于寫(xiě)入的地址信號(hào)add一致時(shí)，比較器cp11輸出值“1”作為比較結(jié)果。當(dāng)它們之間不一致時(shí)，比較器輸出值“0”作為比較結(jié)果。
時(shí)延控制電路ct11自比較器cp11的比較結(jié)果輸入起經(jīng)過(guò)預(yù)定數(shù)目的周期后、根據(jù)比較結(jié)果輸出切換信號(hào)s1。
在所提供的、數(shù)目和存儲(chǔ)體的數(shù)目相對(duì)應(yīng)的寄存器rgd1中，選擇器sl14選擇并輸出在用于存儲(chǔ)體地址信號(hào)ba指定的存儲(chǔ)體的寄存器rgd1中存儲(chǔ)的、用于寫(xiě)入的數(shù)據(jù)dq。因?yàn)榇鎯?chǔ)體共用遲寫(xiě)入控制電路lw1，在經(jīng)過(guò)根據(jù)讀取時(shí)延trl的數(shù)目的周期之后，選擇器sl14需要切換用于讀取的數(shù)據(jù)的輸出源的選擇。因此，響應(yīng)于來(lái)自時(shí)延控制電路ct12的切換信號(hào)s2，在經(jīng)過(guò)根據(jù)讀取時(shí)延trl的數(shù)目的周期后，選擇器sl14將同一存儲(chǔ)體的用于寫(xiě)入的數(shù)據(jù)的選擇切換為用于讀取的存儲(chǔ)體地址信號(hào)指定的存儲(chǔ)體。
選擇器sl16根據(jù)比較器cp11的比較結(jié)果選擇并輸出以下數(shù)據(jù)中的任一個(gè)：通過(guò)接口電路22提供的并且從存儲(chǔ)器單元陣列351中讀取的數(shù)據(jù)dq；選擇器sl14選擇的用于寫(xiě)入的數(shù)據(jù)dq(即，存儲(chǔ)在寄存器rgd1中的針對(duì)同一存儲(chǔ)體的用于寫(xiě)入的數(shù)據(jù)dq)。
例如，當(dāng)比較器cp11輸出值“0”作為比較結(jié)果時(shí)，選擇器sl16選擇并輸出通過(guò)接口電路22提供的并且從存儲(chǔ)器單元陣列351中讀取的數(shù)據(jù)dq。當(dāng)比較器cp11輸出值“1”作為比較結(jié)果時(shí)，選擇器sl16選擇并輸出在被寫(xiě)入到存儲(chǔ)器單元陣列351之前并且存儲(chǔ)在寄存器rgd1中的數(shù)據(jù)dq。
即，選擇器sl16需要在經(jīng)過(guò)根據(jù)讀取時(shí)延trl的數(shù)目的周期后，切換用于讀取的數(shù)據(jù)的輸出源的選擇。選擇器sl16響應(yīng)于來(lái)自時(shí)延控制電路ct11的切換信號(hào)s1，在經(jīng)過(guò)根據(jù)讀取時(shí)延trl的數(shù)目的周期后，切換用于讀取的數(shù)據(jù)的輸出源的選擇。
提供在基礎(chǔ)芯片2中心附近的內(nèi)部接口電路22具有鎖存電路222、輸出緩沖器224、輸入緩沖器223和鎖存電路221。緩沖器222將從遲寫(xiě)入控制電路lw1的選擇器sl15輸出的寫(xiě)入數(shù)據(jù)dq進(jìn)行鎖存。緩沖器224驅(qū)動(dòng)由鎖存電路222鎖存的寫(xiě)入數(shù)據(jù)dq，并通過(guò)過(guò)孔42將其輸出到存儲(chǔ)器芯片3。緩沖器223驅(qū)動(dòng)通過(guò)過(guò)孔42從存儲(chǔ)器芯片3提供的讀取數(shù)據(jù)dq。電路221鎖存由輸入緩沖器223驅(qū)動(dòng)的讀取數(shù)據(jù)dq。
提供在基礎(chǔ)芯片2中心附近的內(nèi)部接口電路21具有輸出緩沖器214、鎖存電路211、輸出緩沖器215、鎖存電路212、輸出緩沖器216、鎖存電路213和輸出緩沖器217。緩沖器214驅(qū)動(dòng)來(lái)自輸入緩沖器231的時(shí)鐘信號(hào)clk。電路211將被鎖存電路235鎖存的存儲(chǔ)體地址信號(hào)ba鎖存。緩沖器215驅(qū)動(dòng)由鎖存電路211鎖存的存儲(chǔ)體地址信號(hào)ba。電路212鎖存從遲寫(xiě)入控制電路lw1的選擇器sl13輸出的地址信號(hào)add。緩沖器216驅(qū)動(dòng)由鎖存電路212鎖存的地址信號(hào)add。電路213鎖存由鎖存電路237鎖存的命令信號(hào)cmd。緩沖器217驅(qū)動(dòng)由鎖存電路213鎖存的命令信號(hào)cmd。
由輸出緩沖器214驅(qū)動(dòng)的時(shí)鐘信號(hào)clk通過(guò)在過(guò)孔41中包括的過(guò)孔411被提供到存儲(chǔ)器芯片3的輸入緩沖器311。由輸出緩沖器215驅(qū)動(dòng)的存儲(chǔ)體地址信號(hào)ba通過(guò)在過(guò)孔41中包括的過(guò)孔412被提供到存儲(chǔ)器芯片3的輸入緩沖器312。由輸出緩沖器216驅(qū)動(dòng)的地址信號(hào)add通過(guò)在過(guò)孔41中包括的過(guò)孔413被提供到存儲(chǔ)器芯片3的輸入緩沖器313。由輸出緩沖器217驅(qū)動(dòng)的命令信號(hào)cmd通過(guò)在過(guò)孔41中包括的過(guò)孔414被提供到存儲(chǔ)器芯片3的輸入緩沖器314。
隨后將利用圖2b對(duì)存儲(chǔ)器芯片3的配置例子進(jìn)行描述。
如圖2b所示，接口電路32具有輸入緩沖器322、鎖存電路324、鎖存電路323和輸出緩沖器321。緩沖器322驅(qū)動(dòng)通過(guò)過(guò)孔42提供的寫(xiě)入數(shù)據(jù)dq。電路324鎖存由輸入緩沖器322驅(qū)動(dòng)的寫(xiě)入數(shù)據(jù)。電路323鎖存從存儲(chǔ)器單元陣列351讀取的讀取數(shù)據(jù)dq。緩沖器321驅(qū)動(dòng)由鎖存電路323鎖存的讀取數(shù)據(jù)dq，并將其輸出到過(guò)孔42。
接口電路31具有輸入緩沖器311、輸入緩沖器312、鎖存電路315、輸入緩沖器313、鎖存電路316、輸入緩沖器314和鎖存電路317。緩沖器311驅(qū)動(dòng)通過(guò)過(guò)孔42提供的時(shí)鐘信號(hào)clk。緩沖器312驅(qū)動(dòng)通過(guò)過(guò)孔412提供的存儲(chǔ)體地址信號(hào)ba。電路315鎖存通過(guò)輸入緩沖器312驅(qū)動(dòng)的存儲(chǔ)體地址信號(hào)。緩沖器313驅(qū)動(dòng)通過(guò)過(guò)孔413提供的地址信號(hào)add。電路316鎖存通過(guò)輸入緩沖器313驅(qū)動(dòng)的地址信號(hào)add。緩沖器314驅(qū)動(dòng)通過(guò)過(guò)孔414提供的命令信號(hào)cmd。電路317鎖存通過(guò)輸入緩沖器314驅(qū)動(dòng)的命令信號(hào)cmd。
地址總線33提供在接口電路31和存儲(chǔ)體35_0至35_3之間。命令譯碼器36是用于將通過(guò)接口電路31接收到的命令信號(hào)cmd進(jìn)行譯碼的電路。
數(shù)據(jù)總線34提供在接口電路32和存儲(chǔ)體35_0至35_3之間。數(shù)據(jù)總線34由用于傳播讀取數(shù)據(jù)的數(shù)據(jù)總線341和用于傳播寫(xiě)入數(shù)據(jù)的數(shù)據(jù)總線342形成。
存儲(chǔ)體35_0至35_3中的每個(gè)存儲(chǔ)體包括存儲(chǔ)器單元陣列351、地址譯碼器352、放大器353和第二遲寫(xiě)入控制電路lw2。陣列351具有布置成矩陣的多個(gè)存儲(chǔ)器單元。譯碼器352對(duì)地址信號(hào)進(jìn)行譯碼。放大器353將從存儲(chǔ)器單元讀取的數(shù)據(jù)進(jìn)行放大和輸出。電路lw2有意延遲數(shù)據(jù)的寫(xiě)入。
具體來(lái)說(shuō)，遲寫(xiě)入控制電路lw2具有寄存器rga2、選擇器sl21、寄存器rg21、比較器cp21、寄存器rg22、寄存器rgd2和選擇器sl22。
寄存器rga2接收并存儲(chǔ)通過(guò)接口電路21、過(guò)孔41、接口電路31和地址總線33從基礎(chǔ)芯片2上的寄存器rga1輸出的地址信號(hào)add。即，在寫(xiě)入數(shù)據(jù)時(shí)，除了寄存器rga1外，還通過(guò)寄存器rga2有意延遲地址信號(hào)add。
在寫(xiě)入數(shù)據(jù)時(shí)，選擇器sl21選擇并輸出從寄存器rga2輸出的地址信號(hào)add。在讀取數(shù)據(jù)時(shí)，直接選擇并輸出通過(guò)地址總線33提供的地址信號(hào)add。寄存器rg21存儲(chǔ)從選擇器sl21輸出的地址信號(hào)add。寄存器rg22存儲(chǔ)通過(guò)命令譯碼器36譯碼的命令信號(hào)cmd。
寄存器rgd2接收并存儲(chǔ)通過(guò)接口電路22、過(guò)孔42、接口電路32和數(shù)據(jù)總線342從基礎(chǔ)芯片2上的數(shù)據(jù)寄存器rgd1輸出的數(shù)據(jù)dq。即，除了寄存器rgd1外，還通過(guò)寄存器rgd2延遲在寫(xiě)入數(shù)據(jù)時(shí)從外部提供的數(shù)據(jù)dq。
在存儲(chǔ)器單元陣列351中，在寫(xiě)入數(shù)據(jù)時(shí)，數(shù)據(jù)被寫(xiě)入到通過(guò)地址信號(hào)add指定的地址的存儲(chǔ)器單元中。在讀取數(shù)據(jù)時(shí)，存儲(chǔ)在通過(guò)地址信號(hào)add指定的地址的存儲(chǔ)器單元中的數(shù)據(jù)被讀取。
在這種情況下，數(shù)據(jù)寫(xiě)入通過(guò)布置在存儲(chǔ)器芯片3上方的寄存器rga2和rgd2被有意延遲，由此一致對(duì)準(zhǔn)單個(gè)存儲(chǔ)器芯片3中的寫(xiě)入時(shí)延twlmem的長(zhǎng)度和讀取時(shí)延trlmem的長(zhǎng)度。此外，數(shù)據(jù)寫(xiě)入還通過(guò)布置在基礎(chǔ)芯片2上的寄存器rga1和rgd1被有意延遲，由此一致對(duì)準(zhǔn)整個(gè)堆棧存儲(chǔ)器1中的寫(xiě)入時(shí)延twl的長(zhǎng)度和讀取時(shí)延trl的長(zhǎng)度。這時(shí)，即使在沒(méi)有調(diào)整總線轉(zhuǎn)變時(shí)段到比較長(zhǎng)的時(shí)段的情況下，也不會(huì)在內(nèi)部接口電路中出現(xiàn)數(shù)據(jù)寫(xiě)入和數(shù)據(jù)讀取的沖突。因此，可以縮短整個(gè)堆棧存儲(chǔ)器1中的總線轉(zhuǎn)變時(shí)段。結(jié)果，可以提高堆棧存儲(chǔ)器1的處理性能。
比較器cp21將通過(guò)地址總線33提供的用于讀取的地址信號(hào)add與存儲(chǔ)在寄存器rga2中的用于寫(xiě)入的地址信號(hào)add進(jìn)行比較，并輸出比較結(jié)果。
例如，在通過(guò)地址總線33提供的用于讀取的地址信號(hào)add與存儲(chǔ)在寄存器rga2中的用于寫(xiě)入的地址信號(hào)一致時(shí)，比較器cp21輸出值“1”作為比較結(jié)果。當(dāng)它們之間不一致時(shí)，輸出值“0”作為比較結(jié)果。
選擇器sl22基于比較器cp21的比較結(jié)果，選擇并輸出從存儲(chǔ)器單元陣列351讀取的數(shù)據(jù)dq和存儲(chǔ)在寄存器rgd2中的用于寫(xiě)入的數(shù)據(jù)dq中的任一個(gè)。
比如，當(dāng)比較器cp21輸出值“0”作為比較結(jié)果時(shí)，選擇器sl22選擇并輸出從存儲(chǔ)器單元陣列351讀取的數(shù)據(jù)dq。當(dāng)比較器cp21輸出值“1”作為比較結(jié)果時(shí)，選擇器sl22選擇并輸出寫(xiě)入在存儲(chǔ)器單元陣列351中的數(shù)據(jù)dq，并將其存儲(chǔ)在寄存器rdg2中。
在輸入寫(xiě)入命令之后，在寫(xiě)入數(shù)據(jù)被寫(xiě)入到存儲(chǔ)器單元陣列351之前，可以輸入具有同一地址的針對(duì)存儲(chǔ)器單元的讀取命令。在這種情況下，存儲(chǔ)在寄存器rgd1或rgd2中的數(shù)據(jù)dq在被寫(xiě)入到存儲(chǔ)器單元陣列351之前，作為讀取數(shù)據(jù)被輸出。
具體來(lái)說(shuō)，在通過(guò)提供在基礎(chǔ)芯片2上的接口電路23從外部提供的用于數(shù)據(jù)讀取的地址信號(hào)add與存儲(chǔ)在基礎(chǔ)芯片2上的寄存器rga1中的地址信號(hào)add一致時(shí)，與寄存器rga1對(duì)應(yīng)的存儲(chǔ)在寄存器rgd1中的數(shù)據(jù)dq作為讀取數(shù)據(jù)被輸出。在通過(guò)地址總線33提供的用于數(shù)據(jù)讀取的地址信號(hào)add與存儲(chǔ)在存儲(chǔ)器芯片3上的寄存器rga2中的地址信號(hào)add一致時(shí)，與寄存器rga2對(duì)應(yīng)的存儲(chǔ)在寄存器rgd2中的數(shù)據(jù)dq作為讀取數(shù)據(jù)被輸出。
(堆棧存儲(chǔ)器1的操作)
隨后將使用圖3的時(shí)序圖對(duì)堆棧存儲(chǔ)器1的操作進(jìn)行描述。
如圖3所示，例如，在輸入用于指示對(duì)存儲(chǔ)體0進(jìn)行數(shù)據(jù)寫(xiě)入的命令信號(hào)cmd和寫(xiě)入地址wa0(n)時(shí)(時(shí)間t0)，寫(xiě)入地址wa0(n)被存儲(chǔ)在布置于基礎(chǔ)芯片2上方的用于存儲(chǔ)體0的寄存器rga1中。
在這種情況下，已經(jīng)存儲(chǔ)在用于存儲(chǔ)體0的寄存器rga1中的寫(xiě)入地址wa0(n-1)通過(guò)管線處理經(jīng)由過(guò)孔41被傳遞到存儲(chǔ)器芯片3，并且被存儲(chǔ)在用于存儲(chǔ)體0(存儲(chǔ)體35_0)的寄存器rga2中(時(shí)間t3)。已經(jīng)存儲(chǔ)在用于存儲(chǔ)體0的寄存器rga1中的寫(xiě)入地址wa0(n-2)通過(guò)管線處理被存儲(chǔ)在后一級(jí)的寄存器rg21中(時(shí)間t3)。此后也針對(duì)寫(xiě)入地址wa0(n+1)和wa0(n+2)執(zhí)行相同的管線處理。
在輸入寫(xiě)入地址wa0(n)時(shí)(時(shí)間t0)，在九個(gè)周期之后輸入寫(xiě)入地址wa0(n)(時(shí)間t9)。在下一個(gè)周期中，其存儲(chǔ)在布置在基礎(chǔ)芯片2上的用于存儲(chǔ)體0的寄存器rgd1中(時(shí)間t10)。
已經(jīng)存儲(chǔ)在用于存儲(chǔ)體0的寄存器rgd1中的寫(xiě)入數(shù)據(jù)wd0(n-1)在被寫(xiě)入數(shù)據(jù)wd0(n)覆寫(xiě)之前經(jīng)由過(guò)孔42被傳遞到存儲(chǔ)器芯片3(時(shí)間t6至t7)，并且被存儲(chǔ)在用于存儲(chǔ)體0(存儲(chǔ)體35_0)的寄存器rgd2中(時(shí)間t8)。注意，當(dāng)輸入最后的寫(xiě)入命令時(shí)，已經(jīng)存儲(chǔ)在用于存儲(chǔ)體0的寄存器rgd2中的寫(xiě)入數(shù)據(jù)wd0(n-2)已經(jīng)被寫(xiě)入到存儲(chǔ)器單元陣列351中。因此，其被寫(xiě)入數(shù)據(jù)wd0(n-1)覆寫(xiě)。此后針對(duì)寫(xiě)入數(shù)據(jù)wd0(n+1)和wd0(n+2)執(zhí)行相同的管線處理。
此后，例如，在輸入用于指示對(duì)存儲(chǔ)體0進(jìn)行數(shù)據(jù)讀取的命令信號(hào)cmd和讀取地址ra0時(shí)(時(shí)間t14)，在讀取地址ra0和布置于基礎(chǔ)芯片2上的用于存儲(chǔ)體0的寄存器rga1中存儲(chǔ)的寫(xiě)入地址之間進(jìn)行比較(時(shí)間t15)。
在它們之間一致時(shí)，在輸入讀取命令(時(shí)間t14)之后，在經(jīng)過(guò)讀取時(shí)延trl(九個(gè)周期)之后，在布置于基礎(chǔ)芯片2上的用于存儲(chǔ)體0的寄存器rgd1中存儲(chǔ)的寫(xiě)入數(shù)據(jù)作為讀取數(shù)據(jù)被讀取(時(shí)間t23)。另一方面，在它們之間不一致時(shí)，在輸入讀取命令(時(shí)間t14)之后，在經(jīng)過(guò)讀取時(shí)延trl(九個(gè)周期)之后，通過(guò)過(guò)孔42從存儲(chǔ)器單元陣列351讀出讀取數(shù)據(jù)(時(shí)間t23)。
布置在基礎(chǔ)芯片2上的遲寫(xiě)入控制電路lw1由存儲(chǔ)體35_0至35_3共同使用，讀取地址ra0和布置在基礎(chǔ)芯片2上的用于存儲(chǔ)體0的寄存器rga1中存儲(chǔ)的寫(xiě)入地址之間的比較結(jié)果通過(guò)時(shí)延控制電路ct11在管線處理中進(jìn)行操控。即，在經(jīng)過(guò)根據(jù)讀取時(shí)延trl的數(shù)目的周期(例如，比讀取時(shí)延trl少一個(gè)周期的八個(gè)周期)之后，比較結(jié)果被提供給選擇器sl16(時(shí)間t22)。結(jié)果，切換了讀取數(shù)據(jù)的輸出源的選擇(時(shí)間t23)。
布置在基礎(chǔ)芯片2上的寄存器rgd1中存儲(chǔ)的寫(xiě)入數(shù)據(jù)是比布置在存儲(chǔ)器芯片3中的寄存器rgd2中存儲(chǔ)的寫(xiě)入數(shù)據(jù)新的數(shù)據(jù)。因此，當(dāng)讀取地址ra0與存儲(chǔ)在寄存器rga1中的寫(xiě)入數(shù)據(jù)和存儲(chǔ)在寄存器rga2中的寫(xiě)入數(shù)據(jù)中的任意寫(xiě)入數(shù)據(jù)之間不一致時(shí)，存儲(chǔ)在寄存器rgd1中的寫(xiě)入數(shù)據(jù)可以被用作讀取數(shù)據(jù)。
以這種方式，在根據(jù)本實(shí)施例的堆棧存儲(chǔ)器1中，遲寫(xiě)入控制電路lw2被提供在每個(gè)存儲(chǔ)器芯片3上方，并且遲寫(xiě)入控制電路lw1也被提供在基礎(chǔ)芯片2上方。通過(guò)這種配置，單個(gè)存儲(chǔ)器芯片3的寫(xiě)入時(shí)延twlmem的長(zhǎng)度和讀取時(shí)延trlmem的長(zhǎng)度被一致對(duì)準(zhǔn)，并且整個(gè)堆棧存儲(chǔ)器1的寫(xiě)入時(shí)延twl的長(zhǎng)度和讀取時(shí)延trl的長(zhǎng)度也被一致對(duì)準(zhǔn)。這時(shí)，即使將總線轉(zhuǎn)變時(shí)段調(diào)整到比較長(zhǎng)的時(shí)段，在內(nèi)部接口電路中也不會(huì)出現(xiàn)讀取數(shù)據(jù)和寫(xiě)入數(shù)據(jù)的沖突。這樣使得能夠縮短整個(gè)堆棧存儲(chǔ)器1中的總線轉(zhuǎn)變時(shí)段。結(jié)果，可以提高堆棧存儲(chǔ)器1的處理性能。
在本實(shí)施例中，已經(jīng)對(duì)其中兩個(gè)存儲(chǔ)器芯片3疊置在基礎(chǔ)芯片2上方的情況進(jìn)行了描述。但不應(yīng)限于這種情況，三個(gè)或更多個(gè)存儲(chǔ)器芯片3可以疊置在基礎(chǔ)芯片2上方。
如描述的那樣，在本實(shí)施例中，在布置在基礎(chǔ)芯片2上方的遲寫(xiě)入控制電路lw1中，提供一級(jí)存儲(chǔ)寫(xiě)入數(shù)據(jù)的寄存器rgd1。另外，在布置在每個(gè)存儲(chǔ)器芯片3的存儲(chǔ)體35_0至35_3中的每個(gè)存儲(chǔ)體中的遲寫(xiě)入控制電路lw2中，提供一級(jí)存儲(chǔ)寫(xiě)入數(shù)據(jù)的寄存器rgd2。然而，不限于這個(gè)例子。例如，可以提供兩級(jí)或更多管線化的寄存器rgd1以及兩級(jí)或更多管線化的寄存器rgd2。注意，需要根據(jù)寄存器rgd1和rgd2的級(jí)數(shù)來(lái)增加寄存器rga1和rga2的級(jí)數(shù)。
第二實(shí)施例
圖4是示意性示出根據(jù)第二實(shí)施例的堆棧存儲(chǔ)器1a的疊置結(jié)構(gòu)的圖。圖5a是示出堆棧存儲(chǔ)器1a的基礎(chǔ)芯片側(cè)的配置例子的框圖。圖5b是示出堆棧存儲(chǔ)器1a的存儲(chǔ)器芯片側(cè)的僅一個(gè)通道的框圖。圖6是示出堆棧存儲(chǔ)器1a的操作的時(shí)序圖。
與堆棧存儲(chǔ)器1不同，堆棧存儲(chǔ)器1a包括：門(mén)控電路(gt)26，與每個(gè)存儲(chǔ)器芯片對(duì)應(yīng)，處于基礎(chǔ)芯片2上方的遲寫(xiě)入控制電路lw1和用于傳送地址信號(hào)等的過(guò)孔41之間。堆棧存儲(chǔ)器1a的任何其他配置和堆棧存儲(chǔ)器1的配置不同，因此將不再重復(fù)描述。
如上所述，布置在基礎(chǔ)芯片2上方的寄存器rgd1中存儲(chǔ)的寫(xiě)入數(shù)據(jù)是比布置在存儲(chǔ)器芯片3上方的寄存器rgd2中存儲(chǔ)的寫(xiě)入數(shù)據(jù)新的數(shù)據(jù)。因此，當(dāng)從外部提供的讀取地址和存儲(chǔ)在存儲(chǔ)器rga1中的寫(xiě)入地址之間一致時(shí)，存儲(chǔ)在寄存器rgd1中的寫(xiě)入數(shù)據(jù)可以被用作讀取數(shù)據(jù)，而無(wú)需使用存儲(chǔ)在寄存器rgd2中的寫(xiě)入數(shù)據(jù)以及從布置在存儲(chǔ)器芯片3上方的存儲(chǔ)器單元陣列讀取的數(shù)據(jù)。
在這種情況下，當(dāng)從外部提供的讀取地址與存儲(chǔ)在寄存器rga1中的寫(xiě)入地址一致時(shí)，門(mén)控電路26停止訪問(wèn)存儲(chǔ)器芯片3。具體來(lái)說(shuō)，電路停止提供地址信號(hào)add到存儲(chǔ)器芯片3和提供命令信號(hào)cmd。結(jié)果，可以暫時(shí)停止存儲(chǔ)器3的操作，由此減少功耗。
從圖6的時(shí)序圖可以看出，例如，在輸入用于指示對(duì)存儲(chǔ)體0進(jìn)行數(shù)據(jù)讀取的命令信號(hào)cmd和讀取地址ra0時(shí)(時(shí)間t14)，在讀取地址ra0和布置在基礎(chǔ)芯片2上方的用于存儲(chǔ)體0的寄存器rga1中存儲(chǔ)的寫(xiě)入地址之間進(jìn)行比較(時(shí)間t15)。
在它們之間一致時(shí)，在輸入讀取命令(時(shí)間t14)之后，在經(jīng)過(guò)讀取時(shí)延trl(九個(gè)周期)之后，布置在基礎(chǔ)芯片2上方的用于存儲(chǔ)體0的寄存器rgd1中存儲(chǔ)的寫(xiě)入數(shù)據(jù)作為讀取數(shù)據(jù)被讀取(時(shí)間t23)。此時(shí)，門(mén)控電路26停止提供針對(duì)存儲(chǔ)器芯片3的讀取命令和讀取地址ra0。結(jié)果，可以暫時(shí)停止存儲(chǔ)器芯片3的操作(時(shí)間t17至t21)，由此減少功耗。
當(dāng)從外部提供的讀取地址與存儲(chǔ)在寄存器rga1中的寫(xiě)入地址不一致、但是與存儲(chǔ)在寄存器rga2中的寫(xiě)入地址一致時(shí)，只有存儲(chǔ)器芯片3的遲寫(xiě)入控制電路lw2可以操作，并且可以暫時(shí)停止存儲(chǔ)器單元陣列351的操作。
在基礎(chǔ)芯片2上，可以采用邏輯處理來(lái)代替存儲(chǔ)器處理。這使得實(shí)現(xiàn)高集成度。在這種情況下，遲寫(xiě)入控制電路lw1可以是高速緩存存儲(chǔ)器27，包括存儲(chǔ)寫(xiě)入地址的寄存器rga1和存儲(chǔ)寫(xiě)入數(shù)據(jù)的寄存器rgd1的功能，類(lèi)似于圖7所示的堆棧存儲(chǔ)器1b。這導(dǎo)致增加了在讀取數(shù)據(jù)時(shí)的地址與存儲(chǔ)在高速緩存存儲(chǔ)器27中的多個(gè)寫(xiě)入地址之間存在一致性的幾率，因此增加了停止存儲(chǔ)器芯片3的操作和只在基礎(chǔ)芯片2上方執(zhí)行閉合操作的幾率。因此，可以進(jìn)一步抑制功耗的增加。
第三實(shí)施例
圖8是示意性示出根據(jù)第三實(shí)施例的堆棧存儲(chǔ)器1c的疊置結(jié)構(gòu)的圖。圖9a是示出堆棧存儲(chǔ)器1c的基礎(chǔ)芯片側(cè)的配置例子的框圖。圖9b是示出堆棧存儲(chǔ)器1c的存儲(chǔ)器芯片側(cè)的僅一個(gè)通道的配置例子的框圖。
在堆棧存儲(chǔ)器1c中，同一通道的存儲(chǔ)體35_0至35_3被分隔開(kāi)并且提供在不同的存儲(chǔ)器芯片3_0和3_1上。
具體來(lái)說(shuō)，存儲(chǔ)體35_0至35_3以及接口電路31_0和32_0提供在存儲(chǔ)器芯片3_0上方。在存儲(chǔ)器芯片3_1上方，提供了存儲(chǔ)體35_2和35_3和接口電路31_1和32_1。接口電路31_0和31_1對(duì)應(yīng)于接口電路31，并且都耦合到過(guò)孔41。接口電路32_0和32_1對(duì)應(yīng)于接口電路32，并且都耦合到過(guò)孔42。
注意，堆棧存儲(chǔ)器1c使用選擇器37、39和38來(lái)代替使用總線33和34。選擇器37選擇地址信號(hào)add的輸出源的存儲(chǔ)體，選擇器39選擇寫(xiě)入數(shù)據(jù)的輸出源的存儲(chǔ)體，選擇器38選擇讀取數(shù)據(jù)的輸出源的存儲(chǔ)體(參見(jiàn)圖9b)。堆棧存儲(chǔ)器1c的任何其他配置與堆棧存儲(chǔ)器1的配置相同，并且將不再重復(fù)描述。
堆棧存儲(chǔ)器1c提供與堆棧存儲(chǔ)器1和1a相同的效果。此外堆棧存儲(chǔ)器1c沒(méi)有使用總線33和34，并且可以抑制電路尺寸的增加和功耗的增加。
第四實(shí)施例
圖10是示意性示出根據(jù)第四實(shí)施例的堆棧存儲(chǔ)器1d的疊置結(jié)構(gòu)的圖。圖11a是示出堆棧存儲(chǔ)器1d的基礎(chǔ)芯片側(cè)的配置例子的框圖。圖11b是示出堆棧存儲(chǔ)器1d的存儲(chǔ)器芯片側(cè)的僅一個(gè)通道的配置例子的框圖。圖12是示出堆棧存儲(chǔ)器1d的操作的時(shí)序圖。
與堆棧存儲(chǔ)器1不同，堆棧存儲(chǔ)器1d包括與基礎(chǔ)芯片2上方的每個(gè)存儲(chǔ)器芯片對(duì)應(yīng)的alu算術(shù)邏輯單元(alu)28。通過(guò)這種配置，堆棧存儲(chǔ)器1d除了原有的遲寫(xiě)入控制電路lw1的功能以外、還實(shí)現(xiàn)了讀取修改寫(xiě)入功能。
算術(shù)邏輯單元28產(chǎn)生代替寫(xiě)入數(shù)據(jù)的算術(shù)值，并且基于存儲(chǔ)在寄存器rgd1中的算術(shù)值和從目標(biāo)存儲(chǔ)器單元讀取的用于回寫(xiě)入的數(shù)據(jù)來(lái)執(zhí)行預(yù)定的算術(shù)處理。算術(shù)邏輯單元28的算術(shù)結(jié)果作為新的寫(xiě)入數(shù)據(jù)存儲(chǔ)在寄存器rgd1中。算術(shù)邏輯單元28的算術(shù)內(nèi)容可以包括例如：讀取數(shù)據(jù)和輸入算術(shù)值的加和減、異或算術(shù)操作以及按照輸入算術(shù)值對(duì)讀取數(shù)據(jù)的左移位和右移位的算術(shù)操作。算術(shù)操作的種類(lèi)可以根據(jù)在輸入讀取修改寫(xiě)入命令時(shí)的命令內(nèi)容來(lái)選擇或者可以通過(guò)模式寄存器來(lái)選擇。
遲寫(xiě)入控制電路lw1還包括選擇器sl17和命令發(fā)生電路gn11。
選擇器sl17選擇并輸出以下中的任意一個(gè)：通過(guò)外部接口電路24從外部提供的寫(xiě)入數(shù)據(jù)；算術(shù)邏輯單元28的算術(shù)結(jié)果。具體來(lái)說(shuō)，當(dāng)讀取修改寫(xiě)入命令作為命令信號(hào)cmd輸入時(shí)，選擇器sl17在經(jīng)過(guò)預(yù)定周期后選擇并輸出算術(shù)邏輯單元28的算術(shù)結(jié)果。在任何其他情況下(即在正常操作的情況下)，其選擇并輸出通過(guò)外部接口電路24從外部提供的寫(xiě)入數(shù)據(jù)。
命令發(fā)生電路gn11是自動(dòng)產(chǎn)生用于回寫(xiě)入的目標(biāo)存儲(chǔ)器單元的讀取命令的電路。具體來(lái)說(shuō)，當(dāng)讀取修改寫(xiě)入命令作為命令信號(hào)cmd輸入時(shí)，命令發(fā)生電路gn11在經(jīng)過(guò)時(shí)段trc之后產(chǎn)生用于回寫(xiě)入的目標(biāo)存儲(chǔ)器單元的讀取命令。讀取修改寫(xiě)入操作是讀取操作和寫(xiě)入操作的組合，并且花費(fèi)時(shí)段trc兩倍的時(shí)間。
從圖12的時(shí)序圖可以看出，例如，在輸入了作為命令cmd的讀取修改寫(xiě)入命令和用于回寫(xiě)入的目標(biāo)存儲(chǔ)器單元的地址rmwa0時(shí)(時(shí)間t10)，用于回寫(xiě)入的目標(biāo)存儲(chǔ)器單元的地址rmwa0被存儲(chǔ)在寄存器rga1中(時(shí)間t11)。在經(jīng)過(guò)寫(xiě)入時(shí)延twl后，算術(shù)值rmwd0被輸入來(lái)代替寫(xiě)入數(shù)據(jù)(時(shí)間t19)，并且被存儲(chǔ)在寄存器rgd1中(時(shí)間t20)。也就是說(shuō)，執(zhí)行與正常數(shù)據(jù)寫(xiě)入操作相同的操作。
在輸入讀取修改寫(xiě)入命令之后并且在經(jīng)過(guò)時(shí)段trc之后，自動(dòng)產(chǎn)生用于回寫(xiě)入的目標(biāo)存儲(chǔ)器單元的讀取命令(時(shí)間t14)。結(jié)果，從用于回寫(xiě)入的目標(biāo)存儲(chǔ)器單元讀取數(shù)據(jù)rd0(時(shí)間t21)。
此后，算術(shù)邏輯單元28基于存儲(chǔ)在寄存器中rgd1的算術(shù)值rmwd0和從用于回寫(xiě)入的目標(biāo)存儲(chǔ)器單元讀取的數(shù)據(jù)rd0執(zhí)行算術(shù)操作(時(shí)間t22)。算術(shù)邏輯單元28的算術(shù)結(jié)果被寫(xiě)入到寄存器rgd1中，作為新的寫(xiě)入數(shù)據(jù)crmwd0(時(shí)間t23)。
此時(shí)，寫(xiě)入數(shù)據(jù)crmwd0通過(guò)與正常數(shù)據(jù)寫(xiě)入操作相同的操作被回寫(xiě)入到存儲(chǔ)器單元中。
在新的寫(xiě)入數(shù)據(jù)crmd0被寫(xiě)入到存儲(chǔ)器單元之前，在輸入用于這個(gè)存儲(chǔ)器單元的讀取命令時(shí)，不用說(shuō)，寫(xiě)入數(shù)據(jù)crmd0被輸出作為讀取數(shù)據(jù)。
以這種方式，堆棧存儲(chǔ)器1d可以提供與堆棧存儲(chǔ)器1相同的效果，并且可以使用最少的額外電路實(shí)現(xiàn)讀取修改寫(xiě)入功能。
因而，在根據(jù)上述的第一實(shí)施例至第四實(shí)施例的堆棧存儲(chǔ)器中，遲寫(xiě)入控制電路不僅提供在每個(gè)存儲(chǔ)器芯片上方、還提供在基礎(chǔ)芯片上方。通過(guò)這種配置，可以一致對(duì)準(zhǔn)單個(gè)存儲(chǔ)器芯片的寫(xiě)入時(shí)延twlmem的長(zhǎng)度和讀取時(shí)延trlmem的長(zhǎng)度，并且可以一致對(duì)準(zhǔn)整個(gè)堆棧存儲(chǔ)器的寫(xiě)入時(shí)延twl的長(zhǎng)度和讀取時(shí)延trl的長(zhǎng)度。這樣，即使沒(méi)有將總線轉(zhuǎn)變時(shí)段調(diào)整到較長(zhǎng)的時(shí)段，也不會(huì)在內(nèi)部接口電路中出現(xiàn)讀取數(shù)據(jù)和寫(xiě)入數(shù)據(jù)的沖突。因此，可以縮短整個(gè)堆棧存儲(chǔ)器1的總線轉(zhuǎn)變時(shí)段。結(jié)果可以提高堆棧存儲(chǔ)器1的處理性能。
因而，已經(jīng)基于實(shí)施例具體描述了本發(fā)明人的發(fā)明。然而，本發(fā)明不限于這些實(shí)施例，而是可以在不脫離其范圍的情況下進(jìn)行各種改變。第一實(shí)施例至第四實(shí)施例的配置可以適當(dāng)?shù)乇舜诉M(jìn)行部分或全部的組合。
例如，在根據(jù)上述實(shí)施例的半導(dǎo)體存儲(chǔ)器器件的配置中，可以使半導(dǎo)體襯底、半導(dǎo)體層和擴(kuò)散層(擴(kuò)散區(qū)域)的導(dǎo)電類(lèi)型(p型或n型)反向。當(dāng)p型或n型的導(dǎo)電類(lèi)型中的一個(gè)被設(shè)定為第一導(dǎo)電類(lèi)型而另一導(dǎo)電類(lèi)型被設(shè)定為第二導(dǎo)電類(lèi)型時(shí)，第一導(dǎo)電類(lèi)型可以是p型而第二導(dǎo)電類(lèi)型可以是n型。相反，第一導(dǎo)電類(lèi)型可以是n型而第二導(dǎo)電類(lèi)型可以是p型。