本發(fā)明是有關(guān)于一種高密度存儲(chǔ)器裝置(high density memory devices)，特別是有關(guān)于一種內(nèi)含多層存儲(chǔ)單元平面層(multiple planes of memory cells)并且排列而形成三維(Three-Dimension，3D)陣列的存儲(chǔ)器裝置。

背景技術(shù)：

隨著集成電路裝置的臨界尺寸(critical dimensions)縮小至一般存儲(chǔ)單元技術(shù)的極限，設(shè)計(jì)者開始尋求存儲(chǔ)單元的多平面層堆棧技術(shù)(techniques for stacking multiple planes of memory cells)，以得到較大儲(chǔ)存容量與較小位成本(costs per bit)。例如，Lai,et al.,“A Multi-Layer Stackable Thin-Film Transistor(TFT)NAND-Type Flash Memory,”IEEE Int'l Electron Devices Meeting,11-13Dec.2006；以及Jung et al.,“Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node,”IEEE Int'l Electron Devices Meeting,11-13Dec.2006，內(nèi)容描述將薄膜晶體管技術(shù)(thin film transistor techniques)運(yùn)用至電荷捕捉式存儲(chǔ)器技術(shù)(charge trapping memory technologies)中。而上述期刊內(nèi)容將通過(guò)引用并入的方式，全文收載于本說(shuō)明書之中。

另外，Katsumata,et al.,“Pipe-shaped BiCS Flash Memory with 16 Stacked Layers and Multi-Level-Cell Operation for Ultra High Density StorageDevices,”2009Symposium on VLSI Technology Digest of Technical Papers,2009，內(nèi)容描述一種在電荷捕捉式存儲(chǔ)器中提供垂直與非門存儲(chǔ)單元(vertical NAND cells)的另一結(jié)構(gòu)。該期刊內(nèi)容亦通過(guò)引用并入的方式，全文收載于本說(shuō)明書之中。Katsumata所描述的結(jié)構(gòu)包括垂直與非門柵極(vertical NAND gate)，使用硅-氧-氮-氧-硅(silicon-oxide-nitride-oxide-silicon，SONOS)電荷捕捉技術(shù)，在每一個(gè)柵極/垂直通道(vertical channel)相交的 位置形成儲(chǔ)存位置(storage site)。此種存儲(chǔ)器結(jié)構(gòu)是建基于排列來(lái)作為與非門柵極的垂直通道的一半導(dǎo)體材料柱(column of semiconductor material)，以及靠近于基板的一下選擇柵極與位于頂部的一上選擇柵極。多個(gè)水平字線是利用與多個(gè)半導(dǎo)體材料柱相交的多個(gè)平面字線層來(lái)形成，并在每一層中形成所謂的柵極環(huán)繞式存儲(chǔ)單元(gate all-around cell)。

圖1是繪示一管狀(pipe-shaped)BiCS快閃存儲(chǔ)單元(flash cell)柱在字線層高度(level)的水平剖面圖，例如是Katsumata等人的公開內(nèi)容所述。此一結(jié)構(gòu)包含具有半導(dǎo)體材料中軸心(center core)110的柱狀體(pillar)15，垂直延伸穿過(guò)字線層的堆棧結(jié)構(gòu)(stack of word line layers)。軸心110可以具有通過(guò)中央的接縫(seam)111，接縫111是由沉積技術(shù)產(chǎn)生。介電電荷捕捉結(jié)構(gòu)，包括例如第一硅氧化物層112、氮化硅層113和第二硅氧化物層114(可稱為ONO結(jié)構(gòu))，或其他圍繞軸心110的多層介電電荷捕捉結(jié)構(gòu)。一環(huán)繞式柵極字線(gate all-around word line)115是與柱狀體15相交。每一層中的柱狀體15的平截頭體(frustum)與該層中的柵極環(huán)繞式字線結(jié)合，以形成一存儲(chǔ)單元。

圖2是繪示一三維半導(dǎo)體裝置的透視圖。其包含多個(gè)字線導(dǎo)電層11的多層堆棧結(jié)構(gòu)，每個(gè)字線導(dǎo)電層11是平行基板(未繪示)；多個(gè)柱狀體15正交于(oriented orthogonally to)基板，每個(gè)柱狀體包括多個(gè)以串聯(lián)方式連接的(series-connected)存儲(chǔ)單元，位于柱狀體與導(dǎo)電層的交叉點(diǎn)上；以及多條串行選擇線(string select lines，SSLs)12，平行于基板并位于導(dǎo)電層11之上，每一條串行選擇線與對(duì)應(yīng)的一行(row)柱狀體相交。在每一個(gè)柱狀體與串行選擇線的相交處，定義出一個(gè)該柱狀體的串行選擇柵極(String Select Gate,SSG)。此一結(jié)構(gòu)也包括接地選擇線(GSL)13(有時(shí)亦稱作下方選擇線(lower select lines)，特別是在如圖2中的實(shí)施例，其中這些下方選擇線位于柱狀體的下端)，其排列方向平行基板并且于字線導(dǎo)電層11下方形成一個(gè)階層。在每一個(gè)柱狀體與接地選擇線13的相交處，定義出一個(gè)接地選擇柵極(Ground Select Gate,GSG)(有時(shí)亦稱作該柱狀體的下方選擇柵極(Lower Select Gate,LSG))。一共同源極線(Common Source Line,CSL)10形成于平行基板且位于接地選擇線下方的一個(gè)階層中。此一結(jié)構(gòu)亦包括多條位于一階層中的平行位線20，此一階層平行基板且位于串行選擇線之上。 每一條位線疊置于一各自行的柱狀體上，且每一個(gè)柱狀體位于這些位線之一的下方。這些柱狀體15可以被構(gòu)建成如上述圖1所繪示的結(jié)構(gòu)。

由于字線導(dǎo)體層11的兩個(gè)部分26A和26B之間是橫向斷開(lateral split)，因此圖2顯示出了兩個(gè)橫向的存儲(chǔ)單元區(qū)塊。例如，字線26A定義出一個(gè)存儲(chǔ)單元區(qū)塊，而字線26B定義出第二個(gè)存儲(chǔ)單元區(qū)塊。相似地，此圖標(biāo)顯示了兩個(gè)相對(duì)應(yīng)的接地選擇線28A和28B。

圖3是繪示圖2的部分結(jié)構(gòu)的上視圖。由此二圖可以看出，一條字線，例如字線26A僅與整體結(jié)構(gòu)中的部分柱狀體相交；每一條字線26A或字線26B定義出一個(gè)存儲(chǔ)單元區(qū)塊(a block of memory cells)。因此，要從特定存儲(chǔ)單元區(qū)塊中讀取數(shù)據(jù)(data)，控制電路要先活化(activates)一個(gè)字線26A、26B，以選擇一特定存儲(chǔ)單元區(qū)塊以及多層堆棧結(jié)構(gòu)中的一特定階層，并進(jìn)一步活化一條串行選擇線12以選擇一特定行。并同時(shí)活化接地選擇柵極。接著一行存儲(chǔ)單元通過(guò)位線20被平行(in parallel)讀取至一頁(yè)面緩沖器(page buffer)(未繪示)。(此處所使用的「活化」意指施與特定偏壓以啟閉(to give effect to)被鏈接的存儲(chǔ)單元或開關(guān)。這個(gè)偏壓可以是高或低，端視存儲(chǔ)器的設(shè)計(jì)而定)。依照產(chǎn)品的規(guī)格和設(shè)計(jì)，頁(yè)面緩沖器可以保存一或兩列數(shù)據(jù)，在此一情況下，整頁(yè)讀取操作(full page read operation)可以包含活化后續(xù)二條或更多條串行選擇線12。

當(dāng)三維堆棧存儲(chǔ)器結(jié)構(gòu)如預(yù)期地大幅增加存儲(chǔ)密度(memory density)同時(shí)也衍生了許多工藝上的挑戰(zhàn)，因?yàn)樾枰g刻非常深的孔以穿過(guò)許多階層。這些深孔的寬度必須加寬，且每一深孔中心至中心的橫向距離必須增加，以符合工藝裕度(process windows)。隨著制作流程的進(jìn)步，不僅可以通過(guò)增加堆棧中的字線平面(word line planes)的數(shù)量來(lái)增加電容，更可以通過(guò)減少柱狀體間的間距的方式來(lái)增加電容。圖4繪示等比例縮小的結(jié)構(gòu)的上視圖，其中區(qū)塊中位線20和串行選擇線12的數(shù)量已經(jīng)增加。因?yàn)?，較多數(shù)量的位線20代表平行操作(parallel operation)的增加。這不僅降低成本，同時(shí)也可以達(dá)到增進(jìn)數(shù)據(jù)讀/寫速率(read/write data rate)的目的。但另一方面，較多數(shù)量的串行選擇線12代表更多存儲(chǔ)單元會(huì)遭受到由字線的選擇操作所引起的通過(guò)電壓干擾(Vpass disturb)。單元存儲(chǔ)單元電容(unit cell capacitance)也會(huì)隨著串行選擇線12數(shù)量的增加而增加，因而導(dǎo)致電力消 耗增加并減緩裝置的操作速度。

通過(guò)增加堆棧中字線導(dǎo)電層11的數(shù)量以增加位線密度(bit density)，除了層數(shù)量增加所衍生可預(yù)期的工藝挑戰(zhàn)之外，還有其缺點(diǎn)。于圖2中可以看到一個(gè)具有階梯狀接觸結(jié)構(gòu)(stepped contact structure)連接至字線導(dǎo)電層11的典型排列方式。為了形成觸點(diǎn)(contacts)22，藉以將導(dǎo)電層11連接至上方的金屬內(nèi)聯(lián)機(jī)(metal interconnects)24，必須制作穿過(guò)此結(jié)構(gòu)的深溝道(deep trench)。這些觸點(diǎn)22也象征性地由圖4的上視圖所繪示。在典型設(shè)計(jì)中，一區(qū)塊中柱狀體15的的行數(shù)至少會(huì)和觸點(diǎn)22以及存儲(chǔ)層的數(shù)量一樣多。例如，請(qǐng)參見(jiàn)Komori,Y.,et.al.,"Disturbless flash memory due to high boost efficiency on BiCS structure and optimal memory film stack for ultra high density storage device,"Electron Devices Meeting,2008,IEDM 2008,IEEE International,vol.,no.,pp.1-4,15-17(Dec.2008)at 2,上述期刊內(nèi)容將通過(guò)引用并入的方式，全文收載于本說(shuō)明書之中。由于存儲(chǔ)層的增加也促使串行選擇線12的數(shù)量增加，因而也會(huì)導(dǎo)致電力消耗增加并減緩裝置的操作速度。

于圖2的傳統(tǒng)排列中，接地選擇線13在位線方向(bit line direction)具有與字線導(dǎo)電層11近乎相同的寬度。換言之，每個(gè)區(qū)塊只有一個(gè)接地選擇線。因此，當(dāng)活化下方選擇柵極以活化一行存儲(chǔ)單元，此一相同的動(dòng)作也會(huì)活化區(qū)塊中下方選擇柵極的其他存儲(chǔ)單元。因此，共享被活化的下方選擇線的未被選擇的柱狀體會(huì)連接至源極，如此更進(jìn)一步加劇了通過(guò)電壓干擾的問(wèn)題。

上述并入的Komori的期刊以下述方式解決此問(wèn)題。通過(guò)改變接地選擇線13(其在圖2中被繪示得較像是平板)的布線與空間格局使其與串行選擇線12的布線與空間格局相同，藉以使串行選擇線和接地選擇線可以同步打開和關(guān)閉。在Komori的概念中，接地選擇線13具有與位于其上方數(shù)層高度的串行選擇線12，大致相同的橫向格局和位置。此結(jié)構(gòu)允許控制電路僅活化位于所欲選擇的存儲(chǔ)單元行(desired rows of memory cells)中柱狀體的的上方與下方選擇線，不需要同時(shí)活化在此區(qū)塊中任何其他存儲(chǔ)單元的下方選擇柵極。然而，Komori的結(jié)構(gòu)大幅地降低位線方向的位密度，因?yàn)椴粌H設(shè)計(jì)規(guī)則需要針對(duì)串行選擇線相對(duì)于一行柱狀體之間的潛在錯(cuò) 位排列(potential misalignment)來(lái)分配余?？臻g(margin)，其也需要分配額外的余?？臻g給接地選擇線，而此舉將使位線相對(duì)于該行柱狀體于相反方向錯(cuò)位排列。

于上述并入引用的Komori中，另外提出一個(gè)解決通過(guò)電壓干擾問(wèn)題的結(jié)構(gòu)。于Komori中，一管狀的位可變成本(Pipe-shaped Bit Cost Scalable,P-BiCS)閃存被提出，其是由彎折成U型的管狀與非門串行所組成，而非由直線型的管狀與非門串行所組成。兩個(gè)相鄰的柱狀體在底部被水平地連接在一起，通過(guò)所謂的管道連接法(pipe-connection)。因此，與非門串的兩端位于或接近于此結(jié)構(gòu)的頂部而非位于此結(jié)構(gòu)的底部。特別是，串行選擇線和接地選擇線兩者都位于結(jié)構(gòu)的頂部，消除了彌補(bǔ)接地選擇線在結(jié)構(gòu)底部因?yàn)榫€距(line-space)的潛在錯(cuò)位排列所需的設(shè)計(jì)規(guī)則余?？臻g的需求。然而，因?yàn)樾枰谂c非門串的兩列柱狀體之間形成較深的狹縫以分別地控制位于同一串行且與相同字線導(dǎo)電層交叉的兩個(gè)存儲(chǔ)單元，此舉又會(huì)損失一些密度改善的成效。

因此，有需要?jiǎng)?chuàng)造出一種可靠的解決方案，在增加立體存儲(chǔ)器結(jié)構(gòu)的位線密度同時(shí)降低其所引發(fā)的負(fù)面沖擊，以得到較佳的芯片良率、更緊密、效能更強(qiáng)大的電路、裝置或系統(tǒng)。

另，本申請(qǐng)案引用(makes reference)下列美國(guó)專利申請(qǐng)案，此處通過(guò)引用并入(incorporated by reference)的方式，將所有專利全文收載于本說(shuō)明書之中：

2014年1月17提出申請(qǐng)，編號(hào)14/157,550，標(biāo)題為「三維半導(dǎo)體裝置(THREE-DIMENSIONAL SEMICONDUCTOR DEVICE)」的美國(guó)申請(qǐng)案。

2014年12月24提出申請(qǐng)，編號(hào)14/582,848，標(biāo)題為「高速垂直通道的三維與非門存儲(chǔ)器的平行四邊形單元胞設(shè)計(jì)(PARALLELOGRAM CELL DESIGN FOR HIGH SPEED VERTICAL CHANNEL 3D NAND MEMORY)」，發(fā)明人為陳士鴻的美國(guó)申請(qǐng)案。

2014年12月24提出申請(qǐng)，編號(hào)14/582,963，標(biāo)題為「高速垂直通道的三維與非門存儲(chǔ)器的扭轉(zhuǎn)陣列設(shè)計(jì)(TWISTED ARRAY DESIGN FOR HIGH SPEED VERTICAL CHANNEL 3D NAND MEMORY)」，發(fā)明人為陳士鴻的美國(guó)申請(qǐng)案。

2015年3月3提出申請(qǐng)，編號(hào)14/637,187，標(biāo)題為「垂直薄通道柵存儲(chǔ)器(VERTICAL THIN-CHANNEL MEMORY)」，發(fā)明人為呂函庭的美國(guó)申請(qǐng)案。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明技術(shù)提供一種存儲(chǔ)器裝置，具有平行于基板的多個(gè)導(dǎo)電層的多層堆棧結(jié)構(gòu)，每一個(gè)導(dǎo)電層被分割成多條字線。多個(gè)柱狀體正交于基板，每一個(gè)柱狀體包括多個(gè)以串聯(lián)方式連接的存儲(chǔ)單元，位于此柱狀體與這些導(dǎo)電層的交叉點(diǎn)上。多條串行選擇線平行于基板并位于這些導(dǎo)電層之上，每一條串行選擇線與柱狀體中一各自不同的柱狀體子集(a respective distinct subset of pillars)相交，并在這些柱狀體與串行選擇線的每一交叉點(diǎn)分別定義出一柱狀體串行選擇柵極。多條平行的位線，布置成一層平行基板并位于串行選擇線之上，每一條位線疊置于一各自不同的柱狀體子集上，且每一個(gè)柱狀體位于這些位線之一的下方。每一條字線導(dǎo)電層下方是多條接地選擇線，平行于基板且位于這些導(dǎo)電層之下，每一條接地選擇線與一各自不同的柱狀體子集相交，并在這些柱狀體與接地選擇線的每一交叉點(diǎn)上分別定義出一柱狀體接地選擇柵極。接地選擇線位于每一條字線下方的數(shù)量大于1，但少于串行選擇線位于每一條字線上的數(shù)量。此技術(shù)允許設(shè)計(jì)者通過(guò)在不同實(shí)施例中改變每一區(qū)塊中彼此分離的接地選擇線的數(shù)量，來(lái)權(quán)衡在位線方向的密度以利于降低通過(guò)電壓干擾。

前述的發(fā)明內(nèi)容僅是針對(duì)本發(fā)明的各種面向(aspect)提供基礎(chǔ)的理解。本發(fā)明內(nèi)容并非用以識(shí)別本發(fā)明的關(guān)鍵或必要的元件，也非用以描繪本發(fā)明權(quán)利要求范圍的輪廓。其目的僅是以簡(jiǎn)化的方式展現(xiàn)本發(fā)明的概念，以作為后述的詳細(xì)實(shí)施方式的序幕。本發(fā)明的特定面向(aspects)將以權(quán)利要求范圍、說(shuō)明書以及圖式詳述于下。

附圖說(shuō)明

本發(fā)明將參照所附圖式對(duì)具體實(shí)施例進(jìn)行描述，其中：

圖1繪示一行管狀BiCS快閃存儲(chǔ)單元的水平剖面圖。

圖2繪示一三維半導(dǎo)體裝置的透視圖。

圖3是繪示圖2的部分結(jié)構(gòu)的上視圖。

圖4是繪示圖2的部分結(jié)構(gòu)的上視圖，尺寸等比例縮小以容納更多位線和串行選擇線。

圖5A與圖5B(統(tǒng)稱圖5)是繪示圖2的三維存儲(chǔ)器結(jié)構(gòu)的兩種視圖。

圖6A與圖6B(統(tǒng)稱圖6)是繪示并入本發(fā)明的特征的三維存儲(chǔ)器結(jié)構(gòu)的兩種視圖。

圖7A、圖7B和圖7C(統(tǒng)稱圖7)是繪示并入本發(fā)明的特征的另一三維存儲(chǔ)器結(jié)構(gòu)的兩種視圖。

圖8A、圖8B和圖8C(統(tǒng)稱圖8)是繪示并入本發(fā)明的特征的又一三維存儲(chǔ)器結(jié)構(gòu)的兩種視圖。

圖9是繪示圖7的部分結(jié)構(gòu)的另一視圖。

圖10是繪示具有本發(fā)明特征(aspects)的一存儲(chǔ)器區(qū)塊的電路圖(electrical view)。

【符號(hào)說(shuō)明】

10：基板

11、511、611、711：導(dǎo)電層

12、512、612、712、912、1012：串行選擇線

13、28(28A、28B)、528(528A、528B)、628(628A、628B、628C、628D)、728(728A-728D)、928(928A、928B、928C、928D、928E、928F、928G、928H)、1028A：接地選擇線

15、515、615、715、815、915：柱狀體

20、720、820、920、BL1…BLn：位線

22：觸點(diǎn)

24：金屬內(nèi)聯(lián)機(jī)

26(26A、26B)、526(526A、526B)、626(626A、626B)、726(726A、726B)、926(926A、926B、926C、926D)、1026A：字線

110：核心

111：接縫

112：第一氧化硅層

113、ONO：氮化硅層

114：第二氧化硅層

115：柵極環(huán)繞式字線

502、602：位線方向

930：區(qū)域

1015：存儲(chǔ)器串

P_GSL：接地選擇線被隔開的間距

P_SSL：串行選擇線被隔開的間距

P_WL：字線被隔開的間距

X、Y：橫向空間維度

Z：垂直空間維度

具體實(shí)施方式

以下說(shuō)明內(nèi)容可提供任何該技術(shù)領(lǐng)域中具有通常知識(shí)者具以使用、制作本發(fā)明。該說(shuō)明內(nèi)容僅針對(duì)特定運(yùn)用與需求背景提供。技術(shù)領(lǐng)域中具有通常知識(shí)者可對(duì)被揭露的實(shí)施例進(jìn)行潤(rùn)飾，且此處所揭露的一般原則將可適用于其他實(shí)施例與應(yīng)用，而不會(huì)脫離本發(fā)明的精神范圍。因此，實(shí)施例的提出，僅是用以例示本發(fā)明的技術(shù)特征，并非用以限定本發(fā)明的權(quán)利要求范圍。

圖5A與圖5B(統(tǒng)稱圖5)是繪示圖2的傳統(tǒng)三維存儲(chǔ)器結(jié)構(gòu)的兩種視圖。圖5A是在圖2沿著剖面線A-A’的剖面圖，且圖5B是繪示圖5A左半邊結(jié)構(gòu)的上視圖。剖面線A-A’亦顯示于圖5B中。由此二圖可以看出，此結(jié)構(gòu)包括多個(gè)如圖1所繪示的柱狀體515。此結(jié)構(gòu)也包括多條串行選擇線512(16條顯示于圖5A中，且其中8條出現(xiàn)在圖5B中)。此二圖亦繪示四個(gè)字線導(dǎo)電層511，平行基板(未繪示)而形成，且位于串行選擇線512下方。字線導(dǎo)電層511是橫向斷開(split laterally)，因此每一層包含兩個(gè)彼此分離的字線526A和526B(統(tǒng)稱526)，在位線方向彼此隔開。字線526A和526B是「彼此分離」的意義是指，他們與控制電路的鏈接允許他們被驅(qū)動(dòng)至不同層級(jí)(levels)；他們永遠(yuǎn)不會(huì)被連接一起。每一條字線526與每一個(gè)柱狀體515的相交處定義出一個(gè)存儲(chǔ)單元，且由于存儲(chǔ)單元是沿著一個(gè)柱狀體515加以串聯(lián)，該柱狀體定義出一「串(string)」的存儲(chǔ)單元。位 線并未繪示于圖5A與圖5B中，但他們形成在平行于基板且位于串行選擇線512上方的一個(gè)階層中，且一般是正交于串行選擇線512。每一條位線分別疊置于一個(gè)柱狀體515上，每一個(gè)柱狀體515位于一條位線下方。箭頭502代表位線方向。圖5A中亦顯示接地選擇線528A和528B(統(tǒng)稱528)，分別位于字線526A和526B下方。柱狀體515亦顯示于圖5A中，在位線方向上每條串行選擇線512對(duì)應(yīng)一個(gè)柱狀體。字線526A與接地選擇線528A亦顯示于圖5B中，但字線526B與接地選擇線528B并未顯示于其中。圖5B亦顯示字線526A與接地選擇線528A的階梯狀接觸結(jié)構(gòu)。為了清楚繪示起見(jiàn)，于圖5B中省略柱狀體515的繪示。

如此處所使用的「橫向」空間維度(“l(fā)ateral”dimensions)是指平行于基板的空間維度。例如，于圖2中標(biāo)示為X軸和Y軸的空間維度即為此處所說(shuō)的「橫向」空間維度，而標(biāo)示為Z軸的空間維度有時(shí)稱作「垂直」空間維度。此外，此處所述的位于其他階層「之上(above)」或「之下(below)」的一特定階層，在不同實(shí)施例中，可以通過(guò)一或多層的中間層(interveninglayers)而與其他階層分開。如果沒(méi)有使用中間層，則此處即使用「正上方(immediately above)」或「正下方(immediately below)」一詞。相同的解釋方式也適用于描述「疊置(superposing)」于其他階層上、位于其他階層「下方(underlying)」或位于其他階層「之上(over)」的一特定階層。

在操作中，可以通過(guò)活化柱狀體515的串行選擇柵極與接地選擇柵極來(lái)選擇一存儲(chǔ)單元串行，藉此將此存儲(chǔ)單元串行的一末端連接至一位線(未繪示)，且將此存儲(chǔ)單元串行的另一末端連接該至一共同源極線CSL(未繪示)。通過(guò)提供一適當(dāng)?shù)挠嵦?hào)給與柱狀體515交叉的串行選擇線512來(lái)活化串行選擇柵極，且通過(guò)提供一適當(dāng)?shù)挠嵦?hào)給接地選擇線528來(lái)活化接地選擇柵極。盡管以「接地(ground)」選擇柵極和「接地」選擇線命名，但理應(yīng)理解的是，在不同實(shí)施例中，共同源極線可以具有除了接地以外的電位。

如圖5所繪示，為了滿足工藝裕度，在位線方向上的每一對(duì)串行選擇線之間需要有一定的距離(spacing)。在位線方向上橫向的每一對(duì)接地選擇線528之間也需要一定的距離，且在串行選擇線512的邊緣和字線526的邊緣之間也需要余?？臻g。這兩個(gè)方面的考慮增加了兩條串行選擇線512之間，橫跨在兩字線526間的斷開處的間距。因此，可以看出，在位線方 向上用來(lái)隔開串行選擇線512的間距(pitch)P_SSL小于(于圖5中二者的比值大于8倍)在位線方向上用來(lái)隔開接地選擇線528被的間距P_GSL。且在位線方向上用來(lái)隔開字線526的間距P_WL與在位線方向上用來(lái)隔開接地選擇線528的間距P_GSL相同。需要注意的是，橫跨于同一條接地選擇線528的寬度(在位線方向)上的間距P_SSL是不變的，但橫跨于一條以上接地選擇線的寬度(在位線方向)上的間距P_SSL是可以改變的。為了討論的目的，位于一給定寬度范圍內(nèi)的間距P_SSL被認(rèn)定為是在此寬度范圍內(nèi)的最小間距。相同的規(guī)則在此也適用于間距P_GSL與P_WL。

此外，于一些實(shí)施例中，兩條以上的字線是橫向地相互交叉(interdigitated)。參見(jiàn)，例如2015年3月3提出申請(qǐng)，編號(hào)14/637,187，標(biāo)題為「垂直薄通道柵存儲(chǔ)器(VERTICAL THIN-CHANNEL MEMORY)」，發(fā)明人為呂函庭的美國(guó)申請(qǐng)案，該專利內(nèi)容是通過(guò)引用并入的方式，全文收載于本說(shuō)明書之中。此申請(qǐng)案描述一種結(jié)構(gòu)安排，其中導(dǎo)電層橫向斷開為彼此分離的偶數(shù)與奇數(shù)字線，且在位線方向上彼此相互交叉。于此結(jié)構(gòu)安排之中，每一條字線(偶數(shù)或奇數(shù))的「寬度范圍」，在此處，被認(rèn)定是在位線方向上跨過(guò)整條字線的距離，這包括其他字線所占據(jù)的部分的距離。于此實(shí)施例中每一條字線(偶數(shù)或奇數(shù))的「間距」P_WL在此處被認(rèn)為是字線的寬度加上該字線至下一個(gè)出現(xiàn)的相同型態(tài)的字線(偶數(shù)或奇數(shù))的近邊(near edge)的距離。相同的規(guī)則在此也適用于間距P_SSL與P_GSL。

以另一種方式觀看圖5的結(jié)構(gòu)，可以看出覆蓋在一條接地選擇線528上面的串行選擇線的數(shù)量N_SSL大于1(于圖5中是8)，且在一條字線下方的接地選擇線528的數(shù)量N_GSL(每個(gè)區(qū)塊中接地選擇線的數(shù)量)正好是一。

再以另一種方式觀看圖5的結(jié)構(gòu)，并考慮到典型的存儲(chǔ)器陣列在位線方向上會(huì)包括多于兩個(gè)以上的區(qū)塊，可以看出覆蓋此陣列寬度(array width)的接地選擇線528的總數(shù)量N_GSL與覆蓋此陣列寬度的字線的數(shù)量N_WL相同，但與覆蓋此陣列寬度的串行選擇線的數(shù)量N_SSL不同(且于圖5中小于8倍)。

如上所提及的，圖2和圖5的結(jié)構(gòu)安排會(huì)遭受通過(guò)電壓干擾，因?yàn)?個(gè)接地選擇柵極(繪示于圖5中)共享一個(gè)單一共同的接地選擇線528。因此當(dāng)活化接地選擇柵極以活化一行柱狀體515時(shí)，其他七行共享相同接地 選擇線528的柱狀體將同時(shí)有害地被活化，進(jìn)而將這些柱狀體連接至源極線。

圖6A與圖6B(統(tǒng)稱圖6)是繪示并入本發(fā)明的特征的三維存儲(chǔ)器結(jié)構(gòu)的兩種視圖。圖6A是一概要的剖面圖，且圖6B是此相同結(jié)構(gòu)的上視圖。圖6A是沿著圖6B中的剖面線A-A’進(jìn)行繪示?？梢钥闯龃私Y(jié)構(gòu)包括多個(gè)柱狀體615，其可以是如圖1所繪示。另一方面，其也可以具有其他剖面特征。如另一例子，其可以是如上述引用且被并入本說(shuō)明書的美國(guó)專利號(hào)US 14/637187所描述(P1030220US，案卷號(hào)MXIC 2147-1A)所述的結(jié)構(gòu)。此結(jié)構(gòu)也包括12條串行選擇線612。此二圖亦繪示四條字線導(dǎo)電層611，平行于基板(未繪示)且位于串行選擇線612下方。如同圖5所繪示的結(jié)構(gòu)，字線導(dǎo)電層611也被橫向地分隔，因此每一個(gè)字線導(dǎo)電層611層成包含兩個(gè)在位線方向上彼此分離的字線626A和626B(統(tǒng)稱626)。箭頭602代表位線方向。柱狀體615亦顯示于圖6A中，在位線的方向上每條串行選擇線612對(duì)應(yīng)一個(gè)柱狀體。為了清楚繪示起見(jiàn)，于圖6B中省略柱狀體615的繪示。

圖6A亦繪示四條接地選擇線628A、628B、628C以及628D(統(tǒng)稱628)：接地選擇線628A與628B位在字線626A下方，且接地選擇線628C與628D在字線626B下方。因此相較于圖5，每一條接地選擇線628已經(jīng)一分為二。如此雖然某個(gè)程度減少了柱狀體在位線方向的平均密度，但卻是有利的，當(dāng)其中一條串行選擇線628被活化時(shí)，只有很少量的存儲(chǔ)單元會(huì)遭受到通過(guò)電壓干擾。理應(yīng)理解的是，于不同實(shí)施例中，只要每一條接地選擇線位于整數(shù)條串行選擇線612下方，每個(gè)區(qū)塊的接地選擇線可以被分裂為任何數(shù)量的片段(segments)。接地選擇線越狹窄，柱狀體在位線方向上的平均密度越低，但遭受通過(guò)電壓干擾的柱狀體數(shù)量越少。因此，于不同實(shí)施例中，通過(guò)改變每個(gè)區(qū)塊中彼此分離的接地選擇線628的數(shù)量，設(shè)計(jì)者可以在降低通過(guò)電壓干擾和降低位線方向的柱狀體密度兩者之間選擇一個(gè)折衷的點(diǎn)。而必須理解的是，在一些實(shí)施例中，只要至少一條接地選擇線位于至少兩條串行選擇線612的下方，不同的接地選擇線628在位線方向上可以具有不同的寬度。

如上述關(guān)于圖5所解釋，為了滿足工藝裕度，在位線方向上的每一對(duì) 串行選擇線612、每一對(duì)接地選擇線628以及每一對(duì)字線626之間都需要有一定的距離。在接地選擇線段開的兩側(cè)以及在字線段開的兩側(cè)也需要余裕空間。因此，可以看出，如同的5圖的結(jié)構(gòu)，在位線方向上用來(lái)隔開兩條串行選擇線612的最小間距P_SSL小于(于圖6中大于3倍)在位線方向上用來(lái)隔開兩條接地選擇線628的間距P_GSL。但不像圖5，在位線方向上用來(lái)隔開兩條接地選擇線628的間距P_GSL小于(于圖6中大于2倍)在位線方向上用來(lái)隔開兩條字線626的間距P_WL。于不同實(shí)施例中，在于位線方向上彼此鄰接的接地選擇線628的任何寬度上，接地選擇線的最小間距P_GSL大于串行選擇線612的最小間距P_SSL，但小于字線626的最小間距P_WL。優(yōu)選的是P_WL≥2*P_GSL，且更優(yōu)選的是P_WL>2*P_GSL。另外，優(yōu)選的是P_GSL≥2*P_SSL,且優(yōu)選的是P_GSL>2*P_SSL。

如此處所使用的描述方式中，所謂兩個(gè)項(xiàng)目彼此「鄰接」，是指如果他們沒(méi)有被另一相同型態(tài)的項(xiàng)目隔離。例如，兩條線被認(rèn)為是彼此「鄰接」，如果沒(méi)有中間線存在于他們之間，即使兩條線并沒(méi)有彼此碰觸。除非有明確要求，否則「鄰接」一詞并不需要二者要直接毗連。

以另一種方式觀看圖6的結(jié)構(gòu)，可以看出覆蓋在一條接地選擇線628上面的串行選擇線612的數(shù)量N_SSL大于1(于圖6中是3)，且優(yōu)選的是介于1和9之間。不像圖5的結(jié)構(gòu)，圖6的結(jié)構(gòu)具有一條以上的接地選擇線628位于一條字線下方。特別是，圖6中每個(gè)區(qū)塊接地選擇線的數(shù)量N_GSL是為2。于不同實(shí)施例中，對(duì)每一第i條字線626而言，位于此第i條字線下方的接地選擇線的數(shù)量N_GSLi，是介于1與疊置于此第i條字線上方的串行選擇線的數(shù)量N_SSLi之間。對(duì)于所有第i條字線而言，優(yōu)選地，位于每一第i條字線下方的接地選擇線628的數(shù)量N_GSLi是，且對(duì)于所有第i條字線而言，疊置于每一第i條字線上方的串行選擇線612的數(shù)量N_SSLi也相同。然而，在所有實(shí)施例中上述條件的任一者皆非必要，對(duì)于所有第i條字線而言，有可能需要額外的步驟才得以成功地操作一數(shù)量N_GSLi不相同或數(shù)量N_SSLi不相同或兩者皆不相同的實(shí)施例。

再以另一種方式觀看圖6的結(jié)構(gòu)，并考慮到典型的存儲(chǔ)器陣列在位線方向上包括有多于兩個(gè)以上的區(qū)塊，可以看出覆蓋此陣列寬度的接地選擇線的總數(shù)量N_GSL與覆蓋此陣列寬度的串行選擇線的數(shù)量N_SSL以及與覆蓋 此陣列寬度的字線的數(shù)量N_WL二者皆不相同。優(yōu)選的是N_SSL>N_GSL，且優(yōu)選的是N_GSL>N_WL。

每條串行選擇線多個(gè)柱狀體

于圖6的實(shí)施例中，每一行柱狀體615垂直于位線方向，且每一條串行選擇線612與單一行柱狀體相交。事實(shí)上可以通過(guò)柱狀體和串行選擇線的排列方式來(lái)增加密度，此方式是通過(guò)使每一條串行選擇線多行柱狀體相交。前述所引用已并入本說(shuō)明書中，于2014年12月24提出申請(qǐng)，編號(hào)14/582,848，標(biāo)題為「高速垂直通道的三維與非門存儲(chǔ)器的平行四邊形單元胞設(shè)計(jì)(PARALLELOGRAM CELL DESIGN FOR HIGH SPEED VERTICAL CHANNEL 3D NAND MEMORY)」，發(fā)明人為陳士鴻的美國(guó)申請(qǐng)案，描述了一種類型的柱狀體排列方式，其大致上描述柱狀體排列在一具有非矩形平行四邊形(non-rectangular parallelogram)的單位格子(unit cell)的規(guī)律網(wǎng)格(regular grid)上。這些柱狀體可被排列而定義出多條平行柱狀體扁平電纜(parallel pillar lines)，這些柱狀體扁平電纜與這些位線相交夾銳角(acute angle)θ(θ>0°)，每一條柱狀體扁平電纜具有一個(gè)以上的柱狀體，所有的柱狀體扁平電纜都只和這些串行選擇線中的一條相交。

相似地，前述所引用已并入本說(shuō)明書中，于2014年12月24提出申請(qǐng)，編號(hào)14/582,963，標(biāo)題為「高速垂直通道的三維與非門存儲(chǔ)器的扭轉(zhuǎn)陣列設(shè)計(jì)(TWISTED ARRAY DESIGN FOR HIGH SPEED VERTICAL CHANNEL 3D NAND MEMORY)」，發(fā)明人為陳士鴻的美國(guó)申請(qǐng)案，描述了另一種類型的柱狀體排列方式，其大致上描述柱狀體排列在相對(duì)于位線旋轉(zhuǎn)的一規(guī)則網(wǎng)格上。網(wǎng)格可以具有正方形、矩形或菱形的格子單元，且可以相對(duì)于位線旋轉(zhuǎn)一個(gè)θ角度，其中tan(θ)＝±X/Y，且其中X和Y為互質(zhì)數(shù)的整數(shù)。串行選擇線可以被制備成具有足夠?qū)?，藉以與位于格子單元的一側(cè)的兩個(gè)柱狀體相交，或與格子單元的所有柱狀體相交，或具有足夠?qū)捯耘c位于兩個(gè)或更多非相鄰的格子單元中的柱狀體相交。

平行四邊形排列的柱狀體和扭轉(zhuǎn)陣列排列的柱狀體允許高密度的位線，可通過(guò)所增加的平行操作(parallel)，來(lái)達(dá)到較高的數(shù)據(jù)處理速率。其也減少串行選擇線的數(shù)量，通過(guò)降低單元存儲(chǔ)單元電容來(lái)降低干擾、以及降低電力消耗，并進(jìn)一步增進(jìn)數(shù)據(jù)處理速率。

圖7A、圖7B和圖7C(統(tǒng)稱圖7)是繪示修飾圖6所得的結(jié)構(gòu)，其中增加串行選擇線在位線方向的寬度，且以每條串行選擇線所對(duì)應(yīng)的一平行四邊形柱狀體陣列取代了圖6中每條串行選擇線所對(duì)應(yīng)的單一個(gè)柱狀體。圖7A繪示一概要的結(jié)構(gòu)剖面圖，圖7B則繪示此相同結(jié)構(gòu)的上視圖。圖7A是沿著圖7B所示的剖面線A-A’所擷取的視圖。為了清楚繪示起見(jiàn)，圖7B中只有一個(gè)區(qū)塊(區(qū)塊1)顯示于圖7A中。由此二圖可以看出，此結(jié)構(gòu)包括12條串行選擇線712，只有其中6條顯示于圖7A中。此二圖亦僅繪示四條字線導(dǎo)電層711，平行于基板(未繪示)且位于串行選擇線712下方。如同在圖5與圖6中的結(jié)構(gòu)，字線導(dǎo)電層711是橫向斷開，而使每一層包含兩個(gè)在位線方向上彼此分離的字線726A和726B(統(tǒng)稱726)。只有相對(duì)應(yīng)于字線726A的區(qū)塊顯示于圖7A中。圖7C繪示一條串行選擇線712的一區(qū)域的上視圖，其顯示一個(gè)具有五行相鄰柱狀體的平行四邊形柱狀體715結(jié)構(gòu)安排的實(shí)施例，每一行柱狀體往正交于位線的方向平移，且相對(duì)于相鄰行(immediately adjacent row)的柱狀體平移了d/5的距離，其中d是柱狀體的最小間距。其結(jié)果可以容納5倍的位線720，因此大幅地增加了平行操作。字線的間距降低至p＝d/5，且單一的合并串行選擇線712將網(wǎng)格中串行選擇線的數(shù)量減少至原來(lái)的4/5，此舉可通過(guò)降低單元存儲(chǔ)單元電容來(lái)降低干擾和降低電力消耗，并更進(jìn)一步增進(jìn)數(shù)據(jù)處理速率。最后，因?yàn)楹喜⒋羞x擇線的使用，使得整個(gè)柱狀體網(wǎng)格對(duì)于串行選擇線際空間(inter-SSLs spacings)的設(shè)計(jì)準(zhǔn)則要求和柵極厚度設(shè)計(jì)準(zhǔn)則(gate thicknesses)在位線方向上的嚴(yán)重性降低。

相似地，圖8A、圖8B和圖8C(統(tǒng)稱圖8)是繪示修飾圖6所得的結(jié)構(gòu)，其中增加了串行選擇線在位線方向的寬度，且每條串行選擇線對(duì)應(yīng)的一柱狀體扭轉(zhuǎn)陣列取代了圖6中每條串行選擇線所對(duì)應(yīng)的單一個(gè)柱狀體。圖8A與圖8B等同于圖7A與圖7B，在此不重復(fù)描述。圖8C是繪示一條串行選擇線712的一區(qū)域的上視圖，其顯示一柱狀體815扭轉(zhuǎn)陣列結(jié)構(gòu)安排的實(shí)施例，其中柱狀體的正方形網(wǎng)格已經(jīng)被旋轉(zhuǎn)一角度θ＝arctan(3/4)，其大約為36.9°。柱狀體于此網(wǎng)格中正交于位線的橫向空間維度間的距離可以被幾何計(jì)算且是等于0.2d，其中d是柱狀體的最小間距。因此位線可以由一間距Pp＝0.2d隔開，導(dǎo)致可以被平行讀取的數(shù)據(jù)位(data bits)數(shù)量增加五 倍。此外，單一個(gè)串行選擇線712覆蓋多行柱狀體815。使用單一條串行選擇線712是可能的，這是因?yàn)椋捎谛D(zhuǎn)角度的關(guān)系，先前已經(jīng)沿著單一個(gè)位線排列相互對(duì)準(zhǔn)的多個(gè)柱狀體，現(xiàn)在被不同的位線所對(duì)準(zhǔn)。其結(jié)果是，一條串行選擇線712和一條位線820的交叉點(diǎn)仍可單獨(dú)識(shí)別出單一個(gè)柱狀體815。使用圖8C的網(wǎng)格，帶寬(bandwidth)增加五倍，且功率消耗和應(yīng)力降低五倍。此外，每個(gè)區(qū)塊中所需要的分離串行選擇線的數(shù)量大幅減少，也表示需要較少的譯碼器(decoders)，因而降低成本。

如上述關(guān)于圖6所解釋，于圖7與圖8的分?jǐn)嚅_的串行選擇線布局(topology)中，串行選擇線712在位線方向被隔開的最小間距P_SSL小于接地選擇線728A-728D(統(tǒng)稱為728)在位線方向被隔開的間距P_GSL。但不像圖5，接地選擇線728在位線方向被隔開的間距P_GSL小于字線726在位線方向被隔開的間距P_WL。此外，于圖7與圖8中，柱狀體在位線方向被隔開的間距P_P小于串行選擇線712在位線方向被隔開的間距P_SSL。因此在不同的實(shí)施例中，在沿著位線方向彼此鄰接的任何寬度的接地選擇線728上方，不僅接地選擇線728的最小間距P_GSL大于串行選擇線712的最小間距P_SSL，且也小于字線726的最小間距P_WL，但在位線方向用來(lái)隔開柱狀體的最小間距PP仍小于在位線方向用來(lái)隔開串行選擇線712的間距P_SSL。

以另一種方式觀看圖7與圖8的結(jié)構(gòu)，再次如上述關(guān)于圖6所解釋，于圖7與圖8中斷開的串行選擇線的布局中，覆蓋在一條接地選擇線728上面的串行選擇線712的數(shù)量N_SSL大于1，且接地選擇線728位于一條字線726下方的數(shù)量N_GSLi也是大于1。此外，于圖7與圖8中，在位線方向的柱狀體位于每一條串行選擇線下方的數(shù)量也是大于1。

再以另一種方式觀看圖7與圖8的結(jié)構(gòu)，再次如上述關(guān)于圖6所解釋，于圖7與圖8中斷開的串行選擇線的布局中，可以看出覆蓋此陣列寬度的接地選擇線的總數(shù)量N_GSL與覆蓋此陣列寬度的串行選擇線的數(shù)量N_SSL以及覆蓋此陣列寬度的字線的數(shù)量N_WL皆不相同。此外，于圖7與圖8中，在位線方向的柱狀體的數(shù)量N_p列也是大于在位線方向的串行選擇線712的數(shù)量N_SSL。

圖9繪示多個(gè)在本發(fā)明的實(shí)施例中可以展示存儲(chǔ)器陣列內(nèi)部的周期性圖案。圖9繪示使用圖7C的平行四邊形結(jié)構(gòu)安排來(lái)增加位線密度和降低 串行選擇線912的密度，但圖8C則是使用扭轉(zhuǎn)陣列結(jié)構(gòu)安排來(lái)被替。圖9的左半部是繪示存儲(chǔ)器陣列的部分結(jié)構(gòu)上視圖。顯示四個(gè)區(qū)塊的存儲(chǔ)單元：區(qū)塊1是由字線926A所定義，區(qū)塊2是由字線926B所定義，區(qū)塊3是由字線926C所定義以及區(qū)塊4是由字線926D所定義(統(tǒng)稱926)。每個(gè)區(qū)塊包含兩條接地選擇線，位于字線下方，且在位線方向彼此隔開。具體來(lái)說(shuō)，區(qū)塊1包含接地選擇線928A和928B，區(qū)塊2包含接地選擇線928C和928D，區(qū)塊3包含接地選擇線928E和928F以及區(qū)塊4包含接地選擇線928G和928H(統(tǒng)稱928)。每一條接地選擇線928位于三條串行選擇線912下方。圖9的右半部是繪示區(qū)域930的放大圖，僅顯示區(qū)塊1和區(qū)塊2在位線方向上的一個(gè)條帶(strip)。位于平行四邊形的結(jié)構(gòu)安排中的個(gè)別柱狀體915是可見(jiàn)于此一放大圖中。在位線方向的間距P_p是被標(biāo)示為柱狀體915的最小間距；P_SSL被標(biāo)示為串行選擇線912的最小間距；P_GSL被標(biāo)示為接地選擇線928的最小間距以及P_WL被標(biāo)示為字線926的最小間距。因此整個(gè)陣列沿字線方向柱狀體915是以最小周期P_p重復(fù)出現(xiàn)；串行選擇線912是以較大(next smallest)周期P_SSL重復(fù)出現(xiàn)；接地選擇線928是以再大一點(diǎn)的周期P_GSL重復(fù)出現(xiàn)；字線926是以最大的周期P_WL重復(fù)出現(xiàn)。優(yōu)選地字線926不重復(fù)出現(xiàn)超過(guò)4096次。

圖10繪示具有本發(fā)明的特征(aspect)的一存儲(chǔ)器區(qū)塊的電路圖。如圖所示，存儲(chǔ)器包括N_p個(gè)以串聯(lián)方式連接多個(gè)存儲(chǔ)單元1004所組成的串行1015(24串顯示于圖10中)的。每一存儲(chǔ)單元串行1015具有N_C個(gè)(于圖10中顯示為4個(gè))存儲(chǔ)單元1004。每一個(gè)存儲(chǔ)單元1004是如圖1所顯示的結(jié)構(gòu)，且電性結(jié)構(gòu)包括一源極一漏極以及一控制柵極。由于在許多晶體管中源極和漏極的電性互換(electrical interchangeability)，這兩個(gè)端點(diǎn)在此處有時(shí)統(tǒng)稱作「電流通道端點(diǎn)(current path terminals)」。

每一存儲(chǔ)單元串行1015亦包括一串行選擇柵極1006與一接地選擇柵極1008，以串聯(lián)方式連接于此串行的存儲(chǔ)單元1004的相對(duì)兩末端(oppsite ends)，更具體地，每一個(gè)串行選擇柵極1006與接地選擇柵極1008包括一個(gè)控制柵極電極和兩個(gè)電流通道端點(diǎn)，且電流通端點(diǎn)是以串聯(lián)方式連接于串行的存儲(chǔ)單元1004的電流通路終端。

此一存儲(chǔ)器亦包括N_C條(于圖10中顯示為4條)彼此分離的字線 1026A，一條字線1026A相對(duì)應(yīng)一條存儲(chǔ)單元串行1015中的每一個(gè)存儲(chǔ)單元1004。每一條字線1026A連接至區(qū)塊中所有存儲(chǔ)單元串行1005相對(duì)應(yīng)的存儲(chǔ)單元1004的控制柵極電極。

存儲(chǔ)器中的串行選擇柵極1006被分割成N_SSL個(gè)，且N_SSL>1(于圖10中顯示為6個(gè))，的包含不同串行選擇柵極1006的子集。因此所有子集都是「非空集合(non-null)」，意指每一個(gè)子集包括至少一個(gè)串行選擇柵極1006。每一個(gè)子集于圖10中包含四個(gè)串行選擇柵極1006。此存儲(chǔ)器也包括N_SSL條彼此分離的串行選擇線1012，每一條連接至一相對(duì)應(yīng)串行選擇柵極子集中的所有串行選擇柵極1006的控制柵極電極。

存儲(chǔ)器中的接地選擇柵極1008被分割成不同的數(shù)量N_GSL，其中N_GSL>1(于圖10中顯示為2個(gè))，的接地選擇柵極1008的不同非空集合子集。每一個(gè)接地選擇柵極1008的子集，于圖10中，包含了12個(gè)存儲(chǔ)單元串行1015中的接地選擇柵極。此存儲(chǔ)器也包括N_GSL個(gè)彼此分離的接地選擇線1028A，每一條連接至一相對(duì)應(yīng)接地選擇柵極子集中的所有接地選擇柵極1008的控制柵極電極。

于圖10中，在一般情況下，區(qū)塊中接地選擇線的數(shù)量N_GSL大于1。此外，區(qū)塊中串行選擇線的數(shù)量N_SSL不同于(優(yōu)選的是大于)區(qū)塊中接地選擇線的數(shù)量N_GSL。優(yōu)選地，然而，N_SSL不會(huì)超過(guò)八倍的N_GSL。

值得注意的是，圖10代表圖6、圖7以及圖8中所有結(jié)構(gòu)的電路圖。于圖6中，在位線方向上，每一條串行選擇線612僅與一個(gè)柱狀體615相交，但是在垂直位線方向(即垂直圖6A的頁(yè)面)上與多個(gè)柱狀體相交。于圖10中的結(jié)構(gòu)安排是滿足此要求的，因?yàn)樵谝粋€(gè)串行選擇線1012子集中的每一個(gè)存儲(chǔ)單元串行1015被連接至(在圖示的頂部)不同的位線。相同的位線連接次序會(huì)在所有的串行選擇線1012子集中重復(fù)。也就是說(shuō)，如果四條位線被連接至一個(gè)串行選擇線子集中的四條記憶串行1015的頂部，且被編號(hào)為BL1、BL2、BL3與BL4，則相同的四條位線BL1、BL2、BL3與BL4也會(huì)連接至每一其他串行選擇線子集中相對(duì)應(yīng)存儲(chǔ)單元串行1015的頂部。

相反地，于圖7與圖8中，在位線方向上，每一條串行選擇線712與多個(gè)柱狀體715/815相交。然而，于圖7與圖8中，在垂直位線方向上柱 狀體[與串行選擇線相交的數(shù)量]被抵消(offset)，使得在每一條串行選擇線712之上，每一條位線僅與這些圖中可見(jiàn)的一個(gè)柱狀體相交。也就是說(shuō)，一條串行選擇線712和一條位線的相交處仍可獨(dú)特識(shí)別出一個(gè)明確的柱狀體715/815。因此，在圖7或圖8中，五個(gè)與其中一條串行選擇線線712相交的柱狀體會(huì)將其頂部連接至五條不同的位線，且這些相同的位線會(huì)重復(fù)用于每一條串行選擇線712。于圖10中，這種結(jié)構(gòu)安排是滿足此要求的，因?yàn)?，同樣地，每一個(gè)存儲(chǔ)器串1015于一個(gè)串行選擇線1012子集中，會(huì)將其頂部連接至不同的位線，且位線的相同連接次序會(huì)在所有串行選擇線1012的子集中重復(fù)出現(xiàn)。

理應(yīng)注意的是，圖10的電路圖也代表一個(gè)混和結(jié)構(gòu)(hybrid structure)，例如在位線方向上，每一條串行選擇線712僅與715/815這兩個(gè)柱狀體相交。在此情況下，于每一個(gè)串行選擇線1012子集中的存儲(chǔ)單元串行1015代表示兩柱狀體715/815，每一條相交兩列柱狀體715/815，其中柱狀體在垂直位線方向上彼此抵消。因此同樣地，所有四個(gè)柱狀體以其頂部連接至不同的四條位線。此混合結(jié)構(gòu)也通過(guò)下述特征適當(dāng)?shù)谋憩F(xiàn)于圖10中，其中每一個(gè)存儲(chǔ)單元串行1015于一個(gè)串行選擇線1012子集中以其頂部連接至不同的位線，且位線的相同連接次序在所有串行選擇線1012的子集中重復(fù)。

還要注意的是，一個(gè)典型的存儲(chǔ)器裝置具有多個(gè)如圖10所繪適的記憶包區(qū)塊，每一個(gè)區(qū)塊是由連接至單一條字線1026A的存儲(chǔ)單元1004控制柵極電極的集合所定義。每一個(gè)區(qū)塊典型的具有相同的N_SSL/N_GSL比例，但在所有實(shí)施例中，此要求并非必要。

本文所用的給定值(given value)是「響應(yīng)(responsive)」一個(gè)先前值(predecessor value)，是指如果此先前值影響了給定值。如果有中間工藝裝置、步驟或時(shí)段，給定值仍會(huì)「響應(yīng)」先前值。如果此中間工藝、裝置或步驟與一個(gè)以上的值結(jié)合，中間工藝、裝置或步驟的輸出信號(hào)被認(rèn)為是「響應(yīng)」每一個(gè)輸入值。如果給定值等于先前值，這僅僅是一個(gè)退化情況(degenerate case)，其中該給定值仍然被認(rèn)為是「響應(yīng)」該先前值。給定值對(duì)另一值的「依賴程度(dependency)」也可作類似的定義。

本文所用的某一信息項(xiàng)目(an item of information)的「識(shí)別 (identification)」，并不需要該信息項(xiàng)目的直接說(shuō)明(direct specification)。信息可以通過(guò)間接的一個(gè)或多層(one or more layers of indirection)簡(jiǎn)單地參照一實(shí)體信息(actual information)進(jìn)而在某一個(gè)領(lǐng)域中被「識(shí)別(identified)」，或者通過(guò)識(shí)別一或多個(gè)不同的信息項(xiàng)目而被識(shí)別，其中這些不同的信息項(xiàng)目整體加總起來(lái)足以確定信息的實(shí)體項(xiàng)目(actual item of information)。此外，本文所用的術(shù)語(yǔ)「指出(indicate)」意思等于「辨別(identify)」。

本文揭露了個(gè)別獨(dú)立的技術(shù)特征或二個(gè)或多個(gè)這些獨(dú)立技術(shù)特征的組合。在某個(gè)程度上，該技術(shù)領(lǐng)域具有通常知識(shí)者可以基于本說(shuō)明書的整體說(shuō)明，按照一般知識(shí)來(lái)實(shí)施這些個(gè)別獨(dú)立的技術(shù)特征與技術(shù)特征的組合。無(wú)論這些個(gè)別獨(dú)立的技術(shù)特征與技術(shù)特征的組合是否解決了本文所述的問(wèn)題，且不會(huì)限制本發(fā)明的權(quán)利要求范圍。本案所揭露的實(shí)施例可以包含這些個(gè)別獨(dú)立的技術(shù)特征與技術(shù)特征的組合?；谇笆隼碛桑景l(fā)明所屬技術(shù)領(lǐng)域中具有通常知識(shí)者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的更動(dòng)與潤(rùn)飾。

本發(fā)明前述的較佳實(shí)施例已經(jīng)被提供用于解釋和描述的目的。其并非意指窮盡的或限定本發(fā)明公開至精確的形式。明顯地，對(duì)于本領(lǐng)域業(yè)者是顯而易見(jiàn)的，當(dāng)可作許多潤(rùn)飾與更動(dòng)。例如，盡管在本文的實(shí)施例中是使用垂直通道的電荷儲(chǔ)存存儲(chǔ)單元來(lái)進(jìn)行描述，柱狀體與其他型態(tài)的存儲(chǔ)單元仍可以利用本發(fā)明的各方面技術(shù)特征，而不必實(shí)現(xiàn)本文所述的所有優(yōu)點(diǎn)。特別是，但不限于，各種變化類型、建議或本文有關(guān)技術(shù)背景的段落中任何和所有通過(guò)引用并入方式被納入本說(shuō)明書的內(nèi)容，都被納入本發(fā)明說(shuō)明書的實(shí)施例之中。另外，各種變化類形、建議或本文有關(guān)技術(shù)背景的段落中任何和所有通過(guò)引用并入方式被納入本說(shuō)明書的內(nèi)容，也都被認(rèn)為已被本案的其他實(shí)施例所教示。本文所描述的實(shí)施例僅是被選擇來(lái)對(duì)本發(fā)明的原理和其實(shí)際應(yīng)用作最好的解釋，進(jìn)而使本領(lǐng)域中具有通常知識(shí)者能夠理解本發(fā)明的各種實(shí)施例和各種適合于達(dá)到預(yù)期特定用途的修改與潤(rùn)飾。因此，本發(fā)明的保護(hù)范圍當(dāng)視隨附的權(quán)利要求范圍所界定的為準(zhǔn)。