本發(fā)明涉及存儲(chǔ)器，并且更特別地涉及雙生存儲(chǔ)器單元互連結(jié)構(gòu)。

背景技術(shù)：

圖1表示了包括在美國(guó)專利申請(qǐng)20130228846中描述的類型的存儲(chǔ)器單元M_i，j、M_i，j+1、M_i-1，j、M_{i-1，j+1}的存儲(chǔ)器平面(plane)結(jié)構(gòu)MA0。排(rank)‘i’的存儲(chǔ)器單元M_i，j、M_i，j+1屬于存儲(chǔ)器平面的物理頁(yè)P(yáng)G_i并被連接到字線WL_i-1，i和柵極控制線CGL_i。排‘i-1’的存儲(chǔ)器單元M_i-1，j、M_i-1，j+1屬于存儲(chǔ)器平面的排‘i-1’的物理頁(yè)P(yáng)G_i-1并被連接到字線WL_i-1，i和柵極控制線CGL_i-1。排‘j’的存儲(chǔ)器單元M_i，j、M_i-1，j可經(jīng)由位線B_j讀寫(xiě)訪問(wèn)，并且排‘j-1’的存儲(chǔ)器單元M_{i，j+1、}M_i-1，j+1可經(jīng)由位線B_j+1讀寫(xiě)訪問(wèn)。

每個(gè)存儲(chǔ)器單元包括浮置柵極晶體管(FG)，分別為T_i，j、T_{i，j+1、}T_i-1，j、T_i-1j+1。晶體管T_i，j、T_i-1，j的漏極(D)區(qū)域被連接到位線B_j并且晶體管T_i，j+1、T_i-1，j+1的漏極端子被連接到位線B_j+1。晶體管T_i，j、T_i，j+1的控制柵極CG被連接到柵極控制線CGL_i并且浮置柵極晶體管T_i-1，j、T_i-1，j+1的控制柵極CG被連接到柵極控制線CGL_i-1。

每個(gè)浮置柵極晶體管具有經(jīng)由選擇晶體管ST連接到源極線的它的源極(S)端子。存儲(chǔ)器單元M_i，j和M_i-1，j的選擇晶體管ST具有共用的選擇柵極CSG并且兩個(gè)存儲(chǔ)器單元相應(yīng)地被稱為‘雙生’。類似地，存儲(chǔ)器單元M_i，j+1和M_{i-1，j+1}為雙生存儲(chǔ)器單元并且它們的選擇晶體管ST具有共用的選擇柵極CSG。每個(gè)選擇柵極CGS是掩埋在存儲(chǔ)器平面MA0被嵌入其中的襯底中的豎直柵極，源極線SL同樣是被掩埋的。雙生存儲(chǔ)器單元的這些共用的選擇柵極CSG被連接到字線WL_i-_1，i。

這樣的存儲(chǔ)器單元可以經(jīng)由溝道被擦除或被編程，即通過(guò)將襯底置于正擦除或負(fù)編程電壓，通過(guò)Fowler-Nordheim效應(yīng)引起從它們的浮置柵極提取電荷或向它們的浮置柵極注入電荷。更具體地，擦除存儲(chǔ)器單元通過(guò)將施加到襯底的正電壓與施加到其浮置柵極晶體管的控制柵極的負(fù)電壓組合來(lái)實(shí)施，而雙生存儲(chǔ)器單元的浮置柵極晶體管的控制柵極接收正擦除抑制電壓用于阻止其被同時(shí)擦除。類似地，對(duì)存儲(chǔ)器單元編程可以通過(guò)將施加到有關(guān)位線和襯底的負(fù)電壓與施加到它的浮置柵極晶體管的控制柵極的正電壓組合來(lái)執(zhí)行，而雙生存儲(chǔ)器單元的浮置柵極晶體管的控制柵極接收負(fù)編程抑制電壓用于阻止其被同時(shí)編程。也可以通過(guò)熱電子注入，通過(guò)引起電流在位線中流動(dòng)來(lái)對(duì)存儲(chǔ)器單元進(jìn)行編程。

最后，存儲(chǔ)器單元通過(guò)向它的浮置柵極晶體管的控制柵極CG施加正電壓并且向?qū)?yīng)的位線施加正電壓來(lái)被讀取，而被連接到相同位線的雙生存儲(chǔ)器單元在它的控制柵極上接收負(fù)讀取抑制電壓，用于阻止其被同時(shí)讀取(前述申請(qǐng)的圖9)。

因此，該包括了雙生存儲(chǔ)器單元的常規(guī)存儲(chǔ)器平面結(jié)構(gòu)需要提供能夠?qū)⒄x取電壓施加到需要被讀取的存儲(chǔ)器單元的同時(shí)將負(fù)電壓讀取抑制電壓施加到它的雙生存儲(chǔ)器單元的字線解碼器。

技術(shù)實(shí)現(xiàn)要素：

可以希望對(duì)該存儲(chǔ)器平面結(jié)構(gòu)和雙生存儲(chǔ)器單元做出改進(jìn)，使得其可以在不將負(fù)讀取抑制電壓施加到雙生存儲(chǔ)器單元的情況下讀取存儲(chǔ)器單元。

本發(fā)明的實(shí)施例涉及一種在半導(dǎo)體襯底上的非易失性存儲(chǔ)器，包括存儲(chǔ)器單元的行和列，存儲(chǔ)器單元的列包括成對(duì)的雙生存儲(chǔ)器單元，每個(gè)雙生存儲(chǔ)器單元包括浮置柵極晶體管和選擇晶體管，所述選擇晶體管包括與雙生存儲(chǔ)器單元的選擇晶體管共用的選擇柵極；位線，每個(gè)位線連接到相同列的存儲(chǔ)器單元的浮置柵極晶體管的導(dǎo)電端子；柵極控制線，橫向于所述位線，連接到相同行的浮置柵極晶體管的控制柵極；以及，存儲(chǔ)器單元的每列兩個(gè)位線，并且其中相同列的兩個(gè)相鄰的雙生存儲(chǔ)器單元沒(méi)有連接到相同的位線，而相同列的兩個(gè)相鄰的非雙生存儲(chǔ)器單元連接到相同的位線。

根據(jù)一個(gè)實(shí)施例，針對(duì)存儲(chǔ)器單元的兩個(gè)相鄰列，存儲(chǔ)器包括：三個(gè)位線，被布置并被疊加在存儲(chǔ)器單元的第一列上方并且在三個(gè)不同的互連層級(jí)上；以及第四位線，被布置在存儲(chǔ)器單元的第二列上方。

根據(jù)一個(gè)實(shí)施例，存儲(chǔ)器包括：第一位線，排列在第一位線軸線上、在存儲(chǔ)器單元的第一列上方延伸，并通過(guò)第一導(dǎo)電路徑連接到第一列的浮置柵極晶體管，第一導(dǎo)電路徑包括穿過(guò)隔離層的過(guò)孔和布置在隔離層上的導(dǎo)電線的部分；第二位線，排列在第一位線軸線上，并通過(guò)第二導(dǎo)電路徑連接到第一列的浮置柵極晶體管，第二導(dǎo)電路徑包括穿過(guò)隔離層的過(guò)孔和布置在隔離層上的導(dǎo)電線的部分；第三位線，排列在第一位線軸線上，并通過(guò)第三導(dǎo)電路徑連接到存儲(chǔ)器單元的第二列的浮置柵極晶體管，第三導(dǎo)電路徑包括穿過(guò)隔離層的過(guò)孔和布置在隔離層上的導(dǎo)電線的部分；以及第四位線，排列在第二位線軸線上、在存儲(chǔ)器單元的第二列上方延伸，并通過(guò)第四導(dǎo)電路徑連接到浮置柵極晶體管，第四導(dǎo)電路徑包括穿過(guò)隔離層的過(guò)孔和布置在隔離層上的導(dǎo)電線的部分。

根據(jù)一個(gè)實(shí)施例，存儲(chǔ)器包括第一隔離層、第二隔離層、第三隔離層、第四隔離層和第五隔離層，第一位線在第二隔離層之上延伸，第二位線在第三隔離層之上延伸，第三位線在第五隔離層之上延伸，以及第四位線在第五隔離層之上延伸。

根據(jù)一個(gè)實(shí)施例，第一導(dǎo)電路徑包括：過(guò)孔，排列在第一位線軸線上、穿過(guò)第一隔離層；導(dǎo)電線的部分，排列在第一位線軸線上、被布置在第一隔離層上；以及過(guò)孔，排列在第一位線軸線上、穿過(guò)第二隔離層。

根據(jù)一個(gè)實(shí)施例，第二導(dǎo)電路徑包括：過(guò)孔，排列在第一位線軸線上、穿過(guò)第一隔離層；導(dǎo)電線的部分，從第一位線軸線一直延伸到第二位線軸線、被布置在第一隔離層上；過(guò)孔，排列在第二位線軸線上、穿過(guò)第二隔離層；導(dǎo)電線的部分，排列在第二位線軸線上、布置在第二隔離層上；過(guò)孔，排列在第二位線軸線上、穿過(guò)第三隔離層；以及，導(dǎo)電線的部分，從第二位線軸線一直延伸到第一位線軸線、布置在第三隔離層上。

根據(jù)一個(gè)實(shí)施例，第三導(dǎo)電路徑包括：過(guò)孔，排列在第二位線軸線上、穿過(guò)第一隔離層；導(dǎo)電線的部分，排列在第一位線軸線上、布置在第一隔離層上；過(guò)孔，排列在第一位線軸線上、穿過(guò)第二隔離層；導(dǎo)電線的部分，排列在第二位線軸線上，布置在第二隔離層上；過(guò)孔，排列在第二位線軸線上、穿過(guò)第三隔離層；導(dǎo)電線的部分，排列在第二位線軸線上、布置在第三隔離層上；過(guò)孔，排列在第二位線軸線上、穿過(guò)第四隔離層；導(dǎo)電線的部分，從第二位線軸線一直延伸到第一位線軸線，布置在第四隔離層上；以及過(guò)孔，排列在第一位線軸線上、穿過(guò)第五隔離層。

根據(jù)一個(gè)實(shí)施例，第四導(dǎo)電路徑包括：過(guò)孔，排列在第二位線軸線上、穿過(guò)第一隔離層；導(dǎo)電線的部分，排列在第一位線軸線上、布置在第一隔離層上；過(guò)孔，排列在第一位線軸線上、穿過(guò)第二隔離層；導(dǎo)電線的部分，排列在第二位線軸線上、布置在第二隔離層上；過(guò)孔，排列在第二位線軸線上、穿過(guò)第三隔離層；導(dǎo)電線的部分，排列在第二位線軸線上、布置在第三隔離層上；過(guò)孔，排列在第二位線軸線上、穿過(guò)第四隔離層；導(dǎo)電線的部分，布置在第四隔離層上；以及，過(guò)孔，排列在第二位線軸線上、穿過(guò)第五隔離層。

根據(jù)一個(gè)實(shí)施例，存儲(chǔ)器包括讀取電路和列解碼器，列解碼器被配置用于通過(guò)分配給列的兩個(gè)位線之一來(lái)讀取相同列的存儲(chǔ)器單元。

本發(fā)明的實(shí)施例還涉及一種在半導(dǎo)體襯底上制造非易失性存儲(chǔ)器的方法，存儲(chǔ)器包括成對(duì)的雙生存儲(chǔ)器單元，每個(gè)雙生存儲(chǔ)器單元包括浮置柵極晶體管和選擇晶體管，選擇晶體管包括與雙生存儲(chǔ)器單元的選擇晶體管共用的選擇柵極，方法包括下列步驟：制造存儲(chǔ)器單元的第一列和存儲(chǔ)器單元的第二列，存儲(chǔ)器單元包括成對(duì)的雙生存儲(chǔ)器單元中的每個(gè)雙生存儲(chǔ)器單元；制造第一位線，第一位線排列在第一位線軸線上、在存儲(chǔ)器單元的第一列上方延伸，并且通過(guò)第一導(dǎo)電路徑連接到第一列的非雙生存儲(chǔ)器單元的浮置柵極晶體管，第一導(dǎo)電路徑包括穿過(guò)隔離層的過(guò)孔和布置在隔離層上的導(dǎo)電線的部分；制造第二位線，第二位線排列在第一位線軸線上，并通過(guò)第二導(dǎo)電路徑連接到第一列的其他非雙生存儲(chǔ)器單元的浮置柵極晶體管，第二導(dǎo)電路徑包括：穿過(guò)隔離層的過(guò)孔和布置在隔離層上的導(dǎo)電線的部分；制造第三位線，第三位線排列在第一位線軸線上，并通過(guò)第三導(dǎo)電路徑連接到第二列的非雙生存儲(chǔ)器單元的浮置柵極晶體管，第三導(dǎo)電路徑包括穿過(guò)隔離層的過(guò)孔和布置在隔離層上的導(dǎo)電線的部分；以及，制造第四位線，第四位線排列在第二位線軸線上，在存儲(chǔ)器單元的第二列上方延伸，并通過(guò)第四導(dǎo)電路徑連接到第二列的其他非雙生存儲(chǔ)器單元的浮置柵極晶體管，第四導(dǎo)電路徑包括穿過(guò)隔離層的過(guò)孔和布置在隔離層上的導(dǎo)電線的部分。

根據(jù)一個(gè)實(shí)施例，方法包括下列步驟：制造第一隔離層、第二隔離層、第三隔離層、第四隔離層和第五隔離層，在第二隔離層上制造第一位線，在第三隔離層上制造第二位線，在第五隔離層上制造第三位線，以及在第五隔離層上制造第四位線。

根據(jù)一個(gè)實(shí)施例，制造第一導(dǎo)電路徑的步驟包括：制造過(guò)孔，過(guò)孔排列在第一位線軸線上、穿過(guò)第一隔離層；制造導(dǎo)電線的部分，導(dǎo)電線的部分排列在第一位線軸線上，布置在第一隔離層上；以及制造過(guò)孔，過(guò)孔排列在第一位線軸線上、穿過(guò)第二隔離層。

根據(jù)一個(gè)實(shí)施例，制造第二導(dǎo)電路徑的步驟包括：制造過(guò)孔，過(guò)孔排列在第一位線軸線上、穿過(guò)第一隔離層；制造導(dǎo)電線的部分，導(dǎo)電線的部分從第一位線軸線一直延伸到第二位線軸線、布置在第一隔離層上；制造過(guò)孔，過(guò)孔排列在第二位線軸線上、穿過(guò)第二隔離層；制造導(dǎo)電線的部分，導(dǎo)電線的部分排列在第二位線軸線上、布置在第二隔離層上；制造過(guò)孔，過(guò)孔排列在第二位線軸線上、穿過(guò)第三隔離層；以及，制造導(dǎo)電線的部分，導(dǎo)電線的部分從第二位線軸線一直延伸到第一位線軸線、布置在第三隔離層上。

根據(jù)一個(gè)實(shí)施例，制造第三導(dǎo)電路徑的步驟包括：制造過(guò)孔，過(guò)孔排列在第二位線軸線上、穿過(guò)第一隔離層；制造導(dǎo)電線的部分，導(dǎo)電線的部分排列在第一位線軸線上、布置在第一隔離層上；制造過(guò)孔，過(guò)孔排列在第一位線軸線上、穿過(guò)第二隔離層；制造導(dǎo)電線的部分，導(dǎo)電線的部分排列在第二位線軸線上、布置在第二隔離層上；制造過(guò)孔，過(guò)孔排列在第二位線軸線上、穿過(guò)第三隔離層；制造導(dǎo)電線的部分，導(dǎo)電線的部分排列在第二位線軸線上，布置在第三隔離層上；制造過(guò)孔，過(guò)孔排列在第二位線軸線上、穿過(guò)第四隔離層；制造導(dǎo)電線的部分，導(dǎo)電線的部分從第二位線軸線一直延伸到第一位線軸線、布置在第四隔離層上；以及，制造過(guò)孔，過(guò)孔排列在第一位線軸線上、穿過(guò)第五隔離層。

根據(jù)一個(gè)實(shí)施例，制造第四導(dǎo)電路徑的步驟包括：制造過(guò)孔，過(guò)孔排列在第二位線軸線上、穿過(guò)第一隔離層；制造導(dǎo)電線的部分，導(dǎo)電線的部分排列在第一位線軸線上、布置在第一隔離層上；制造過(guò)孔，過(guò)孔排列在第一位線軸線上、穿過(guò)第二隔離層；制造導(dǎo)電線的部分，導(dǎo)電線的部分排列在第二位線軸線上、布置在第二隔離層上；制造過(guò)孔，過(guò)孔排列在第二位線軸線上、穿過(guò)第三隔離層；制造導(dǎo)電線的部分，導(dǎo)電線的部分排列在第二位線軸線上、布置在第三隔離層上；制造過(guò)孔，過(guò)孔排列在第二位線軸線上、穿過(guò)第四隔離層；制造導(dǎo)電線的部分，導(dǎo)電線的部分布置在第四隔離層上；以及，制造過(guò)孔，過(guò)孔排列在第二位線軸線上、穿過(guò)第五隔離層。

附圖說(shuō)明

存儲(chǔ)器平面結(jié)構(gòu)、存儲(chǔ)器單元以及制造這種存儲(chǔ)器平面結(jié)構(gòu)和存儲(chǔ)器單元的方法的實(shí)施例將在隨后通過(guò)非限定性地參考附圖來(lái)進(jìn)行描述，附圖中：

-之前描述的圖1是常規(guī)存儲(chǔ)器平面結(jié)構(gòu)和雙生存儲(chǔ)器單元的電路圖，

-圖2是根據(jù)本發(fā)明的包括雙生存儲(chǔ)器單元雙目鏡(binocular)的存儲(chǔ)器平面的實(shí)施例的電路圖，

-圖3至圖7是示出制造雙生存儲(chǔ)器單元的方法的步驟的半導(dǎo)體襯底的頂視圖，

-圖8A、圖9、圖10A、圖11、圖12A、圖13、圖14A、圖15、圖16A、圖17A是示出制造雙生存儲(chǔ)器單元的方法的其他步驟的半導(dǎo)體襯底的頂視圖，

-圖8B、圖10B、圖12B、圖14B、圖16B、圖17B是對(duì)應(yīng)于圖8A、圖10A、圖12A、圖14A、圖16A、圖17A的頂視圖的透視圖，以及

-圖18是包括圖2中的存儲(chǔ)器平面的存儲(chǔ)器的電路圖。

具體實(shí)施方式

圖2是根據(jù)本發(fā)明的嵌入在半導(dǎo)體襯底中的存儲(chǔ)器平面MA1的實(shí)施例的電路圖。存儲(chǔ)器平面包括存儲(chǔ)器單元的行和列，這里示出八個(gè)存儲(chǔ)器單元C1，j、C2，j、C3，j、C4，j、C1，j+1、C2，j+1、C3，j+1、C4，j+1。每個(gè)存儲(chǔ)器單元包括：浮置柵極(FG)，分別為T1，j、T2，j、T3，j、T4，j、T1，j+1、T2，j+1、T3，j+1、T4，j+1；以及選擇晶體管ST，選擇晶體管ST的漏極(D)端子被連接到浮置柵極晶體管的源極(S)端子。

存儲(chǔ)器單元C1，j、C2，j、C3，j、C4，j屬于排j的列，并且存儲(chǔ)器單元C1，j+1、C2，j+1、C3，j+1、C4，j+1屬于排j+1的相鄰列。存儲(chǔ)器單元C1，j、C1，j+1屬于存儲(chǔ)器單元的第一行，或物理頁(yè)P(yáng)G1，并且它們的浮置柵極晶體管T1，j、T1，j+1具有連接到共用柵極控制線CGL1的控制柵極CG1。存儲(chǔ)器單元C2，j、C2，j+1屬于存儲(chǔ)器單元的第二行，或物理頁(yè)P(yáng)G2，并且它們的浮置柵極晶體管T2，j、T2，j+1具有連接到共用柵極控制線CGL2的控制柵極CG2。存儲(chǔ)器單元C3，j、C3，j+1屬于存儲(chǔ)器單元的第三行，或物理頁(yè)P(yáng)G3，并且它們的浮置柵極晶體管T3，j、T3，j+1具有連接到共用柵極控制線CGL3的控制柵極CG3。存儲(chǔ)器單元C4，j、C4，j+1屬于存儲(chǔ)器單元的第四行，或物理頁(yè)P(yáng)G4，并且它們的浮置柵極晶體管T4，j、T4，j+1具有連接到共用柵極控制線CGL4的控制柵極CG4。

在排j的列中，存儲(chǔ)器單元C1，j、C2，j是雙生存儲(chǔ)器單元并且它們的選擇晶體管ST包括連接到共用字線WL1，2的共用選擇柵極CSG1，2。類似地，存儲(chǔ)器單元C3，j、C4，j是雙生存儲(chǔ)器單元并且它們的選擇晶體管ST包括連接到共用字線WL3，4的共用選擇柵極CSG3，4。在排j+1的列中，存儲(chǔ)器單元C1，j+1、C2，j+1是雙生存儲(chǔ)器單元并且它們的選擇晶體管ST包括連接到共用字線WL1，2的共用選擇柵極CSG1，2。類似地，存儲(chǔ)器單元C3，j+1、C4，j+1是雙生存儲(chǔ)器單元并且它們的選擇晶體管ST包括連接到共用字線WL3，4的共用選擇柵極CSG3，4。成對(duì)的雙生存儲(chǔ)器單元的共用選擇柵極CSG1，2或CSG3，4是以制成在襯底中的導(dǎo)電溝槽的形式制造的被掩埋的豎直柵極，且選擇晶體管ST的源極(S)端子被連接到被掩埋的源極平面SL，該源極平面SL在存儲(chǔ)器單元被嵌入的襯底的區(qū)域下方延伸。

根據(jù)本發(fā)明的第一方面，存儲(chǔ)器平面MA1包括每列存儲(chǔ)器單元的兩個(gè)位線。因此，兩個(gè)位線B1，j、B2，j被分配到排j的列的存儲(chǔ)器單元，且兩個(gè)位線B1，j+1、B2，j+1被分配到排j+1的列的存儲(chǔ)器單元。仍根據(jù)本發(fā)明的該方面，兩個(gè)雙生存儲(chǔ)器單元被連接到被分配到它們所在的列的兩個(gè)位線中的不同的位線，而兩個(gè)相鄰但非雙生的存儲(chǔ)器單元被連接到相同的位線。

因此，在排j的列中：

-浮置柵極晶體管T1，j的漏極(D)端子經(jīng)由導(dǎo)電路徑1A連接到位線B1，j，

-浮置柵極晶體管T2，j的漏極端子經(jīng)由導(dǎo)電路徑23B連接到位線B2，j，

-浮置柵極晶體管T3，j的漏極端子經(jīng)由導(dǎo)電路徑23B連接到位線B2，j(存儲(chǔ)器單元C2，j與存儲(chǔ)器單元C3，j相鄰但不是其雙生)，以及

-浮置柵極晶體管T4，j的漏極端子經(jīng)由導(dǎo)電路徑4A連接到位線B1，j。

在排j+1的列中：

-浮置柵極晶體管T1，j+1的漏極端子經(jīng)由導(dǎo)電路徑1C連接到位線B1，j+1，

-浮置柵極晶體管T2，j+1的漏極端子經(jīng)由導(dǎo)電路徑23D連接到位線B2，j+1，

-浮置柵極晶體管T3，j+1的漏極端子經(jīng)由導(dǎo)電路徑23D連接到位線B2，j+1(存儲(chǔ)器單元C2，j+1與存儲(chǔ)器單元C3，j+1相鄰但不是其雙生)，以及

-浮置柵極晶體管T4，j+1的漏極端子經(jīng)由導(dǎo)電路徑4C連接到位線B1，j+1。

因此，每個(gè)存儲(chǔ)器單元可以通過(guò)它連接到的而它的雙生存儲(chǔ)器單元沒(méi)有連接到的位線，獨(dú)立于它的雙生存儲(chǔ)單元而被讀取。例如，在通過(guò)被施加到字線WL1，2的選擇電壓來(lái)選擇雙生存儲(chǔ)器單元C1，j、C2，j之后，并且在將讀取電壓施加到柵極控制線CGL1之后，存儲(chǔ)器單元C1，j可以經(jīng)由位線B1，j被讀取而無(wú)需將負(fù)讀取抑制電壓施加到雙生存儲(chǔ)器單元C2，j的柵極控制線CGL2，因?yàn)樵摯鎯?chǔ)器單元沒(méi)有連接到位線B1，j而是連接到位線B2，j。

提供這種具有掩埋的共用選擇柵極的雙生存儲(chǔ)器單元提供了大幅降低被存儲(chǔ)器單元占據(jù)的半導(dǎo)體表面的優(yōu)點(diǎn)，使得存儲(chǔ)器單元的兩個(gè)列之間的最小距離不再由它們的制造方法的限制來(lái)確定，而是由位線的制造方法的限制來(lái)確定。因此，位線以及它們的制造方法的公差對(duì)存儲(chǔ)器單元的兩個(gè)列之間的最小距離施加了影響，并因此通常確定了存儲(chǔ)器平面的空間要求。

更特別地，位線以并排布置在被沉積在存儲(chǔ)器單元上的電隔離層上的導(dǎo)電跡線的形式被制造，并通過(guò)穿過(guò)隔離層的被稱作“過(guò)孔”的豎直電接觸而被連接到存儲(chǔ)器單元。兩個(gè)導(dǎo)電跡線之間的距離和導(dǎo)電跡線的最小寬度是受制造方法的公差影響的參數(shù)(用于避免相鄰位線之間的短路)，并且確定存儲(chǔ)器單元的列的最小寬度。以示例方式，在‘90納米’(晶體管的溝道寬度)微電子領(lǐng)域的情況下，以鋁導(dǎo)電跡線的形式制造的位線可能通常呈現(xiàn)出120nm數(shù)量級(jí)的寬度，且兩個(gè)位線之間的最小距離是120nm的數(shù)量級(jí)，使得存儲(chǔ)器單元的列的最小寬度通常是240nm的數(shù)量級(jí)。

在常規(guī)制造方法的情況下，提供存儲(chǔ)器單元的每列的兩個(gè)位線因此涉及將存儲(chǔ)器單元的每列的寬度加倍，盡管兩個(gè)位線提供的優(yōu)點(diǎn)簡(jiǎn)化了讀取存儲(chǔ)器單元的過(guò)程，但這也是不可接受的。

因此，本發(fā)明的第二方面涉及一種用于存儲(chǔ)器平面MA1的制造方法，以在不增加存儲(chǔ)器單元的列的寬度的情況下制造每列的兩個(gè)位線。

該方法的一個(gè)實(shí)施例將在下面通過(guò)將制造圖2中的八個(gè)存儲(chǔ)器單元C1，j至C4，j+1以及四個(gè)對(duì)應(yīng)的位線B1，j至B2，j+1作為示例進(jìn)行描述。更具體地，制造這些存儲(chǔ)器單元的步驟將針對(duì)圖3至圖7進(jìn)行描述，并且制造位線B1，j至B2，j+1的步驟將針對(duì)圖8A至圖17B進(jìn)行描述。

圖3示出在半導(dǎo)體襯底PW中形成三個(gè)縱向STI(淺溝槽隔離)類型的隔離溝槽STI0、STI1、STI2的初始步驟，其中隔離溝槽STI0、STI1、STI2界定將在其中創(chuàng)建存儲(chǔ)器單元的兩個(gè)襯底帶S1，S2。該步驟通過(guò)在襯底中嵌入形成源極平面SL(在圖中不可見(jiàn))的摻雜掩埋層或嵌入多個(gè)互連的源極線SL的步驟而被執(zhí)行。在計(jì)劃通過(guò)熱電子注入來(lái)擦除存儲(chǔ)器單元的情況下，源極平面通常優(yōu)選為源極線。

在圖4所圖示的步驟期間，兩個(gè)導(dǎo)電溝槽通過(guò)下面方式而橫向于襯底帶S1、S2形成：刻蝕襯底，沉積介電層(不可見(jiàn))，然后沉積多晶硅P0(多晶體硅)層并將后者刻蝕直到僅保留導(dǎo)電溝槽P0。每個(gè)導(dǎo)電溝槽旨在形成字線WL1，2、WL2，3和存儲(chǔ)器單元的選擇晶體管ST的選擇柵極CSG兩者。

在圖5所圖示的步驟期間，隧道介電層D1被沉積在襯底PW上，然后旨在形成浮置柵極FG的兩個(gè)多晶硅P1帶通過(guò)刻蝕多晶硅層而形成在襯底帶S1，S2上方的層D1上。

在圖6圖示出其結(jié)果的步驟期間，介電層D2被沉積在襯底上和多晶硅帶P1上，然后多晶硅層被沉積在層D2上。多晶硅層然后連同層D2和帶P1被刻蝕以獲得覆蓋殘留帶P1的部分的橫向多晶硅帶P2。帶P2旨在形成浮置柵極晶體管的柵極控制線CGL1、CGL2、CGL3、CGL4，并且?guī)1的部分旨在形成浮置柵極FG。

在圖7所圖示的步驟期間，襯底帶S1、S2通過(guò)摻雜物在柵極控制線CGL1至CGL4上的自對(duì)準(zhǔn)注入而被摻雜。該步驟展現(xiàn)了選擇晶體管ST的漏極(D)區(qū)域和浮置柵極晶體管T1，j至T4，j+1的漏極(D)和源極(S)區(qū)域，并且更為具體地：

-晶體管T1，j的漏極區(qū)域D(T1，j)，

-晶體管T2，j、T3，j的共用漏極區(qū)域D(T2，j、T3，j)，

-晶體管T4，j的漏極區(qū)域D(T4，j)，

-晶體管T1，j+1的漏極區(qū)域D(T1，j+1)，

-晶體管T2，j+1、T3，j+1的共用漏極區(qū)域D(T2，j+1、T3，j+1)，以及

-晶體管T4，j的漏極區(qū)域D(T4，j+1)。

在這些漏極和源極區(qū)域之間延伸的柵極控制線CGL1至CGL4的區(qū)域形成浮置柵極晶體管的控制柵極CG1至CG4，并且在控制柵極CG1至CG4下方延伸的帶P1的部分形成晶體管的浮置柵極FG。導(dǎo)電溝槽P0形成字線WL1，2、WL2，3和存儲(chǔ)器單元的選擇晶體管ST的選擇柵極CSG。

應(yīng)當(dāng)注意，如圖7所示，在生產(chǎn)中的存儲(chǔ)器平面的部分這里形成存儲(chǔ)器平面的‘構(gòu)造塊’，也就是說(shuō)，用于實(shí)施將在下面描述的制造位線的方法的最小單元。在實(shí)踐中，該構(gòu)造塊被與在右側(cè)和左側(cè)、該構(gòu)造塊上方或下方(圖7的平面中)延伸的其他構(gòu)造塊一起制造。因此，漏極區(qū)域D(T2，j、T3，j)和D(T2，j+1、T3，j+1)不是兩個(gè)浮置柵極晶體管共用的僅有的漏極區(qū)域。每個(gè)漏極區(qū)域D(T1，j)、D(T1，j+1)也是屬于位于所示出的構(gòu)造塊上方的相鄰構(gòu)造塊的另一浮置柵極晶體管共用的漏極區(qū)域，并且每個(gè)漏極區(qū)域D(T4，j)、D(T4，j+1)是屬于位于所示出的構(gòu)造塊下方的相鄰構(gòu)造塊的另一浮置柵極晶體管共用的漏極區(qū)域。

現(xiàn)將針對(duì)附錄中的表1并參考圖8A至圖17B來(lái)描述用于在構(gòu)造塊上方制造位線B1，j、B1，j+1、B2，j、B2，j+1的步驟，附錄構(gòu)成說(shuō)明書(shū)的整體的部分。這些步驟包括如下步驟：沉積介電層，在介電層中形成過(guò)孔，然后在介電層上并且在過(guò)孔上方形成導(dǎo)電跡線的部分等，直到獲得位線。導(dǎo)電跡線可以通過(guò)刻蝕金屬層或通過(guò)化學(xué)機(jī)械拋光(CMP)金屬層來(lái)形成。CMP技術(shù)要求之前在介電層中創(chuàng)建對(duì)應(yīng)于導(dǎo)電跡線的溝槽，導(dǎo)電跡線然后通過(guò)在介電層上沉積導(dǎo)電層而填充有導(dǎo)電材料(例如，鋁)。導(dǎo)電層然后被拋光直到僅溝槽中的導(dǎo)電跡線被保留。

將使用針對(duì)圖2中出現(xiàn)的那些附圖標(biāo)記而選擇的以下附圖標(biāo)記：

-A＝位線B1，j，

-B＝位線B2，j，

-C＝位線B1，j+1，

-D＝位線B2，j+1，

-1A＝鏈接晶體管T1，j的漏極區(qū)域到位線A的導(dǎo)電路徑，

-23B＝在晶體管T2，j、T3，j的漏極區(qū)域與位線B之間的導(dǎo)電路徑，

-4A＝鏈接晶體管T4，j的漏極區(qū)域到位線A的導(dǎo)電路徑，

-1C＝鏈接晶體管T1，j+1的漏極區(qū)域到位線C的導(dǎo)電路徑，

-23D＝在晶體管T2，j+1、T3，j+1的漏極區(qū)域與位線D之間的導(dǎo)電路徑，

-4C＝鏈接晶體管T4，j+1的漏極區(qū)域到位線C的導(dǎo)電路徑，

-V1Ax＝形成導(dǎo)電路徑1A的部分的層級(jí)‘x’過(guò)孔，

-V23Bx＝形成導(dǎo)電路徑23B的部分的層級(jí)‘x’過(guò)孔，

-V4Ax＝形成導(dǎo)電路徑4A的部分的層級(jí)‘x’過(guò)孔，

-V1Cx＝形成導(dǎo)電路徑1C的部分的層級(jí)‘x’過(guò)孔，

-V23Dx＝形成導(dǎo)電路徑23D的部分的層級(jí)‘x’過(guò)孔，

-V4Cx＝形成導(dǎo)電路徑4C的部分的層級(jí)‘x’過(guò)孔。

-T1Ax＝形成導(dǎo)電路徑1A的部分的層級(jí)‘x’跡線部分1A，

-T23Bx＝形成導(dǎo)電路徑23B的部分的層級(jí)‘x’跡線部分23B，

-T4Ax＝形成導(dǎo)電路徑4A的部分的層級(jí)‘x’跡線部分4A，

-T1Cx＝形成導(dǎo)電路徑1C的部分的層級(jí)‘x’跡線部分1C，

-T23Dx＝形成導(dǎo)電路徑23D的部分的層級(jí)‘x’跡線部分23D，

-T4Cx＝形成導(dǎo)電路徑4C的部分的層級(jí)‘x’跡線部分4C。

在圖8A示出的步驟E1期間，介電層10被沉積在襯底上，并且在表1中提及的層級(jí)0過(guò)孔被制造在層I0中。表1中描述了過(guò)孔相對(duì)于浮置柵極晶體管的漏極區(qū)域的位置，出現(xiàn)在表1的相同的列中并且在兩個(gè)連續(xù)的行中的兩個(gè)元件疊加(superimpose)并電接觸。因此，過(guò)孔V1A0被制造在漏極區(qū)域D(T1，j)上方，過(guò)孔V23B0被制造在漏極區(qū)域D(T2，j、T3，j)上方，過(guò)孔V4A0被制造在漏極區(qū)域D(T4，j)上方，過(guò)孔V1C0被制造在漏極區(qū)域D(T1，j+1)上方，過(guò)孔V23D0被制造在漏極區(qū)域D(T2，j+1、T3，j+1)上方，并且過(guò)孔V4C0被制造在漏極區(qū)域D(T4，j+1)上方。應(yīng)當(dāng)注意，構(gòu)造塊的端部過(guò)孔VIA0、V1C0和V4A0、VAC0還是位于所示出的構(gòu)造塊上方和下方的構(gòu)造塊的端部過(guò)孔，并且因此與相鄰的上構(gòu)造塊和下構(gòu)造塊共享。

如圖8A所示，過(guò)孔被沿著兩個(gè)位線Xj和Xj+1布置，兩個(gè)位線分別在摻雜襯底帶S1上方和摻雜襯底帶S2上方延伸。這里，過(guò)孔V1A0、V23B0、V4A0被排列在位線軸線Xj上，并且過(guò)孔V1C0、V23D0、V4C0被排列在位線軸線Xj+1上。表1包括列‘Xj’和‘Xj+1’，其示出了每個(gè)元件相對(duì)于這些軸線的排列，在列‘Xj’中被提及的元件在軸線‘Xj’上排列，并且在列‘Xj+1’中被提及的元件在軸線‘Xj+1’上排列。

圖8B是襯底的透視和部分示意圖，示出了在存儲(chǔ)器單元的該制造階段的存儲(chǔ)器單元。圖8B示出在形成源極平面的摻雜的掩埋層SL上方延伸的襯底PW，在襯底PW中制造的隔離溝槽STI0、STI1、STI2，形成浮置柵極晶體管的漏極和源極區(qū)域以及選擇晶體管的漏極區(qū)域的摻雜襯底S1，S2的縱向帶，形成字線WL1，2、WL2，3和存儲(chǔ)器單元選擇晶體管的柵極的橫向掩埋導(dǎo)電溝槽，形成柵極控制線和浮置柵極晶體管的控制柵極的橫向多晶硅帶CGL1、CGL2、CGL3、CGL4，以及在軸線Xj、Xj+1上排列的過(guò)孔V1A0、V23B0、V4A0、V1C0、V23D0、V4C0。出于所示出的其他元件的可見(jiàn)性，沒(méi)有示出介電層I0。

在圖9圖示的步驟E2期間，金屬層M1(‘金屬1’)被沉積在介電層I0上，然后被刻蝕或化學(xué)機(jī)械拋光以獲得表1中提及的層級(jí)M1的導(dǎo)電跡線的部分。導(dǎo)電跡線的每部分在表1中提及的層級(jí)0過(guò)孔上方延伸。導(dǎo)電跡線的部分T23B1具有在軸線Xj上排列的縱向部分和與軸線Xj+1相交的橫向部分，因此制造了從軸線Xj到軸線Xj+1的‘布線跳轉(zhuǎn)’。因此部分T23B1出現(xiàn)在表1的列‘Xj’和列‘Xj+1’兩者中。

在圖10A圖示的步驟E3期間，介電層I1被沉積在襯底上并且表1中提及的層級(jí)1過(guò)孔被制造在層I1中。每個(gè)過(guò)孔在表1中提及的層級(jí)M1的導(dǎo)電跡線的部分上方延伸。過(guò)孔相對(duì)于軸線Xj、Xj+1的位置，即，在軸線Xj或軸線Xj+1上排列的位置，通過(guò)參考其中提及過(guò)孔的列‘Xj’或‘Xj+1’來(lái)如之前所述地在表1中給出。

圖10B是襯底的透視和部分示意圖，示出在步驟E3中制造的過(guò)孔和在步驟E2中制造的跡線的部分，以及在步驟E1中制造的過(guò)孔。出于所示出的其他元件的可見(jiàn)性，沒(méi)有示出介電層I0、I1。

在圖11圖示的步驟E4期間，金屬層被沉積在介電層I1上，然后被刻蝕或化學(xué)機(jī)械拋光以獲得表1中提及的層級(jí)M2(‘金屬2’)的導(dǎo)電跡線的部分。導(dǎo)電跡線的每個(gè)部分在表1中提及的層級(jí)1過(guò)孔上方延伸。在過(guò)孔V1A1和V4A1上方制造的導(dǎo)電跡線的部分形成位線B1，j。因此，在存儲(chǔ)器單元的列的整個(gè)長(zhǎng)度上，位線延伸超過(guò)所示出的構(gòu)造塊。

在圖12A圖示的步驟E5期間，介電層I2被沉積在襯底上，并且表1中提及的層級(jí)2過(guò)孔被制造在層I2中。每個(gè)過(guò)孔在表1中提及的層級(jí)M2的導(dǎo)電跡線的部分上方延伸。過(guò)孔相對(duì)于軸線Xj、Xj+1的位置如之前所述地在表1中給出。

圖12B是襯底的透視和部分示意圖，示出了在步驟E4、E5期間制造的和之前制造的跡線的部分和過(guò)孔。出于所示出的其他元件的可見(jiàn)性，沒(méi)有示出介電層I0、I1、I2。

在圖13圖示的步驟E6期間，金屬層被沉積在介電層I2上，然后被刻蝕或化學(xué)機(jī)械拋光以獲得表1中提及的層級(jí)M3(‘金屬3’)的導(dǎo)電跡線的部分。導(dǎo)電跡線的每個(gè)部分在表1中提及的層級(jí)2過(guò)孔上方延伸。在過(guò)孔V23B2上方制造的導(dǎo)電跡線的部分包括從軸線Xj+1通向軸線Xj的第一橫向部分T23B3，以及在軸線Xj上排列的并形成位線B2，j的縱向段。因此，在存儲(chǔ)器單元的列的整個(gè)長(zhǎng)度上，位線延伸超過(guò)所示出的構(gòu)造塊。

在圖14A圖示的步驟E7期間，介電層I3被沉積在襯底上，并且表1中提及的層級(jí)3過(guò)孔被制造在層I3中。每個(gè)過(guò)孔在表1中提及的層級(jí)M3的導(dǎo)電跡線的部分上方延伸。過(guò)孔相對(duì)于軸線Xj、Xj+1的位置如之前所述地在表1中給出。

圖14B是襯底的透視和部分示意圖，示出了在步驟E6、E7期間制造的以及之前被制造的跡線的部分和過(guò)孔。出于所示出的其他元件的可見(jiàn)性，沒(méi)有示出介電層I0、I1、I2、I3。

在圖15圖示的步驟E8期間，金屬層被沉積在介電層I3上，然后被刻蝕或化學(xué)機(jī)械拋光以獲得表1中提及的層級(jí)M4(‘金屬4’)的導(dǎo)電跡線的部分。導(dǎo)電跡線的每個(gè)部分在表1中提及的層級(jí)3過(guò)孔上方延伸。這里制造的導(dǎo)電跡線的三個(gè)部分橫向于軸線Xj、Xj+1布置并因此出現(xiàn)在表1的列‘Xj’和‘Xj+1’兩者中。

步驟E8可以可選地包括創(chuàng)建導(dǎo)電跡線WLS1，2、WLS3，4，其橫向于軸線Xj、Xj+1穿過(guò)存儲(chǔ)器平面并被不時(shí)地連接到字線WLS1，2、WLS3，4以降低他們的線性電阻，這些連接在圖15的范圍之外。這種類型的沒(méi)有被牽涉進(jìn)將存儲(chǔ)器單元連接到位線的其他功能性導(dǎo)電跡線(例如，被連接到柵極控制線CGL1到CGL4)可以同時(shí)被制造為用于將存儲(chǔ)器單元連接到位線的跡線的部分。

在圖16A圖示的步驟E9期間，介電層I4被沉積在襯底上，并且表1中提及的層級(jí)4過(guò)孔被制造在層I4中。每個(gè)過(guò)孔在表1中提及的層級(jí)M4的導(dǎo)電跡線的部分上方延伸。過(guò)孔相對(duì)于軸線Xj、Xj+1的位置如之前所述地在表1中給出。

圖16B是襯底的透視和部分示意圖，示出了在步驟E8、E9期間制造的以及之前被制造的跡線部分和過(guò)孔。出于所示出的其他元件的可見(jiàn)性，沒(méi)有示出介電層I0、I1、I2、I3、I4。

在圖17A圖示的步驟E10期間，金屬層被沉積在介電層I4上，然后被刻蝕或化學(xué)機(jī)械拋光以獲得表1中提及的位線B1，j+1、B2，j+1。位線B1，j+1與過(guò)孔V1C4和V4C4接觸，并且位線B2，j+1與過(guò)孔V23D4接觸。

圖17B是襯底的透視和部分示意圖，示出了被制造的所有跡線的部分和過(guò)孔。如之前所述的，出于所示出的其他元件的可見(jiàn)性，沒(méi)有示出各種介電層。

表1示出了浮置柵極晶體管的漏極區(qū)域是如何經(jīng)由所有被制造的過(guò)孔和跡線的部分而被連接到位線的。表1和之前描述的附圖還示出了位線B1，j、B2，j和B1，j+1是疊加的，位線B1，j、B2，j和B1，j+1分別被創(chuàng)建在層級(jí)M2、M3和M5上并排列在軸線Xj上。僅僅被制造在層級(jí)M5上的位線B2，j+1排列在軸線Xj+1上。

因此，本制造方法受益于由具有共用的掩埋的豎直選擇柵極(其選擇晶體管的控制柵極)的雙生存儲(chǔ)器單元提供的關(guān)于空間要求的這一優(yōu)點(diǎn)，而同時(shí)由于在沒(méi)有破壞存儲(chǔ)器平面的空間要求的情況下提供每列兩個(gè)位線，使得可以單獨(dú)地讀取存儲(chǔ)器單元。關(guān)于位線部分的布線和過(guò)孔的布置以及用于制造這些元件的材料，本方法能夠?qū)崿F(xiàn)多種變化。

圖18是包括圖2的存儲(chǔ)器平面MA1的集成電路裝置DV的電路圖。裝置DV包括控制電路CCT1、字線解碼器RD1、列解碼器CD1、在數(shù)目上等于要在存儲(chǔ)器平面中讀取的字(例如，8位B0-B7的字)中的位的數(shù)目的讀取放大器SA，以及用于根據(jù)要寫(xiě)入到存儲(chǔ)器中的字DTW(例如，8位B0-B7的字)將電壓施加到位線B1，j、B2，j、B1，j+1、B2，j+1的編程鎖存器BLT1。

字線解碼器RD1根據(jù)字的最高有效地址A(n-1)-A(x)或行地址來(lái)控制施加到柵極控制線CGL1至CGL4和施加到字線WL1，2、WL2，3的電壓。解碼器CD1與鎖存器BLT1組合根據(jù)字的最低有效地址A(x-1)-A(0)或列地址來(lái)控制施加到位線B1，j、B2，j、B1，j+1、B2，j+1的電壓，行和列地址一起形成要被讀取或?qū)懭氲酱鎯?chǔ)器平面中的字的地址A(n-1)-A0。在讀取模式中，解碼器CD1將讀取放大器SA連接到與需要被讀取的存儲(chǔ)器單元連接的位線，并且讀取放大器提供字DTR。

電路CCT1包括，例如，中央處理單元CPU、電壓生成器VGEN以及地址和數(shù)據(jù)寄存器。電路CCT1執(zhí)行讀或?qū)懨?，控制解碼器，提供讀或?qū)懖僮餍枰碾妷?擦除編程)，向解碼器提供最高有效和最低有效地址，并且根據(jù)需要執(zhí)行程序以刷新存儲(chǔ)器單元。

由于每列兩個(gè)位線的存在，字線解碼器RD1被配置為能夠分開(kāi)控制施加到雙生存儲(chǔ)器單元的柵極控制線(即，CGL1、CGL2或者CGL3、CGL4)的電壓，這里，柵極控制線具有相同的最高有效地址A(n-1)-A(x)。這種電壓的分開(kāi)控制可以被保留用于擦除操作，用于施加正電壓到那些位于如下頁(yè)上的存儲(chǔ)器單元，所述頁(yè)包含被擦除的一個(gè)或多個(gè)單元的雙生頁(yè)。在讀取模式中，解碼器另一方面施加相同的電壓到雙生柵極控制線或甚至到存儲(chǔ)器平面的全部柵極控制線，以限制邏輯門的開(kāi)關(guān)，并因此減小存儲(chǔ)器的電能消耗，因?yàn)樵谧x取中存儲(chǔ)器單元的選擇通過(guò)字線WL被確保。在這樣的實(shí)施例中，解碼器RD1除了字的最高有效地址A(n-1)A(x)之外還接收字的最低有效地址A(x-1)-A(0)的最低有效位A(0)。解碼器RD2也從電路CCT1中接收信息信號(hào)，該信息信號(hào)告訴解碼器要執(zhí)行的地址解碼是否作為存儲(chǔ)器單元的讀取、擦除或編程的一部分而正在發(fā)生。如果解碼作為擦除的一部分正在發(fā)生，則解碼器RD1根據(jù)位A(0)區(qū)分兩個(gè)柵極控制線。例如，如果位線B1，j被由存儲(chǔ)器接收的完整地址所指定，則解碼器RD1選擇柵極控制線CGL1，或者如果位線B2，j被由存儲(chǔ)器接收的完整地址所指定，則選擇柵極控制線CGL2。在等同變化例中，解碼器可以從列解碼器CD1接收信號(hào)，該信號(hào)告訴解碼器兩個(gè)柵極控制線中的哪一個(gè)必須被選擇。本領(lǐng)域的技術(shù)人員能夠自然地提供解碼器的其他實(shí)施例，例如，以在讀取、編程以及擦除中分開(kāi)控制被施加到雙生存儲(chǔ)器單元的柵極控制線的電壓。