用于檢測存儲器件中可逆電阻轉換元件的設置過程的裝置本申請是申請?zhí)枮椤?00980139728.X”、題為“用于可逆電阻轉換存儲材料的設置和重置檢測電路”的中國專利申請的分案申請。相關申請的交叉引用本申請要求享有在2008年10月6日提交的美國臨時專利申請No.61/103,225的權益，將其通過引用結合于此。
技術領域：
本發(fā)明涉及數(shù)據(jù)存儲的技術。
背景技術：
：多種材料顯示出可逆電阻轉換性能。這些材料包括硫族化物、碳聚合物(carbonpolymer)、鈣鈦礦以及某些金屬氧化物和氮化物。具體地，存在僅包括一種金屬且表現(xiàn)出可靠的電阻轉換性能的金屬氧化物和氮化物。該類金屬氧化物包括，例如，NiO、Nb2O5、TiO2、HfO2、Al2O3、MgOx、CrO2、VO、BN和AlN，如由Pagnia和Sotnick在Phys.Stat.Sol.(A)108,11-65(1988)的“BistableSwitchinginElectroformedMetal-Insulator-MetalDevice”中所述的。這些材料的其中之一的層可以形成為例如相對低電阻狀態(tài)的初始狀態(tài)。在施加足夠的電壓后，該材料轉換為穩(wěn)定的高電阻狀態(tài)。這種電阻轉換是可逆的，使得隨后適當?shù)碾娏骰螂妷旱氖┘涌梢杂糜谑闺娮柁D換材料返回到穩(wěn)定的低電阻狀態(tài)。這種變換可以重復多次。對于一些材料，初始狀態(tài)是高電阻而不是低電阻。設置過程(setprocess)可以涉及將材料從高電阻轉換到低電阻，而重置過程(resetprocess)可以涉及將材料從低電阻轉換到高電阻。這些可逆電阻轉換材料在用于非易失性存儲器陣列方面受到關注。例如，一種電阻狀態(tài)可以對應于數(shù)據(jù)“0”，而另一種電阻狀態(tài)對應于數(shù)據(jù)“1”。這些材料中的一些可以具有兩種以上的穩(wěn)定電阻狀態(tài)。存儲元件或單元由可逆電阻轉換材料形成的非易失性存儲器是已知的。例如，2005年5月9日提交且發(fā)明名稱為“RewriteableMemoryCellComprisingADiodeAndAResistance-SwitchingMaterial”的公開號為2006/0250836的美國專利申請，在此通過引用結合其全部內容，描述了包括與可逆電阻轉換材料(諸如金屬氧化物或金屬氮化物)串聯(lián)耦接的二極管的可重寫非易失性存儲單元。然而，控制轉換過程是個難題。例如，如果施加不充足的電壓，則單元可能不改變狀態(tài)。另一方面，如果將不必要的高電壓施加到一個單元，則其它單元可能被料想不到地擾亂并改變狀態(tài)。此外，由于制造變化，不同的存儲單元可以在不同的施加電壓轉換。技術實現(xiàn)要素：提出了用于檢測存儲器件中的可逆電阻轉換元件的設置和重置過程的裝置。一種用于檢測存儲器件中可逆電阻轉換元件的設置過程的裝置，包括：位線，其耦接到可逆電阻轉換元件；斜坡變化裝置用于使位線的電壓斜坡上升直到位線的電壓足夠將可逆電阻轉換元件的電阻轉換到更低級別；以及檢測裝置其耦接到位線，用于當可逆電阻轉換元件的電阻轉換時進行檢測，其中，斜坡變化裝置包括：運算放大器斜坡上升的電壓被輸入到運算放大器的第一輸入端子，以及具有耦接到運算放大器的柵極的第一晶體管，運算放大器在柵極處提供電壓，第一晶體管的源極處的電壓跟隨在柵極處的電壓；以及檢測裝置包括比較器，比較器具有耦接到第一晶體管的漏極第一輸入端子接收固定參考電壓第二輸入端子。在一個實施例中，一種用于檢測存儲器件中可逆電阻轉換元件的設置過程的裝置包括耦接到可逆電阻轉換元件的位線。還提供電流源。位線連接為電流源的電流鏡，并且電流源使得位線的電壓斜坡上升直到位線的電壓足夠將可逆電阻轉換元件的電阻轉換到更低級別。峰值檢測器耦接到位線。當可逆電阻轉換元件的電阻轉換時，該峰值檢測器進行檢測。在另一實施例中，用于檢測存儲器件中的可逆電阻轉換元件的重置過程的裝置包括運算放大器，其中斜坡上升的電壓被輸入到運算放大器的第一輸入端子。位線耦接到可逆電阻轉換元件。運算放大器在位線中生成電壓，該電壓對應于斜坡上升的電壓而增加直到位線中的電壓達到足夠將可逆電阻轉換元件的電阻轉換到更高級別的電平。還提供感測線，其中運算放大器在感測線中生成電流，該電流對應于斜坡上升的電壓而增加直到電阻轉換元件的電阻轉換到更高級別。峰值檢測器耦接到感測線。當電阻轉換元件的電阻轉換時，峰值檢測器進行檢測，并且峰值檢測器包括在電阻轉換元件轉換之前和之后從感測線引出電流的電路。在另一實施例中，一種用于檢測設置過程的裝置包括運算放大器，其中斜坡上升的電壓被輸入到運算放大器的第一輸入端子。第一晶體管具有耦接到運算放大器的柵極。運算放大器在柵極處提供電壓，并且在第一晶體管的源極處的電壓跟隨在柵極處的該電壓。位線耦接到可逆電阻轉換元件并耦接到第一晶體管的源極。比較器具有耦接到第一晶體管的漏極的第一輸入端子以及接收固定參考電壓的第二輸入端子。在另一實施例中，一種用于檢測重置過程的裝置包括運算放大器，其中斜坡上升的電壓被輸入到運算放大器的第一輸入端子。第一晶體管具有耦接到運算放大器的柵極。運算放大器在柵極處提供電壓，并且在第一晶體管的源極處的電壓跟隨在柵極處的該電壓。位線耦接到可逆電阻轉換元件并耦接到第一晶體管的源極。感測線連接為位線的鏡像。峰值檢測器耦接到感測線以當可逆電阻轉換元件的電阻轉換到更高級別時進行檢測。還可以提供對應的方法、系統(tǒng)和具有用于執(zhí)行在此提供的方法的可執(zhí)行代碼的計算機可讀存儲器件或處理器可讀存儲器件。附圖說明圖1是具有可逆電阻轉換元件的存儲單元的一個實施例的簡化透視圖；圖2是由多個圖1的存儲單元形成的第一存儲級的一部分的簡化透視圖；圖3是三維存儲器陣列的一部分的簡化透視圖；圖4是三維存儲器陣列的一部分的簡化透視圖；圖5是具有可逆電阻轉換元件的存儲單元的另一實施例的簡化透視圖；圖6是存儲器系統(tǒng)的一個實施例的方框圖；圖7是描繪可逆電阻轉換元件的I-V特性的曲線圖；圖8描述了用于讀取存儲單元的狀態(tài)的電路；圖9a是用于控制存儲單元的設置過程的電路的一個實施例的示意圖，而圖9b提供了相關的信號電平與時間的關系；圖9c描繪了n型MOSEFT的漏電流與柵源電壓特性；圖9d描繪了p型MOSEFT的漏電流與柵源電壓特性；圖9e描繪了MOSEFT的漏電流與漏源電壓特性；圖10a是用于控制存儲單元的重置過程的電路的一個實施例的示意圖，而圖10b提供了相關的信號電平與時間的關系；圖11a是用于控制存儲單元的設置過程的電路的另一實施例的示意圖，而圖11b提供了相關的信號電平與時間的關系；圖12a是用于控制存儲單元的重置過程的電路的另一實施例的示意圖，而圖12d提供了相關的信號電平與時間的關系；圖12b描繪了在操作的第一階段圖12a的電路；圖12c描繪了在操作的第二階段圖12a的電路。具體實施方式提供一種存儲器系統(tǒng)，其包括具有可逆電阻率轉換元件的存儲單元。公開了用于控制可逆電阻轉換元件的電阻的設置的多種電路和方法。圖1是存儲單元100的一個實施例的簡化透視圖，該存儲單元100包括與第一導體106與第二導體108之間的轉向元件104串聯(lián)耦接的可逆電阻轉換元件102?？赡骐娮柁D換元件102包括可逆電阻率轉換材料130，該可逆電阻率轉換材料130具有可以在兩種或更多種狀態(tài)之間可逆地轉換的電阻率。例如，可逆電阻率轉換材料在制造時可以處于初始高電阻率狀態(tài)，其在施加第一電壓和/或電流時可轉換到低電阻率狀態(tài)。施加第二電壓和/或電流可以使可逆電阻率轉換材料返回到高電阻率狀態(tài)?？商娲?，可逆電阻轉換元件在制造時可以處于初始低電阻狀態(tài)，其在施加適當?shù)囊粋€或多個電壓和/或一個或多個電流時可逆地可轉換到高電阻狀態(tài)。當在存儲單元中使用時，一種電阻狀態(tài)可以表示二進制的“0”，而另一種電阻狀態(tài)可以表示二進制的“1”。然而，可利用兩種以上的數(shù)據(jù)/電阻狀態(tài)。例如，在之前結合于此的公開號為2006/0250836的美國專利申請中描述了許多可逆電阻率轉換材料和采用可逆電阻轉換材料的存儲單元的操作。在一個實施例中，使電阻從高電阻率狀態(tài)轉換到低電阻率狀態(tài)的過程被稱為設置可逆電阻轉換元件102。使電阻從低電阻率狀態(tài)轉換到高電阻率狀態(tài)的過程被稱為重置可逆電阻轉換元件102。高電阻率狀態(tài)與二進制數(shù)據(jù)“0”相關聯(lián)，而低電阻率狀態(tài)與二進制數(shù)據(jù)“1”相關聯(lián)，在其它實施例中，可以使設置和重置和/或數(shù)據(jù)編碼互換?？梢詫Υ鎯卧獔?zhí)行設置或重置處理以將其編程到期望的狀態(tài)，來代表二進制數(shù)據(jù)。在一些實施例中，可逆電阻轉換材料130可以由金屬氧化物形成?？梢允褂枚喾N不同的金屬氧化物。在一個示例中，使用鎳氧化物。在至少一個實施例中，通過使用選擇性沉積工藝，鎳氧化物層可以用于可逆電阻轉換材料中而不蝕刻鎳氧化物層。例如，可逆電阻轉換元件可以通過采用沉積工藝諸如電鍍、無電鍍沉積等形成，以僅在形成于襯底上方的導電表面上選擇性沉積含鎳層。以這種方式，僅襯底上的導電表面被圖案化和/或蝕刻(在沉積含鎳層之前)而含鎳層不被圖案化和/或蝕刻。在至少一個實施例中，可逆電阻轉換材料130包括通過選擇性沉積鎳然后氧化該鎳層而形成的鎳氧化物層的至少一部分。例如，Ni、NixPy或鎳的另外的類似形式可以使用無電鍍沉積、電鍍或類似的選擇性工藝被選擇性地沉積然后被氧化以形成鎳氧化物(例如，使用快速熱氧化或另外的氧化工藝)。在其它實施例中，鎳氧化物本身可以被選擇性地沉積。例如，包含NiO、NiOx或NiOxPy的層可以使用選擇性沉積工藝而被選擇性地沉積在轉向元件104上方，然后被退火和/或氧化(如果需要)。根據(jù)本發(fā)明，可以選擇性沉積其它材料，然后如果需要可以進行退火和/或氧化，以形成在存儲單元中使用的可逆電阻率轉換材料。例如，Nb、Ta、V、Al、Ti、Co、鈷鎳合金等的層可以通過例如電鍍被選擇性地沉積并被氧化以形成可逆電阻率轉換材料。關于利用可逆電阻轉換材料制造存儲單元的更多信息可以在2009年1月1日公開的發(fā)明名稱為“MemoryCellThatEmploysaSelectivelyDepositedReversibleResistanceSwitchingElementandMethodsofFormingTheSame”的US2009/0001343中找到，在此通過引用結合其全部內容?？赡骐娮柁D換元件102包括電極132和134。電極132位于金屬氧化物可逆電阻率轉換材料130與導體108之間。在一個實施例中，電極132由鉑制成。電極134位于金屬氧化物可逆電阻率轉換材料130與二極管104之間。在一個實施例中，電極134由鈦氮化物制成，用作阻擋層。轉向元件104可以是二極管或通過選擇性地限制可逆電阻轉換元件102兩端的電壓和/或流經(jīng)可逆電阻轉換元件102的電流而表現(xiàn)出非歐姆導電的其它適當?shù)霓D向元件。以這種方式，存儲單元100可用作二維存儲器陣列或三維存儲器陣列的一部分，數(shù)據(jù)可被寫到存儲單元100和/或從存儲電壓100讀取而不影響陣列中其它存儲單元的狀態(tài)。二極管104可以包括任何適當?shù)亩O管如豎直多晶p-n或p-i-n二極管，不管是二極管的n區(qū)在p-區(qū)上的上指(upwardpointing)二極管或二極管的p-區(qū)在n-區(qū)上的下指(downwardpointing)二極管。在一些實施例中，二極管104可以由多晶半導體材料諸如多晶硅、多晶硅鍺合金、多晶鍺或任何其它適當?shù)牟牧闲纬?。例如，二極管104可包括重摻雜n+多晶硅區(qū)142、在n+多晶硅區(qū)142上方的輕摻雜或本征(非故意摻雜)多晶硅區(qū)144以及在本征區(qū)144上方的重摻雜p+多晶硅區(qū)146。在一些實施例中，薄的(例如，數(shù)百埃或更少)鍺和/或硅鍺合金層(未示出)，當使用硅鍺合金層時具有大約10％或更多的鍺，可以形成在n+多晶硅區(qū)142上以防止和/或減少從n+多晶區(qū)142到本征區(qū)144中的雜質遷移，例如，如在2005年12月9日提交且發(fā)明名稱為“DepositedSemiconductorStructureToMinimizeN-TypeDopantDiffusionAndMethodOfMaking”的公開號為No.2006/0087005的美國專利申請中所描述的，在此通過引用結合其全部內容。將理解n+區(qū)和p+區(qū)的位置可以互換。當二極管104由沉積的硅(例如，非晶或多晶)制造時，硅化物層可以形成在二極管上以將所沉積的硅置于低電阻率狀態(tài)，如所制造的。這樣的低電阻率狀態(tài)允許更容易編程存儲單元，因為不需要用于將所沉積的硅轉換到低電阻率狀態(tài)的大電壓。如在美國專利No.7,176,604“MemoryCellComprisingaSemiconductorJunctionDiodeCrystallizedAdjacenttoaSilicide”中所述的，在此通過引用結合其全部內容，在退火期間硅化物形成材料諸如鈦和/或鈷與所沉積的硅反應以形成硅化物層。鈦硅化物和鈷硅化物的點陣間距與硅接近，這表現(xiàn)出當所沉積的硅結晶時，這樣的硅化物層可以用作相鄰的所沉積的硅的“結晶模板”或“籽晶”(例如，在退火期間硅化物層增強硅二極管的結晶結構)。從而提供更低電阻率的硅。對于硅鍺合金和/或鍺二極管，可以獲得類似的結果。導體106和108包括任何適當?shù)膶щ姴牧现T如鎢、任何適當?shù)慕饘?、重摻雜的半導體材料、導電硅化物、導電硅化物-鍺化物、導電鍺化物等等。在圖1的實施例中，導體106和108是軌道狀的并沿不同方向(例如，基本上彼此垂直)延伸。可以使用其它導體形狀和/或構造。在一些實施例中，阻擋層、粘接層、抗反射涂層和/或類似物(未示出)可與導體106和108一起使用以改善器件性能和/或幫助器件制造。雖然在圖1中可逆電阻轉換元件102被示為位于轉向元件104之上，但是將理解在替選實施例中，可逆電阻轉換元件102可以位于轉向元件104之下。圖2是由多個圖1的存儲單元100形成的第一存儲級114的一部分的簡化透視圖，為了簡化，沒有分離地示出可逆電阻轉換元件102、二極管104和阻擋層113。存儲器陣列114是包括多個存儲單元耦接到的多條位線(第二導體108)和字線(第一導體106)的“交叉點”陣列(如所示)?？梢允褂闷渌鎯ζ麝嚵袠嬙?，如可以成倍增加存儲級。圖3是單片三維陣列116的一部分的簡化透視圖，該單片三維陣列116包括位于第二存儲級120之下的第一存儲級118。在圖3的實施例中，每個存儲級118和120包括交叉點陣列中的多個存儲單元100。將理解在第一存儲級118與第二存儲級120之間可以存在附加的層(例如，級間電介質)，但是為了簡化在圖3中沒有示出?？梢允褂闷渌鎯ζ麝嚵袠嬙?，如可以有附加的存儲級。在圖3的實施例中，所有的二極管可以“指向”相同方向，諸如根據(jù)采用具有在二極管底部還是頂部的p摻雜區(qū)的p-i-n二極管，上指或下指，從而簡化二極管制造。在一些實施例中，可以如在美國專利6,952,030“High-DensityThree-DimensionalMemoryCell”中所述地形成存儲級，在此通過引用結合其全部內容。例如，第一存儲級的上導體可用作第二存儲級的下導體，該第二存儲級位于第一存儲級上方，如圖4所示。在這樣的實施例中，在相鄰存儲級上的二極管優(yōu)選地指向相反方向，如在2007年8月16日公開且發(fā)明名稱為“LargeArrayOfUpwardPointingP-I-NDiodesHavingLargeAndUniformCurrent”的US2007/0190711中所描述的，在此通過引用結合其全部內容。例如，第一存儲級118的二極管可以是由箭頭A1指示的向上指向二極管(例如，p區(qū)在二極管的底部)，而第二存儲級120的二極管可以是如箭頭A2指示的向下指向二極管(例如，n區(qū)在二極管底部)，或反之亦然。單片三維存儲器陣列是其中多個存儲級形成在單個襯底諸如晶片上的陣列，沒有居間襯底。形成一個存儲級的層直接沉積或生長在現(xiàn)有一個或多個級的層上。相反，已經(jīng)通過在分離的襯底上形成存儲級并一個在另一個上面附著存儲級來構造層疊的存儲器，如在Leedy的美國專利No.5,915,167“ThreeDimensionalStructureMemory”中一樣。襯底可以在接合之前變薄或從存儲級去除襯底，但是由于存儲級初始形成在分離的襯底上，所以這樣的存儲器不是真正的單片三維存儲器陣列。圖5示出了存儲單元150，其是圖1的存儲單元100的變型。存儲單元150與圖1的存儲單元100不同，因為交換了電極132和134的位置。也就是說，鉑電極132位于金屬氧化物可逆電阻率轉換材料130與二極管104之間，而鈦氮化物電極134位于金屬氧化物可逆電阻率轉換材料130與導體108之間。存儲單元150還由于n+區(qū)142和p+區(qū)146的位置互換而與圖1的存儲單元100不同。重摻雜n+多晶硅區(qū)142在本征區(qū)144之上并且重摻雜p+多晶硅區(qū)146在之下。當二極管104如以下更詳細解釋地反向偏壓時，該布置有益于設置可逆電阻轉換元件。圖1-5示出了根據(jù)所公開布置的圓柱形狀的存儲單元和軌道形狀的導體。然而，在此所述的技術不限于用于存儲單元的任何一個特定結構。其它結構也可以用于形成包括可逆電阻率轉換材料的存儲單元。例如，以下的專利提供可以適于使用可逆電阻率轉換材料的存儲單元的結構的示例：美國專利6,952,043；美國專利6,951,780；美國專利6,034,882；美國專利6,420,215；美國專利6,525,953和美國專利7,081,377。另外，其它類型的存儲單元也可以與在此所述的本發(fā)明一起使用。圖6是描繪了存儲器系統(tǒng)300的一個示例的方塊圖，存儲器系統(tǒng)300可以實施在此所描述的技術。存儲器系統(tǒng)300包括存儲器陣列302，存儲器陣列302可以是如上所述的二維或三維存儲單元陣列。在一個實施例中，存儲器陣列302是單片三維存儲器陣列。存儲器陣列302的陣列端子線包括組織為行的一層或多層字線，以及被組織為列的一層或多層位線。然而，也可以實施其它取向。存儲器系統(tǒng)300包括行控制電路320，其輸出308連接到存儲器陣列302的各字線。行控制電路320接收來自系統(tǒng)控制邏輯電路330的一組M行尋址信號和一個或多個各種控制信號，并且典型地可以包括諸如行解碼器322、陣列端子驅動器324和塊選擇電路326的電路用于讀取和編程(例如，設置和重置)操作。存儲器系統(tǒng)300還包括其輸入/輸出306連接到存儲器陣列302的各位線的列控制電路310。列控制電路306接收來自系統(tǒng)控制邏輯330的一組N列尋址信號以及一個或多個各種控制信號，并且典型地可以包括諸如列解碼器312、陣列端子接收器或驅動器314、塊選擇電路316以及包括感測放大器318和I/O復用器的讀/寫電路。系統(tǒng)控制邏輯330接收來自主機的數(shù)據(jù)和命令并將輸出數(shù)據(jù)提供到主機。在其它實施例中，系統(tǒng)控制邏輯330接收來自分離的控制器電路的數(shù)據(jù)和命令并將輸出數(shù)據(jù)提供到該控制器電路，控制器電路與主機通信。系統(tǒng)控制邏輯330可以包括一個或多個狀態(tài)機、寄存器和用于控制存儲器系統(tǒng)300的操作的其它控制邏輯。例如，可以提供以下進一步討論的寫電路460、讀電路461和箝位控制電路464。在一個實施例中，在圖6中描繪的所有部件布置在單個集成電路上。例如，系統(tǒng)控制邏輯330、列控制電路310和行控制電路320可以形成在襯底的表面上，并且存儲器陣列302是形成在襯底上方(因此，在系統(tǒng)控制邏330、列控制電路310和行控制電路320上方)的單片三維存儲器陣列。在一些情形下，控制電路的一部分可以與一些存儲器陣列形成在同一層上。結合存儲器陣列的集成電路通常將陣列再分成許多子陣列或塊(block)。塊可以進一步被一起組合成包含例如16、32或不同數(shù)量的塊的分區(qū)(bay)。如經(jīng)常使用的，子陣列是具有連續(xù)字線和位線的連續(xù)的存儲單元組，其中字線和位線通常不被解碼器、驅動器、感測放大器和輸入/輸出電路打斷。這對于多種原因中的任意原因均適用。例如，由這樣的字線和位線的電阻和電容引起的信號延遲通過字線和位線(即，RC延遲)在大陣列中會非常重要?？梢酝ㄟ^將更大的陣列再分成更小子陣列的組使得每條字線和/或每條位線的長度減小來減小這些RC延遲。作為另一示例，與訪問一組存儲單元相關的功率可以將上限規(guī)定為在給定存儲器循環(huán)期間可以同時被訪問的存儲單元的數(shù)量。因此，大存儲器陣列經(jīng)常被再分為更小的子陣列以減小同時被訪問的存儲單元的數(shù)量。但是，為了便于描述，陣列也可以與子陣列同義地使用來指代具有通常不被解碼器、驅動器、感測放大器和輸入/輸出電路打斷的連續(xù)字線和位線的連續(xù)的存儲單元組。集成電路可以包括一個或一個以上的存儲器陣列。如上所述，可逆電阻轉換元件102可以在兩個或更多個狀態(tài)之間被可逆地轉換。例如，可逆電阻率轉換材料可以在制造時是初始的高電阻率狀態(tài)，其在施加第一電壓和/或電流時可轉換到低電阻率狀態(tài)。施加第二電壓和/或電流可以使可逆電阻率轉換材料返回到高電阻率狀態(tài)。圖7是對于金屬氧化物可逆電阻轉換元件的一個示例實施例的電壓與電流的關系曲線圖。線400代表當可逆電阻轉換元件處于高電阻率狀態(tài)(RHIGH)時的I-V特性。線402代表當可逆電阻轉換元件處于低電阻率狀態(tài)(RLOW)時的I-V特性。為了確定可逆電阻轉換元件處于哪種狀態(tài)，施加電壓并測量所得的電流。較高的測量電流(見線402)表示可逆電阻轉換元件處于低電阻率狀態(tài)。較低的測量電流(見線400)表示可逆電阻轉換元件處于高電阻率狀態(tài)(RHIGH)。注意到具有不同I-V特性的可逆電阻轉換元件的其它變型也可以與此處的技術一起使用。圖8描繪了示出用于讀取存儲單元的狀態(tài)的一個實施例的電路。存儲器陣列的一部分包括存儲單元450、452、454和456，所有的存儲單元450、452、454和456都基于圖1-5的實施例。描繪了多條位線中的兩條以及多條字線中的兩條。位線459耦接到單元450和454，位線457耦接到單元452和456。位線459是被選擇的位線且可以在例如2V。位線457是未被選擇的位線且可以例如接地。字線447是被選擇的字線且可以在例如0V。字線449是未被選擇的字線且可以在例如2V。其中一條位線459的讀電路被描繪為經(jīng)由晶體管458連接到位線，該晶體管458由列解碼器312供應的柵電壓控制以便選擇或取消選擇對應的位線。晶體管458將位線連接到數(shù)據(jù)總線463。寫電路460(其是系統(tǒng)控制邏輯330的一部分)連接到數(shù)據(jù)總線。晶體管462連接到數(shù)據(jù)總線并工作為由箝位控制電路464(其是系統(tǒng)控制邏輯330的一部分)控制的箝位器件。晶體管462還連接到感測放大器466，感測放大器466包括數(shù)據(jù)鎖存468。感測放大器466的輸出連接到數(shù)據(jù)輸出端子(連接到系統(tǒng)控制邏輯330、控制器和/或主機)。寫電路460也連接到感測放大器466和數(shù)據(jù)鎖存468。當試圖讀取可逆電阻轉換元件的狀態(tài)時，所有的字線都在VREAD(例如，大約2V)被首次偏壓并且所有的位線都接地。然后被選擇的字線被拉到地。例如，該討論將假設選擇存儲單元450用于讀取。一條或多條被選擇的位線459通過數(shù)據(jù)總線(通過開啟晶體管458)和箝位器件(晶體管462，其接收～2V+VTH，VTH是晶體管462的閾值電壓)被拉到VREAD。箝位器件的柵極在VREAD以上，但是被控制以保持位線接近VREAD。在一種方法中，電流由被選擇的存儲單元450經(jīng)由晶體管462被從感測放大器中的感測節(jié)點拉出。感測節(jié)點可以接收在高電阻率狀態(tài)電流與低電阻率狀態(tài)電流之間的參考電流。感測節(jié)點對應于單元電流與參考電流之間的電流差移動。感測放大器466通過比較被感測的電壓與參考讀取電壓而生成數(shù)據(jù)輸出信號。如果存儲單元電流比參考電流大，則存儲單元處于低電阻率狀態(tài)且感測節(jié)點處的電壓將低于參考電壓。如果存儲單元電流小于參考電流，則存儲單元處于高電阻率狀態(tài)且感測節(jié)點處的電壓將高于參考電壓。來自感測放大器466的輸出數(shù)據(jù)信號被鎖存在數(shù)據(jù)鎖存468中。返回參見圖7，當處于高電阻率狀態(tài)(見線400)時，如果施加電壓VSET和足夠的電流，則可逆電阻轉換元件將被設置成低電阻率狀態(tài)。線404示出施加VSET時的性能。電壓將保持略微不變且電流將朝ISET_LIMIT增加。在某一點，可逆電阻轉換元件將被設置且器件性能將基于線402。注意到第一次設置可逆電阻轉換元件時，需要VF(形成電壓)來設置器件。之后，可以使用VSET。形成電壓VF可以大于VSET。當處于低電阻率狀態(tài)(見線402)時，如果施加電壓VRESET和足夠的電流(IRESET)，則可逆電阻轉換元件將被重置到高電阻率狀態(tài)。線406表示施加VRESET時的性能。在某一點，可逆電阻轉換元件將被重置且器件性能將基于線400。在一個實施例中，VSET大約是5V，VRESET大約是3V，ISET_LIMIT大約是5μA且IRESET可以達到30μA。如果電流在設置操作期間變得過高，則可逆電阻轉換元件有可能被設置且然后由于高電流而立即重置。在一些情形下，可逆電阻轉換元件將在設置和重置之間擺動。也可能發(fā)生其它不可預知的性能。對于與二極管一起使用的一些重寫材料，如果施加固定電壓以使電阻從高轉換到低(設置過程)，則一些暫時峰值電流可以在轉換時流經(jīng)材料，這可以給材料提供足夠的功率以改變到一些未知狀態(tài)并產(chǎn)生一些擾動。另外，如果我們僅施加固定電壓以引起存儲單元從低轉換到高(在重置過程中)，則當轉換時存儲單元上的電壓可能由于較高的電阻而猛增，較高的固定電壓將提供較高的能量以使得材料突變到一些不期望的狀態(tài)并且還產(chǎn)生擾動。一種方法是對于設置過程對所有的存儲單元施加固定電壓。然而，需要用來執(zhí)行設置過程的電壓可以由于制造變化、操作條件等而在存儲單元之間以及存儲器件之間變化。例如存儲單元的工藝/電源/溫度(PVT)變化和不同位置可能是因素。雖然可以施加覆蓋所有變化和邊界(corner)情形的足夠高的電壓，但是這不是最優(yōu)的，因為在轉換時流經(jīng)材料的峰值電流將因此變得更大，這將使材料更易受到不必要干擾的影響。因此，提出了施加盡可能低的電壓到存儲單元并同時檢測材料電阻轉換。如果檢測到電阻轉換，則存儲單元將立即放電。這樣的方案可以最小化在轉換時流經(jīng)材料的峰值電流，并避免任何進一步的不必要的材料特性改變。另外，如以下所述的，通過利用斜坡脈沖(rampingpulse)，可以僅提供足夠的電壓到存儲單元，適應于PVT和單元位置變化，以減少存儲單元的不必要改變的可能性。圖9a是用于控制存儲單元的設置過程的一個實施例的示意圖，圖9b提供相關信號電平與時間的關系。在此提供的設置和重置電路可以選擇性地耦接到存儲器件中的存儲單元。電路在節(jié)點901處接收電勢為VSUPPLY的電源。電流906源在路徑903中提供固定電流ILIMT，路徑903經(jīng)由pMOS(p溝道MOSFET)晶體管902和904被鏡像到路徑905。pMOS由在柵節(jié)點處具有小圓圈的晶體管符號表示。nMOS由在柵節(jié)點處不具有小圓圈的晶體管符號表示。pMOS晶體管902和904的漏節(jié)點耦接到電源節(jié)點901，它們的柵節(jié)點彼此耦接。漏節(jié)點和源節(jié)點可以通過電流的方向區(qū)分開，對于pMOS晶體管是從源極到漏極而對于nMOS晶體管是從漏極到源極。在圖中，一般地，對于pMOS，源極在上部，漏極在下部。對于nMOS，源極在下部，漏極在上部。pMOS晶體管902的漏節(jié)點耦接到電流源906，pMOS晶體管904的漏節(jié)點耦接到位線915。源節(jié)點耦接到節(jié)點901。作為對MOSFET的操作的觀察，圖9c描繪了n型MOSFET(nMOS)的漏電流(ID)與柵源電壓(VGS)的特性。柵極控制電流的量。在耗盡模式的操作中，VGS＜0V，而在增強模式中，VGS＞0V。圖9d描繪了p型MOSFET(pMOS)的漏電流與柵源電壓(VGS)的特性。該特性本質上與nMOS的特性相反。在耗盡模式的操作中，VGS＞0V，而在增強模式中，VGS＜0V。圖9e描繪了對于pMOS或者nMOS的MOSFET的漏電流與漏源電壓特性。每條線關于恒定值的VGS，其中在nMOS的情形下，VGS從較低線處的負值增加到在較高線處的正值。在pMOS的情形下，VGS從較高線處的負值增加到在較低線處的正值。源極、漏極和柵極的電壓以及從源極到漏極的電流限定晶體管的給定操作點并因此其相關者限定晶體管的給定操作點。位線915耦接到被選擇的存儲單元，該被選擇的存儲單元由可變電阻926(RCELL)、二極管924和電容928(CCELL)表示。位線的電阻和電容分別由RBL930和CBL932表示。預充電節(jié)點918在設置操作的預充電階段期間接收電壓VPRECHARGE，而節(jié)點920在整個設置操作過程中接收恒定電壓如2V。節(jié)點918耦接到nMOS晶體管922和916的柵極以在節(jié)點917處對位線預充電，并對在電流峰值檢測器900中的線913預充電。運算放大器(op-amp)910，如運算放大回路跨阻放大器，包括耦接到位線915的正(未反向)端子935和耦接到線913的負(反向)端子936。運算放大器910的輸出被經(jīng)由晶體管912反饋到輸入936，晶體管912在一側耦接到端子911處的VSUPPLY以及在另一側耦接到電容器C1(914)。運算放大器的輸出還耦接到反相器908，該反相器908將控制信號“Set_done”輸出到適當?shù)目刂齐娐?，如圖6中的系統(tǒng)控制邏輯330，以表明完成了設置過程。當運算放大器的輸出從高轉變到低時，即，當?shù)截摱俗?36的輸入轉變到超過到正端子935的輸入的電平時，設置“Set_done”。雖然在示例實施例中描繪了MOSFET，但是也可使用其它FET晶體管或其它晶體管或其它開關部件。在設置程序期間，電流源906用于限制當對存儲單元充以電壓時流經(jīng)存儲單元的電流，同時峰值檢測器900保持被選擇的位線(或選擇線)的電壓的最高電壓VBL。一旦RCELL從高轉換到低，其意味著已經(jīng)發(fā)生了設置過程，則VBL將開始下降。運算放大器910將感測該下降，而Set_done將從低變到高。Set_done經(jīng)由路徑937耦接到放電晶體管934以立即對位線915放電從而避免被編程的存儲單元或其它存儲單元的任何擾動。再參考圖9b，在一個示例實施例中設置過程可以如下進行。在t0與t1之間的預充電期間，通過施加VPRECHARGE至節(jié)點918以及施加例如2V到節(jié)點920，我們將VBL942預充電至VPRECHARGE940。VPRECHARGE可以稍微高于2V以考慮到晶體管922和916的閾值電壓，例如，VPRECHARGE＝2V+VTH+Δ，其中Δ是附加增量以確保晶體管922和916在預充電期間保持導電狀態(tài)。在t1與t2期間，我們利用限流器(ILIMIT)使VBL從預充電電平斜坡上升。ILIMIT944提供固定電流，但是由pMOS904提供的電流將導致VBL942以斜坡狀方式(aramp-likemanner)在t1與t2之間逐漸增加，原因在于ILIMIT＞ICELL。該斜坡上升可以是不斷的增加、連續(xù)的上升或遞增的階梯(staircase)上升。VSUPPLY固定為例如3V。由于ICELL＝VBL/RCELL，所以ICELL946也將在t1與t2之間斜坡上升，并且在該段時間內，RCELL948近似恒定。還是在t1與t2之間，峰值檢測器900將保持最高的VBL。即，將漸增的VBL提供到運算放大器910的正端子935，同時在運算放大器910的負端子936處維持固定電壓(例如，2V)。在t2處，當VBL超過被稱為設置電壓VSET的特定電壓時，RCELL948將從高轉換到低。這導致在t2與t3之間ICELL暫時增加并變得大于ILIMIT。注意時間段不一定是按比例的。VBL停止斜坡上升并開始下降。檢測電路900在t3處檢測到VBL中的下降并將Set_done設置成高，這用于通過nMOS放電晶體管934下拉VBL。通過切斷電流ILIMIT而不再提供電流輸出，系統(tǒng)控制邏輯330對Set_done響應。具體地，VBL的下降導致運算放大器910的輸出從正極性(高)反轉到負極性(低)或者接近零電平，使得反相器908的輸出也將從負或零輸出(低)反轉到正輸出(高)。這表示Set_done950正被設置，其導致放電晶體管934變得導電，將位線放電到地(VBL＝0V)。由于VBL942下降，所以ICELL946也下降。在圖9a中以及在以下討論的其它電路中，可以在系統(tǒng)控制邏輯電路330的控制下提供輸入，且輸出也可以被電路330接收并處理。有利地是，存儲單元一轉換，位線就放電，從而避免引起擾動如單元的重置。此外，因為該過程適于每個存儲單元，所以對于每個單獨的存儲單元，設置過程以最低的可能值完成。圖10a是用于控制存儲單元的重置過程的電路的一個實施例的示意圖，圖10b提供了相關的信號電平與時間的關系。運算放大器1004包括接收輸入電壓VIN的正輸入1021，以及經(jīng)由線1007接收反饋電壓的負端子1023，從而形成運算放大回路。運算放大器在線1005上的輸出被提供到pMOS1006。pMOS1006的源極側經(jīng)由節(jié)點1002接收VSUPPLY，而pMOS1006的漏極側耦接到位線1025。VIN實質上經(jīng)由運算放大回路放大電路被傳送到VBL。位線1025耦接到由可變電阻1022(RCELL)、二極管1020和電容1024(CCELL)表示的被選擇的存儲單元。位線的電阻和電容分別由RBL1026和CBL1028表示。運算放大回路經(jīng)由pMOS1006生成位線1025上的單元電流ICELL。當開關1010閉合時(使其導電)，運算放大回路還經(jīng)由pMOS1008生成感測線1011上的單元電流ICELL。pMOS1008的源極側經(jīng)由節(jié)點1002接收VSUPPLY，而pMOS1008的漏極側經(jīng)由開關1010耦接到感測線1011。電流峰值檢測器1014包括經(jīng)由路徑1031耦接到晶體管1016的柵極的二極管1018以及其輸出是信號“Reset_done”的反相器1012，該信號“Reset_done”被提供到系統(tǒng)控制邏輯電路330并經(jīng)由路徑1013被提供到放電晶體管1030。與設置過程一樣，重置過程將最低的可能電壓施加到存儲單元以實現(xiàn)重置，使得對存儲單元的擾動的可能性更小。在一個示例實施例中，重置過程如下進行。還參考圖10b，VIN(1040)在t0處開始從初始電平例如1.5V斜坡上升。在t0處，VBL1041和ICELL1044對應于VIN開始斜坡上升。在t1處，開關1010閉合使得也在感測線1011上提供ICELL?？梢詫崿F(xiàn)在閉合開關1010期間在t0與t1之間的延遲，以使得運算放大回路穩(wěn)定。可以在一個可能的實施例中使用0.1μsec(微秒)的示例延遲。開關信號1042被設置為高，表示開關閉合(或導電)。VIN的初始電平剛夠當開關1010閉合時使得二極管1018導電。感測線的電壓VSENSE1048在t1與t2之間基本不變。由于二極管1018的導電性，電荷開始積聚在線1031上，該線1031耦接到晶體管1016的柵極。線1031上的電壓V11050和對應的電流I11043也開始斜坡上升，其中電流I11043與t1和t2之間的ICELL相同。一旦VBL和ICELL增加到RCELL1046從低轉換到高的點，在t2處，ICELL1044下降，但是電流峰值檢測器1014保持從感測線1011引出ICELL的峰值。這有助于維持輸出信號(Reset_done)穩(wěn)定。VSENSE1048也從高降到0V或接近0V的低電平，使得Reset_done被從低設置為高。Reset_done經(jīng)由路徑1013被提供到放電晶體管1030以使位線1025立即放電，從而避免設置存儲單元。具體地，當Reset_done使nMOS1030導電時，線1005被上拉至與VSUPPLY相同的電平以斷開pMOS1006。注意到VIN在t3可以繼續(xù)增加或變得固定，只要線1005被上拉到VSUPPLY。具體地，二極管1018和nMOS1016形成峰值電流檢測器。當流經(jīng)感測線1011的電流增加時，V1也增加。當電流達到峰值級別并開始變低時，V1保持不變，原因在于在二極管1018與晶體管1016之間電荷被俘獲。結果，nMOS1016繼續(xù)從感測線引出峰值電流。該峰值電流大于漸減的ICELL，從而隨著VSENSE下降，Reset_done變高。圖11a是用于控制存儲單元的設置過程的電路的另一實施例的示意圖，而圖11b提供了相關的信號電平與時間的關系。該實施例在此可以提供更快的檢測和切斷，原因在于其不使用預充電階段。另外，因為運算放大回路不用于檢測，所以不存在穩(wěn)定性問題。運算放大回路可能變得不穩(wěn)定，特別是如果在被選擇的位線中存在急劇的電流變化。這里，源跟隨器構造用于nMOS晶體管1106和1114。運算放大回路包括運算放大器1104、nMOS1106和反饋路徑1115。在運算放大器1104的正輸入1129處提供VIN，將線1115提供到運算放大器1104的負輸入1140。運算放大器1104在路徑1108上在nMOS1106和1114的柵極處提供公共電壓，使得晶體管的源極處的電壓跟隨柵極處的電壓VSFG。漏極在晶體管的相對側。電流源1116提供與流經(jīng)nMOS1114的電流處于相似級別的流經(jīng)nMOS1106的電流。這允許兩個nMOS的柵源電壓VGS類似，并允許線1115上的電壓基本上等于VIN和VBL。位線1117上的VBL跟隨路徑1108上的源跟隨器柵電壓VSFG，其進而跟隨VIN。nMOS晶體管1106的漏極經(jīng)由路徑1132耦接到節(jié)點1102處的VSUPPLY。nMOS晶體管1114的漏極經(jīng)由路徑1111耦接到電流源1110。電流源1110提供參考電流IREF，并耦接到節(jié)點1102。位線1117耦接到被選擇的存儲單元，該被選擇的存儲單元由可變電阻1122(RCELL)、二極管1120和電容1124(CCELL)表示。位線的電阻和電容分別由RBL1118和CBL1126表示。比較器1112包括接收固定參考電壓VREF的正輸入1135以及接收路徑1113上的感測電壓VSENSE的負輸入。比較器1112的輸出是Set_done信號，其表示已經(jīng)完成了設置過程。Set_done信號經(jīng)由路徑1127提供到放電nMOS晶體管1128。還參考圖11b，VIN1140在t0與t1之間斜坡上升。VSFG1141、VBL1142和ICELL1146跟隨VIN。VSFG可以比VBL大nMOS1114的閾值電壓。VSENSE1144基本上不變。RCELL1148處于相對高的電平。在t1發(fā)生設置之前，當RCELL轉換到低電平時，ICELL由于RCELL的高電平而小于IREF。結果，VSENSE接近VSUPPLY并高于VREF。這使比較器1112的輸入保持為低，因為當負輸入1146在量值上大于正輸入1135時輸出低。當在t1發(fā)生設置時，RCELL降低，導致ICELL增加到超過IREF的級別。在t2，VSENSE下降到VREF以下，導致Set_done信號1150變高。當Set_done變高時，使得放電晶體管1128導電以立即將位線1117放電到VBL＝0V，從而可以不發(fā)生擾動。注意到流經(jīng)nMOS1114的電流理想地由其VGS控制，而無論漏源電壓VDS如何變化。圖12a是用于控制存儲單元的重置過程的電路的一個實施例的示意圖，而圖12d提供相關的信號電平與時間的關系。如之前描述的，因為運算放大回路不用于檢測，所以不存在穩(wěn)定性問題。電路利用源跟隨器構造使得存儲單元上的電壓斜坡上升而沒有任何回路穩(wěn)定性問題。另外，我們使用電容器C11216來電平轉換(level-shift)電流鏡(其包括pMOS晶體管1208和1212)的柵電壓，以使得所需電源電壓更低。此外，發(fā)生兩個階段的過程，其包括電容器電壓降的初始化過程。電壓降可以在量值上與pMOS閾值電壓類似，使得VSENSE可以更強壯，從而當pMOS1208和1212用作電流鏡時處理變化以檢測第二階段中的重置。運算放大回路包括運算放大器1220、nMOS1222和反饋路徑1221。在運算放大器1220的正輸入1253處提供VIN，線1221被提供到運算放大器1220的負輸入1255。運算放大器1220在nMOS1222和1226的柵極處、在路徑1224上提供公共電壓，使得晶體管的源極處的電壓跟隨柵極處的電壓VSFG。電流源1228提供與流經(jīng)nMOS1226的電流處于類似級別的流經(jīng)nMOS1222的電流。這使得兩個nMOS的柵源電壓VGS類似，并使得線1221上的電壓基本等于VIN和VBL。位線1227上的VBL跟隨路徑1224上的源跟隨器柵電壓VSFG，其進而跟隨VIN。nMOS晶體管1222的漏極經(jīng)由路徑1203耦接到節(jié)點1202處的VSUPPLY。nMOS晶體管1226的漏極當開關1204A閉合(使其導電)時經(jīng)由路徑1215耦接到VSUPPLY，或者耦接到pMOS1208的源極并耦接到電容器C11216。pMOS1208的漏極經(jīng)由開關1206B耦接到節(jié)點1202。線1210上pMOS的柵極耦接到pMOS1212的柵極(以形成一對鏡像晶體管)并耦接到電容器1216的一側。電容器1216還經(jīng)由開關1218A耦接到pMOS1212的漏極，并耦接到感測線1213。感測線1213可以經(jīng)由nMOS晶體管1230和1232、路徑1233、開關1234A和開關1236B耦接成電流源1214的鏡像。感測線1213還可以經(jīng)由開關1238B耦接到電流峰值檢測器1241，該電流峰值檢測器1241與圖10a的峰值檢測器1014相似。電流峰值檢測器1241包括經(jīng)由路徑1257耦接到晶體管1244的柵極并經(jīng)由開關1246A耦接到地的二極管1242，以及其輸出是信號“Reset_done”的反相器1240，該信號“Reset_done”被提供到系統(tǒng)控制邏輯電路330并經(jīng)由路徑1243被提供到放電晶體管1248。位線1227耦接到被選擇的存儲單元，該被選擇的存儲單元由可變電阻1258(RCELL)、二極管1256和電容1254(CCELL)表示。位線的電阻和電容分別由RBL1250和CBL1252表示。重置過程可以在兩個階段發(fā)生，其中由結尾是“A”的參考標號表示的開關在第一階段是閉合(導電)的，而在第二階段是打開(不導電)的。類似地，由結尾是“B”的參考標號表示的開關在第一階段是打開(不導電)的，而在第二階段是閉合(導電)的。圖12b描繪了在操作的第一階段的圖12a的電路。VIN1260被提供到運算放大回路以在線1224上生成VSFG1262用于源跟隨器nMOS1226的柵電壓，使得VBL1264跟隨VSFG1262。VSFG比VBL大nMOS1226的閾值電壓和附加增量(Δ)。因而，VBL跟隨VIN。再參考圖12d，在重置過程的第一階段，在t0與t1之間，“A”開關控制信號1276表示我們使“A”開關導電，“B”開關控制信號1278表示我們使“B”開關不導電。通過控制這些開關，我們可以將VSENSE11270上拉到電源電壓VSUPPLY，使線1210上的VPBIAS1271跟隨VSUPPLY，該VSUPPLY在等于VSUPPLY而小于pMOS1212的閾值電壓與附加增量(Δ)的和的電平。VSENSE21272在該階段等于VPBIAS。C11216兩端發(fā)生電壓降，其等于pMOS1212的閾值電壓加上附加增量(Δ)。此外，電流源1214的參考電流IREF經(jīng)由nMOS晶體管1230和1232被鏡像到線1213。圖12c描繪了在操作的第二階段的圖12a的電路。再參考圖12d，在重置過程的第二階段，在t1之后，“A”開關控制信號1276表示我們使“A”開關不導電，“B”開關控制信號1278表示我們使“B”開關導電。輸入電壓VIN1260斜坡上升。由于nMOS1226的源跟隨器布置，VBL也將斜坡上升，如ICELL1266將斜坡上升一樣。另外，pMOS1208將提供漸增的ICELL并將其復制到pMOS1212作為電流鏡以在線1213上提供ICELL作為到電流峰值檢測器1241的輸入，該pMOS1208具有作為電平轉換器的C1。該電流將被電流峰值檢測器1241追蹤。一旦存儲單元被重置，在t2處，RCELL1268猛增到更高電平，而ICELL1266從I1的峰值下降。該電流峰值檢測器1241感測反轉點并將信號Reset_done1280設置為高。Reset_done經(jīng)由路徑1243提供到nMOS放電晶體管1248以立即對位線1227放電(見圖12d中的曲線1264的VBL)從而避免任何進一步的擾動。峰值檢測器1241如同關于圖10a的峰值檢測器1014所述地操作。特別地，VIN的初始電平剛夠當開關1238B閉合時使得二極管1242導電。感測線VSENSE21272處的電壓在t1與t2之間基本不變。由于二極管1242的導電性，電荷開始積聚在線1257上，該線1257耦接到晶體管1244的柵極。線1257上的電壓V11272(見圖12d)以及對應的電流I11265也開始斜坡上升，該電流I11265在t1與t2之間與ICELL相同。一旦VBL和ICELL增加到RCELL1258從低轉換到高的點，在t2，ICELL1266下降，但是電流峰值檢測器1241保持從感測線1213引出ICELL的峰值。VSENSE21272也從高下降到0V或接近0V的低電平，使得Reset_done通過反相器1240被從低設置成高。為了理解通過電路實現(xiàn)的功率降低，注意到對于pMOS晶體管1208和1212，柵電壓VG可以低于源電壓VS＝VSUPPLY。也就是說，VGS(＝VG-VS)＜0，在該情形下pMOS晶體管以耗盡模式的操作進行操作。具體地，VG＝VSUPPLY-VTH，其中VTH是pMOS1212的閾值電壓。為了實現(xiàn)這樣，我們選擇C1使得VC1＝VTH。在實踐中，VG可以比VS低附加增量(Δ)以確保pMOS1212保持導電。因而，VC1＝VTH+Δ。這允許我們避免VSUPPLY增加，否則如果使用需要VGS＞0的nMOS晶體管，將需要VSUPPLY增加以保持晶體管處于導電狀態(tài)。為了示出和描述的目的，已經(jīng)呈現(xiàn)了上述本發(fā)明的詳細描述。其并不意在詳盡的或將本發(fā)明限制于所公開的精確形式。根據(jù)以上教示，許多改進和變型是可能的。為了最好地解釋本發(fā)明的原理及其實際應用，選擇了所描述的實施例，從而使本領域的其它技術人員能夠以適于特定使用預期的各種實施例和各種改進最好地利用本發(fā)明。其旨在通過在此所附的權利要求來限定本發(fā)明的范圍。本發(fā)明可以被配置為：1.一種用于檢測存儲器件中可逆電阻轉換元件的設置過程的裝置，包括：位線(915，1117)，其耦接到所述可逆電阻轉換元件(924，926，928；1120，1122，1124)；斜坡變化裝置(906，1104)，用于使所述位線的電壓斜坡上升直到所述位線的所述電壓足夠將所述可逆電阻轉換元件的電阻轉換到更低級別；以及檢測裝置(900，1112)，其耦接到所述位線，用于當所述可逆電阻轉換元件的所述電阻轉換時進行檢測。2.根據(jù)1所述的裝置，其中：所述斜坡變化裝置包括電流源(906)，其中所述位線連接為所述電流源的電流鏡(902，904)。3.根據(jù)1或2所述的裝置，還包括：預充電電路(916，918，920，922)，其在所述位線的所述電壓斜坡上升之前對所述位線預充電。4.根據(jù)3所述的裝置，其中：所述檢測裝置包括峰值檢測器(900)，所述峰值檢測器包括運算放大器(910)，所述運算放大器的第一輸入端子(935)耦接到所述位線，并且當所述可逆電阻轉換元件的所述電阻被轉換時所述運算放大器的輸出信號被反轉(908)；以及所述預充電電路對所述運算放大器的第二輸入端子(936)預充電，同時對所述位線預充電。5.根據(jù)1至4中任意一項所述的裝置，其中所述檢測裝置包括峰值檢測器(900)，所述裝置還包括：放電晶體管(934)，其響應于所述峰值檢測器，當所述峰值檢測器的輸出信號被反轉時所述放電電路對所述位線放電。6.根據(jù)1至5中任意一項所述的裝置，其中：所述斜坡變化裝置包括：運算放大器(1104)，斜坡上升的電壓被輸入到所述運算放大器的第一輸入端子(1129)，以及具有耦接到所述運算放大器的柵極的第一晶體管(1114)，所述運算放大器在所述柵極處提供電壓(Vsfg)，所述第一晶體管的源極(1117)處的電壓跟隨在所述柵極處的電壓；以及所述檢測裝置包括比較器(1112)，所述比較器(1112)具有耦接到所述第一晶體管的漏極(1111)的第一輸入端子(1113)和接收固定參考電壓(Vref)的第二輸入端子(1135)。7.根據(jù)6所述的裝置，其中：當所述斜坡上升的電壓輸入到所述運算放大器(1104)的所述第一輸入端子(1129)時，所述位線處的所述電壓(Vb1)斜坡上升直到其達到足夠將所述電阻轉換元件的電阻轉換到更低級別的電平，在該段時間內在所述第一晶體管的所述漏極(1111)處的電壓(Vsense)下降到固定參考電壓的電平以下，從而使所述比較器的輸出信號反轉。8.一種用于檢測在存儲器件中的可逆電阻轉換元件的重置過程的裝置，包括：運算放大器(1004，1220)，斜坡上升的電壓被輸入到所述運算放大器的第一輸入端子(1021，1253)；位線(1025，1227)，其耦接到所述可逆電阻轉換元件(1020，1022，1024；1254，1256，1258)，所述運算放大器在所述位線中生成電壓(Vbl)，該電壓(Vbl)對應于所述斜坡上升的電壓而增加直到所述位線中的所述電壓達到足夠將所述電阻轉換元件的電阻轉換到更高級別的電平；感測線(1011，1213)；峰值檢測器(1014，1241)，耦接到所述感測線，當所述可逆電阻轉換元件的所述電阻轉換到更高級別時，所述峰值檢測器進行檢測。9.根據(jù)8所述的裝置，其中：所述運算放大器在所述感測線中生成電流(Icell)，所述電流(Icell)對應于所述斜坡上升的電壓而增加直到所述電阻轉換元件的所述電阻轉換到更高級別。10.根據(jù)8或9所述的裝置，其中：所述峰值檢測器包括在達到峰值級別之后從所述感測線引出在峰值級別的電流的電路(1016，1018，1031；1242，1244，1246A，1257)。11.根據(jù)8至10中任意一項所述的裝置，其中：所述峰值檢測器包括包含晶體管(1016，1244)的電路和部件(1018，1242)，其中晶體管(1016，1244)耦接在感測線(1011，1213)與地之間，所述部件(1018，1242)耦接到所述感測線并在所述晶體管的柵極處保持電荷以在所述電阻轉換元件轉換之前和之后從所述感測線引出電流。12.根據(jù)8至11中任意一項所述的裝置，還包括：所述感測線中的開關(1010)，在所述斜坡上升的電壓被首先輸入到所述運算放大器的所述第一輸入端子時的時間之后的預定延遲之后所述開關導電。13.根據(jù)8至12中任意一項所述的裝置，還包括：第一晶體管(1226)，其具有耦接到所述運算放大器的柵極，所述運算放大器在所述柵極處提供電壓(Vsfg)，所述第一晶體管的源極(1227)處的電壓跟隨在所述柵極處的所述電壓，并且所述感測線(1213)連接成所述位線(1227)的鏡像。14.根據(jù)13所述的裝置，其中：所述感測線經(jīng)由一對鏡像pMOS晶體管(1208，1212)連接成所述位線的所述鏡像，所述鏡像pMOS晶體管的柵極經(jīng)由電荷存儲部件(1216)耦接到所述第一晶體管(1226)的漏極(1215)。15.根據(jù)8至14中任意一項所述的裝置，其中：所述運算放大器生成所述斜坡上升的輸出電壓，所述位線中的電壓(Vbl)對應所述斜坡上升的輸出電壓而斜坡上升直到所述位線中的所述電壓達到足夠將所述電阻轉換元件的所述電阻轉換到更高級別的電平，所述感測線中的電壓(Vsense，Vsense2)對應于所述斜坡上升的輸出電壓而斜坡上升，之后所述感測線中的所述電壓下降。當前第1頁1 2 3