半導(dǎo)體集成電路的制作方法
【專利摘要】提供了一種根據(jù)本發(fā)明的示例性方面的半導(dǎo)體集成電路，包括：數(shù)據(jù)發(fā)送電路和數(shù)據(jù)接收電路，該數(shù)據(jù)接收電路接收從數(shù)據(jù)發(fā)送電路發(fā)送的數(shù)據(jù)。數(shù)據(jù)發(fā)送電路包括：數(shù)據(jù)輸出電路，該數(shù)據(jù)輸出電路輸出數(shù)據(jù)，或者將輸出設(shè)定成高阻抗?fàn)顟B(tài)；以及控制電路，該控制電路向數(shù)據(jù)輸出電路輸出控制信號，使得當(dāng)數(shù)據(jù)發(fā)送電路發(fā)送數(shù)據(jù)時，數(shù)據(jù)輸出電路輸出數(shù)據(jù)，并且當(dāng)數(shù)據(jù)發(fā)送電路在發(fā)送數(shù)據(jù)之后進一步發(fā)送另一數(shù)據(jù)時，在先前的數(shù)據(jù)發(fā)送之后的預(yù)定時段期間，數(shù)據(jù)輸出電路保持輸出在先前的數(shù)據(jù)發(fā)送中最后輸出的數(shù)據(jù)。
【專利說明】半導(dǎo)體集成電路
[0001]本申請是分案申請，原案的國家申請?zhí)枮?01010279142.8，申請日為2010年9月8曰，發(fā)明名稱為“半導(dǎo)體集成電路”。
[0002]引用合并
[0003]本申請基于并且要求2009年9月8日提交的日本專利申請N0.2009-206880的優(yōu)選權(quán)的權(quán)益，其公開的全部內(nèi)容通過引用合并于此。

【技術(shù)領(lǐng)域】
[0004]本發(fā)明涉及半導(dǎo)體集成電路，并且更具體地，涉及適用于電源噪聲降低的半導(dǎo)體集成電路。

【背景技術(shù)】
[0005]在半導(dǎo)體集成電路中，存在下述問題:當(dāng)在用于數(shù)據(jù)發(fā)送電路和數(shù)據(jù)接收電路之間的數(shù)據(jù)傳輸?shù)男盘柧€上出現(xiàn)電源噪聲時，不能準(zhǔn)確地執(zhí)行在數(shù)據(jù)發(fā)送電路和數(shù)據(jù)接收電路之間的數(shù)據(jù)傳輸。
[0006]因此，已經(jīng)提供了例如ODT (片上終端)技術(shù)的對策來降低用于數(shù)據(jù)接收電路的數(shù)據(jù)接收的信號線上的電源噪聲(JEDEC標(biāo)準(zhǔn)，DDR2SDRAM規(guī)范JESD79-2E (JESD79-2D版本)，2008年4月，JEDEC固態(tài)技術(shù)協(xié)會)。


【發(fā)明內(nèi)容】

[0007]在現(xiàn)有技術(shù)中，已經(jīng)提供了諸如ODT功能的對策來降低影響數(shù)據(jù)接收電路的電源噪聲。然而，現(xiàn)有技術(shù)沒有提供用于降低影響數(shù)據(jù)發(fā)送電路的電源噪聲的對策。通常，數(shù)據(jù)發(fā)送電路包括諸如用于發(fā)送數(shù)據(jù)的三態(tài)緩沖器之類的數(shù)據(jù)輸出電路。數(shù)據(jù)發(fā)送電路基于控制信號來控制數(shù)據(jù)輸出電路是否輸出數(shù)據(jù)。換言之，數(shù)據(jù)發(fā)送電路控制數(shù)據(jù)輸出電路來輸出數(shù)據(jù)，或者將數(shù)據(jù)輸出電路的輸出切換成高阻抗?fàn)顟B(tài)(HiZ)。
[0008]然而，在現(xiàn)有技術(shù)中，當(dāng)數(shù)據(jù)發(fā)送電路控制數(shù)據(jù)輸出電路的輸出被設(shè)定為HiZ時，出現(xiàn)電源噪聲，因為對信號線的電源電壓的供應(yīng)(電源電壓已經(jīng)被持續(xù)供應(yīng)到信號線)被突然中斷。當(dāng)在電源噪聲收斂之前數(shù)據(jù)發(fā)送電路將數(shù)據(jù)輸出電路的輸出從HiZ切換到數(shù)據(jù)發(fā)送狀態(tài)以便于輸出另一數(shù)據(jù)時，另一數(shù)據(jù)受到電源噪聲的影響。本發(fā)明人已經(jīng)發(fā)現(xiàn)了現(xiàn)有技術(shù)中的問題，如上所述，數(shù)據(jù)發(fā)送電路不能夠準(zhǔn)確地發(fā)送數(shù)據(jù)。
[0009]本發(fā)明的示例性方面是半導(dǎo)體集成電路，包括:
[0010]數(shù)據(jù)發(fā)送電路；以及
[0011]數(shù)據(jù)接收電路，該數(shù)據(jù)接收電路接收從數(shù)據(jù)發(fā)送電路發(fā)送的數(shù)據(jù)，其中
[0012]數(shù)據(jù)發(fā)送電路包括:
[0013]數(shù)據(jù)輸出電路，該數(shù)據(jù)輸出電路輸出數(shù)據(jù)，或者將輸出設(shè)定成高阻抗?fàn)顟B(tài)；以及
[0014]控制電路，該控制電路向數(shù)據(jù)輸出電路輸出控制信號，使得當(dāng)數(shù)據(jù)發(fā)送電路發(fā)送數(shù)據(jù)時，數(shù)據(jù)輸出電路輸出數(shù)據(jù)，并且，當(dāng)數(shù)據(jù)發(fā)送電路在發(fā)送數(shù)據(jù)之后進一步發(fā)送另一數(shù)據(jù)時，在先前的數(shù)據(jù)發(fā)送之后的預(yù)定時段期間，數(shù)據(jù)輸出電路保持輸出在先前的數(shù)據(jù)發(fā)送中最后輸出的數(shù)據(jù)。
[0015]通過如上所述的電路結(jié)構(gòu)，能夠通過降低電源噪聲來準(zhǔn)確地發(fā)送數(shù)據(jù)。
[0016]根據(jù)本發(fā)明的示例性方面，能夠提供能夠準(zhǔn)確地發(fā)送數(shù)據(jù)的半導(dǎo)體集成電路。

【專利附圖】

【附圖說明】
[0017]結(jié)合附圖從特定示例性實施例的以下描述中，以上和其它示例性方面、優(yōu)點和特征將更加明顯，在附圖中:
[0018]圖1圖示了根據(jù)本發(fā)明的第一示例性實施例的半導(dǎo)體集成電路；
[0019]圖2圖示了根據(jù)本發(fā)明的第一示例性實施例的半導(dǎo)體集成電路；以及
[0020]圖3是描繪根據(jù)本發(fā)明的第一示例性實施例的半導(dǎo)體集成電路的操作的時序圖。

【具體實施方式】
[0021]以下參考附圖來詳細(xì)地描述本發(fā)明的具體示例性實施例。由附圖中的相同的附圖標(biāo)記來表示相同的組件，并且為了解釋的簡明，適當(dāng)?shù)厥÷灾貜?fù)的解釋。
[0022][第一示例性實施例]
[0023]參考附圖，將描述根據(jù)本發(fā)明的第一示例性實施例的半導(dǎo)體集成電路。本發(fā)明能夠應(yīng)用于下述電路，該電路包括數(shù)據(jù)發(fā)送電路和數(shù)據(jù)接收電路，該數(shù)據(jù)接收電路接收從數(shù)據(jù)發(fā)送電路發(fā)送的數(shù)據(jù)，并且該電路基于控制信號來控制數(shù)據(jù)發(fā)送電路的輸出。在該示例性實施例中，在下文中解釋下述情況，其中，圖1中所示的電路包括SoC(片上系統(tǒng))電路和SDRAM(同步動態(tài)隨機存取存儲器)電路，并且通過用于在這些電路之間雙向地發(fā)送數(shù)據(jù)的信號線(下文中，簡稱為“雙向信號線”)來在SoC電路和SDRAM電路之間執(zhí)行數(shù)據(jù)傳輸。
[0024]圖1圖示了根據(jù)本發(fā)明的第一示例性實施例的半導(dǎo)體集成電路。圖1中示出的電路包括SoC電路(數(shù)據(jù)發(fā)送電路)100和SDRAM電路(數(shù)據(jù)接收電路)101。以DDR (雙數(shù)據(jù)率)模式在SoC電路100和SDRAM電路101之間執(zhí)行數(shù)據(jù)傳輸。
[0025]首先，將描述根據(jù)本發(fā)明的第一示例性實施例的半導(dǎo)體集成電路的電路結(jié)構(gòu)。SoC電路100向SDRAM電路101輸出2比特的時鐘信號CK和作為時鐘信號CK的差分信號的2比特的時鐘信號CKB。SoC電路100進一步向SDRAM電路101輸出包括用于SDRAM電路101的每個地址的命令的16比特的控制信號CMD。注意，SDRAM電路101接收與時鐘信號CK和CKB同步的控制信號CMD。
[0026]在SoC電路100和SDRAM電路101之間雙向地發(fā)送和接收32比特的數(shù)據(jù)DQ、4比特的選通信號DQS以及作為選通信號DQS的差分信號的4比特的選通信號DQSB中的每一個。作為SoC電路100和SDRAM電路101中的一個的接收電路接收與選通信號DQS和DQSB同步的數(shù)據(jù)DQ。注意，上述信號名稱還表示相應(yīng)的信號線名稱。
[0027]圖2中示出的電路示出了作為選通信號線DQS[3:0]和DQSB[3:0]以及數(shù)據(jù)信號線DQ[31:0]中的一個的I比特雙向信號線以及圖1中示出的電路的相應(yīng)的外圍電路。在該示例性實施例中，在下文中解釋了其中I比特雙向信號線是數(shù)據(jù)信號線DQ[0]的情況。如上所述，數(shù)據(jù)信號線DQ[O]被連接在SoC電路100和SDRAM101之間。
[0028]SoC電路100包括外部端子201 ;緩沖器202 ;輸出數(shù)據(jù)的數(shù)據(jù)輸出電路203 ;具有ODT功能的終端電路204 ;控制電路205和反相器206，該控制電路205將控制信號輸出到數(shù)據(jù)輸出電路203和終端電路204中的每一個。終端電路204包括電阻器207、電阻器208、開關(guān)209以及開關(guān)210。數(shù)據(jù)輸出電路203包括NAND (與非)電路251、NOR (或非)電路252、晶體管253以及晶體管254。在該示例性實施例中，解釋了其中開關(guān)209和晶體管253是P溝道MOS晶體管并且開關(guān)210和晶體管254是N溝道MOS晶體管的情況。
[0029]在SoC電路100中，數(shù)據(jù)信號線DQ[O]通過外部端子201被連接到緩沖器202的輸入端子和數(shù)據(jù)輸出電路203的輸出端子。
[0030]終端電路204被設(shè)置在外部端子201和緩沖器202之間。在終端電路204中，將開關(guān)209和電阻器207串聯(lián)地連接在高電勢側(cè)電源端子VDD與位于連接外部端子201和緩沖器202的信號線上的結(jié)點NI之間。將開關(guān)210和電阻器208串聯(lián)地連接在低電勢側(cè)電源端子VSS和結(jié)點NI之間。換言之，將開關(guān)209的源極端子連接到高電勢側(cè)電源端子VDD。將開關(guān)209的漏極端子連接到電阻器207的一個端子。將電阻器207的另一端子連接到電阻器208的一個端子。將電阻器208的另一端子連接到開關(guān)210的漏極端子。將開關(guān)210的源極端子連接到低電勢側(cè)電源端子VSS。將電阻器207的另一端子和電阻器208的一個端子共同地連接到結(jié)點NI。注意,可以互換(switch around)在高電勢側(cè)電源端子VDD和結(jié)點NI之間串聯(lián)連接的開關(guān)209和電阻器207。類似地，可以互換在低電勢側(cè)電源端子VSS和結(jié)點NI之間串聯(lián)連接的開關(guān)210和電阻器208。
[0031]將緩沖器202的輸出端子連接到控制電路205的用于輸入數(shù)據(jù)的輸入端子IN。將控制電路205的輸出端子Cl連接到開關(guān)209的柵極端子，并且通過反相器206將控制電路205的輸出端子Cl連接到開關(guān)210的柵極端子。在其它的雙向信號線中也采用這樣的外圍電路構(gòu)造。注意，對這些雙向信號線共同地設(shè)置控制電路205。
[0032]將控制電路205的用于輸出數(shù)據(jù)的輸出端子OUT連接到數(shù)據(jù)輸出電路203中的NOR電路252的一個輸入端子和NAND電路251的一個輸入端子。將控制電路205的用于輸出控制信號230的輸出端子El連接到NAND電路251的另一輸入端子，并且通過數(shù)據(jù)輸出電路203中的反相器255將輸出端子El連接到NOR電路252的另一輸入端子。將NAND電路251的輸出端子連接到晶體管253的柵極端子。將NOR電路252的輸出端子連接到晶體管254的柵極端子。將晶體管253和254串聯(lián)地連接在高電勢側(cè)電源端子VDD和低電勢側(cè)電源端子VSS之間。換言之，晶體管253和254組成反相器。將晶體管253的漏極端子和晶體管254的漏極端子共同地連接到位于連接緩沖器202和外部端子201的信號線上的結(jié)點。在其它的雙向信號線中也采用這樣的外圍電路構(gòu)造。
[0033]接下來，將描述根據(jù)本發(fā)明的第一示例性實施例的半導(dǎo)體集成電路的操作。在下文中解釋其中SoC電路100接收(讀取)從SDRAM101發(fā)送的諸如數(shù)據(jù)DQ的數(shù)據(jù)。首先，SoC電路100向SDRAM電路101輸出控制信號CMD。此后，例如，SDRAM電路101將存儲在由控制信號CMD指定的地址的存儲器區(qū)域中的數(shù)據(jù)DQ以及選通信號DQS和DQSB發(fā)送到SoC電路100。在該情況下，從SDRAM電路101發(fā)送的數(shù)據(jù)DQ具有預(yù)定的突發(fā)長度。
[0034]SoC電路100通過相應(yīng)的信號線、外部端子201以及緩沖器202接收從SDRAM電路101輸出的每個信號。注意，SoC電路100接收與選通信號DQS和DQSB同步的數(shù)據(jù)DQ。將由SoC電路100接收到的數(shù)據(jù)DQ輸入到控制電路205和其它的外圍電路(未示出)。在SoC電路100開始發(fā)送控制信號CMD時的時間與SoC電路100開始接收相應(yīng)的數(shù)據(jù)DQ時的時間之間的時段被稱為讀取時延(RL)。
[0035]當(dāng)接收從SDRAM電路101發(fā)送的數(shù)據(jù)時，SoC電路100控制相應(yīng)的終端電路204的ODT功能被接通以降低在數(shù)據(jù)信號線DQ和選通信號線DQS和DQSB上出現(xiàn)的電源噪聲。具體地，SoC電路100基于來自控制電路205的控制信號200來控制設(shè)置在相應(yīng)的終端電路204中的開關(guān)209和210被接通，并且將相應(yīng)的信號線上的結(jié)點設(shè)定成預(yù)定電勢(例如，高電勢側(cè)電源電壓VDD的一半)。這使得SoC電路100能夠通過降低包括在接收到的數(shù)據(jù)中的電源噪聲來準(zhǔn)確地接收數(shù)據(jù)。
[0036]此外，SoC電路100基于來自控制電路205的控制信號230來控制數(shù)據(jù)輸出電路203不向SDARM電路101輸出數(shù)據(jù)。換言之，SoC電路100基于L電平的控制信號230來控制數(shù)據(jù)輸出電路203的輸出被設(shè)定成高阻抗?fàn)顟B(tài)(HiZ)。當(dāng)控制信號230是L電平時，因為晶體管253和254都被控制成截止，所以數(shù)據(jù)輸出電路230的輸出指示HiZ。這使得SoC電路100能夠在不受從數(shù)據(jù)輸出電路203輸出的其它數(shù)據(jù)影響的情況下準(zhǔn)確地接收從SDRAM電路101發(fā)送的數(shù)據(jù)。
[0037]在下文中解釋其中SoC電路100向SDRAM電路101發(fā)送(寫入)數(shù)據(jù)的情況。首先，SoC電路100向SDRAM電路101輸出控制信號CMD。此后，SoC電路100向SDRAM電路101發(fā)送數(shù)據(jù)DQ以及選通信號DQS和DQSB。在該情況下，從SoC電路100發(fā)送的數(shù)據(jù)DQ
具有預(yù)定的突發(fā)長度。
[0038]然后，SDRAM電路101接收與選通信號DQS和DQSB同步的數(shù)據(jù)DQ。例如，將數(shù)據(jù)DQ寫入到由控制信號CMD指定的地址的存儲器區(qū)域。在SoC電路100開始發(fā)送控制信號CMD時的時間與SoC電路100開始發(fā)送相應(yīng)的數(shù)據(jù)DQ時的時間之間的時段被稱為寫入時延(WL)。
[0039]當(dāng)向SDRAM電路101發(fā)送數(shù)據(jù)時，SoC電路100控制相應(yīng)的終端電路204的ODT功能被斷開。具體地，SoC電路100基于來自控制電路205的控制信號200來控制設(shè)置在相應(yīng)的終端電路204中的開關(guān)209和210被斷開，從而防止通過數(shù)據(jù)輸出電路203和外部端子201向SDRAM電路101發(fā)送的數(shù)據(jù)的電勢衰減。這使得SoC電路100能夠準(zhǔn)確地發(fā)送數(shù)據(jù)。
[0040]SoC電路100基于來自控制電路205的控制信號230來控制數(shù)據(jù)輸出電路203向SDRAM電路101輸出數(shù)據(jù)。換言之，SoC電路100基于H電平的控制信號230來控制數(shù)據(jù)輸出電路203向SDRAM電路101輸出數(shù)據(jù)。當(dāng)控制信號230是H電平時，根據(jù)從控制電路205輸出的數(shù)據(jù)，晶體管253和254被控制為導(dǎo)通和截止。因此，SoC電路100向SDRAM電路101發(fā)送數(shù)據(jù)。
[0041]以該方式，SoC電路100基于控制信號CMD來在其中SoC電路100接收從SDRAM電路101發(fā)送的數(shù)據(jù)的讀取模式和其中SoC電路100向SDRAM電路101發(fā)送數(shù)據(jù)的寫入模式之間進行切換。注意，SoC電路100以預(yù)定的時間間隔輸出具有與時鐘信號CK的一個周期相對應(yīng)的數(shù)據(jù)長度的控制信號CMD。
[0042]例如，SoC電路100在讀取模式下接收諸如數(shù)據(jù)DQ的數(shù)據(jù)或者在寫入模式下發(fā)送數(shù)據(jù)，并且在預(yù)定的時間間隔之后，在相同的模式下接收或發(fā)送另一數(shù)據(jù)。替代地，SoC電路100在讀取模式下接收諸如數(shù)據(jù)DQ的數(shù)據(jù)或者在寫入模式下發(fā)送數(shù)據(jù)，并且在預(yù)定的時間間隔之后，在不同的模式下接收或者發(fā)送另一數(shù)據(jù)。重復(fù)如上所述的數(shù)據(jù)發(fā)送和接收。
[0043]根據(jù)該示例性實施例的SoC電路100展示當(dāng)SoC電路100以寫入模式發(fā)送諸如數(shù)據(jù)DQ的數(shù)據(jù)時，并且在預(yù)定的時間間隔之后，以寫入模式再次發(fā)送另一數(shù)據(jù)時的特性。參考圖3來描述在該情況下的SoC電路100的操作。
[0044]首先，SoC電路100向SDRAM電路101輸出控制信號CMD(由圖3中所示的“A”指示并且在下文中被稱為“寫入命令A(yù)”)。然后，在寫入時延WL的時段(圖3中所示的“C”)之后，SoC電路100向SDRAM電路101發(fā)送具有預(yù)定突發(fā)長度的數(shù)據(jù)DQ (圖3中所示的“D”)和相應(yīng)的選通信號DQS和DQSB。
[0045]在該情況下，當(dāng)發(fā)送數(shù)據(jù)時，SoC電路100控制相應(yīng)的數(shù)據(jù)輸出電路203來輸出數(shù)據(jù)。
[0046]在輸出寫入命令A(yù)之后，在預(yù)定的時間間隔的時段(圖3中所示的“B”)之后，SoC電路100輸出寫入命令E(圖3中所示的“E”)。然后，在寫入時延WL的時段(圖3中所示的“F”)之后，SoC電路100向SDRAM電路101發(fā)送具有預(yù)定突發(fā)長度的數(shù)據(jù)DQ (圖3中所示的“G” )和相應(yīng)的選通信號DQS和DQSB。
[0047]在該情況下，控制電路205基于寫入命令(A、E)的間隔⑶、寫入時延WL(C、F)以及數(shù)據(jù)DQ的突發(fā)長度(D、G)來計算其中沒有發(fā)送數(shù)據(jù)DQ的時段(H)?；谟纱双@得的時段，控制電路205確定在其中沒有發(fā)送數(shù)據(jù)DQ的時段⑶期間數(shù)據(jù)輸出電路203是否輸出數(shù)據(jù)。然后，控制電路205基于該確定的結(jié)果來將控制信號230輸出到數(shù)據(jù)輸出電路203。
[0048]當(dāng)時段⑶小于或者等于預(yù)定閾值時，數(shù)據(jù)輸出電路203在時段⑶期間保持輸出數(shù)據(jù)DQ(D)的最后數(shù)據(jù)(圖3中示出的數(shù)據(jù)“03”)。當(dāng)時段(H)超過預(yù)定閾值時，數(shù)據(jù)輸出電路203在時段(H)期間將輸出切換成HiZ。
[0049]在重復(fù)寫入模式的情況下，當(dāng)數(shù)據(jù)輸出電路203在其中沒有執(zhí)行數(shù)據(jù)傳輸?shù)臅r段(例如，圖3中所示的“H”)期間保持輸出最后的數(shù)據(jù)時，由于數(shù)據(jù)輸出電路203將輸出切換成HiZ而導(dǎo)致可能出現(xiàn)的電源噪聲不會出現(xiàn)在數(shù)據(jù)輸出電路203的輸出側(cè)處的信號線上。因此，SoC電路100能夠通過降低在現(xiàn)有技術(shù)中已經(jīng)成為問題的電源噪聲來準(zhǔn)確地發(fā)送數(shù)據(jù)。
[0050]在重復(fù)寫入模式的情況下，當(dāng)其中沒有執(zhí)行數(shù)據(jù)傳輸?shù)臅r段(例如，圖3中所示的“H”)超過閾值時，在其中沒有執(zhí)行數(shù)據(jù)傳輸?shù)臅r段期間數(shù)據(jù)輸出電路203將輸出切換成HiZ。在該情況下，因為其中沒有執(zhí)行數(shù)據(jù)傳輸?shù)臅r段足夠長，所以由切換數(shù)據(jù)輸出電路203的輸出狀態(tài)所引起的相應(yīng)的信號線上的電源噪聲收斂。換言之，在不受電源噪聲影響的情況下，SoC電路100能夠發(fā)送從數(shù)據(jù)輸出電路203輸出的另一數(shù)據(jù)。這使得SoC電路100能夠通過降低電源噪聲的效應(yīng)來準(zhǔn)確地發(fā)送數(shù)據(jù)。注意，只要在下一次數(shù)據(jù)傳輸開始時的時間之前收斂電源噪聲，就可以任意地確定將數(shù)據(jù)輸出電路203的輸出切換成HiZ的時序。
[0051]如上所述，在數(shù)據(jù)發(fā)送電路(例如，SoC電路100)持續(xù)地發(fā)送數(shù)據(jù)的情況下，根據(jù)該示例性實施例的半導(dǎo)體集成電路基于數(shù)據(jù)發(fā)送間隔來控制包括在數(shù)據(jù)發(fā)送電路中的數(shù)據(jù)輸出電路(例如，數(shù)據(jù)輸出電路203)的輸出。換言之，根據(jù)該示例性實施例的半導(dǎo)體集成電路持續(xù)控制數(shù)據(jù)輸出電路來輸出數(shù)據(jù)或者將輸出切換成HiZ。這使得根據(jù)該示例性實施例的半導(dǎo)體集成電路能夠通過降低電源噪聲的效應(yīng)來準(zhǔn)確地發(fā)送數(shù)據(jù)。
[0052]注意，本發(fā)明不限于上述示例性實施例，但是在本發(fā)明的范圍內(nèi)能夠適當(dāng)?shù)剡M行修改。例如，盡管上述的示例性實施例已經(jīng)描述了其中SoC電路100向SDRAM電路101發(fā)送數(shù)據(jù)的示例，但是本發(fā)明不限于此。本發(fā)明還適用于其中SDRAM電路101向SoC電路100發(fā)送數(shù)據(jù)的電路構(gòu)造。在該情況下，與包括在SoC電路100中的數(shù)據(jù)輸出電路203的情況一樣，必須控制包括在SDRAM電路101中的數(shù)據(jù)輸出電路。
[0053]盡管上述示例性實施例已經(jīng)描述下述示例，其中，當(dāng)數(shù)據(jù)發(fā)送電路(例如，SoC電路100)持續(xù)發(fā)送數(shù)據(jù)時，控制電路205基于諸如寫入命令的地址命令的間隔、寫入時延WL以及數(shù)據(jù)DQ的突發(fā)長度來輸出控制信號(例如，控制信號230)，但是本發(fā)明不限于此。本發(fā)明還適用于下述電路構(gòu)造，該電路構(gòu)造用于如果能夠基于數(shù)據(jù)發(fā)送間隔來控制數(shù)據(jù)輸出電路203的輸出，則基于上述的信息中的至少一條(例如，地址命令的間隔)來輸出控制信號(例如，控制信號230)。
[0054]盡管上述示例性實施例已經(jīng)描述了用于數(shù)據(jù)輸出電路203的輸出的信號線是雙向信號線的情況，但是本發(fā)明不限于此。本發(fā)明還適用于其中用于數(shù)據(jù)輸出電路203的輸出的信號線是專用于發(fā)送數(shù)據(jù)的信號線的電路構(gòu)造。
[0055]終端電路不限于在上述示例性實施例中說明的電路。本發(fā)明還適用于包括串聯(lián)地連接在具有預(yù)定的電勢(例如，高電勢側(cè)電源電壓VDD的一半)的電源端子和相應(yīng)的信號線上的結(jié)點之間的電阻器和開關(guān)的電路構(gòu)造。此外，盡管上述的示例性實施例已經(jīng)描述了包括終端電路的情況，但是本發(fā)明不限于此。本發(fā)明還適用于其中不包括終端電路的電路構(gòu)造。
[0056]盡管上述示例性實施例已經(jīng)描述了其中半導(dǎo)體集成電路包括單個SDRAM電路的示例，但是本發(fā)明不限于此。根據(jù)本發(fā)明的半導(dǎo)體集成電路還適用于包括多個SDRAM電路的電路構(gòu)造。
[0057]雖然已經(jīng)按照若干示例性實施例描述了本發(fā)明，但是本領(lǐng)域的技術(shù)人員將認(rèn)識至IJ，可以在所附的權(quán)利要求的精神和范圍內(nèi)通過各種修改來實踐本發(fā)明，并且本發(fā)明并不限于上述示例。
[0058]此外，權(quán)利要求的范圍不受上述的示例性實施例的限制。
[0059]此外，應(yīng)當(dāng)注意，本 申請人:希望即使在后期的審查過程中對權(quán)利要求進行過修改也涵蓋所有權(quán)利要求要素的等同形式。
【權(quán)利要求】
1.一種半導(dǎo)體集成電路，包括: 外部端子，所述外部端子被配置為輸出第一寫入命令，并且在所述第一寫入命令之后進一步輸出具有第一突發(fā)長度的第一突發(fā)數(shù)據(jù)，并且所述外部端子被配置為在所述第一寫入命令之后輸出第二寫入命令，并且在所述第二寫入命令和所述第一突發(fā)數(shù)據(jù)的最后數(shù)據(jù)之后進一步輸出具有第二突發(fā)長度的第二突發(fā)數(shù)據(jù)，其中，所述外部端子繼續(xù)輸出所述第一突發(fā)數(shù)據(jù)的最后數(shù)據(jù)，直至從所述外部端子輸出所述第二突發(fā)數(shù)據(jù)。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其中，所述外部端子繼續(xù)輸出所述第一突發(fā)數(shù)據(jù)的最后數(shù)據(jù)直至從所述外部端子輸出所述第二突發(fā)數(shù)據(jù)的時段基于來自所述外部端子的所述第一寫入命令和來自所述外部端子的所述第二寫入命令。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路，其中，所述時段還基于所述第一突發(fā)長度和所述第二突發(fā)長度。
【文檔編號】G11C7/10GK104252875SQ201410398881
【公開日】2014年12月31日 申請日期:2010年9月8日 優(yōu)先權(quán)日:2009年9月8日
【發(fā)明者】光明雅泰, 飯塚洋一 申請人:瑞薩電子株式會社