專(zhuān)利名稱(chēng)：半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及在具有晶體管的半導(dǎo)體集成電路中削減動(dòng)作停止時(shí)的功耗的技術(shù)。
背景技術(shù)：
近年來(lái)，隨著MOS晶體管的微細(xì)化，流經(jīng)半導(dǎo)體集成電路的漏電流對(duì)功耗產(chǎn)生較大影響成為了課題。作為削減漏電流的方法，采 用了在電路不工作的待機(jī)狀態(tài)下降低電源電壓的技術(shù)、施加基板電壓的技術(shù)。另外，采用了通過(guò)在待機(jī)狀態(tài)下使其他電路或存儲(chǔ)器保持?jǐn)?shù)據(jù)來(lái)切斷向?qū)ο箅娐返碾娫垂┙o的技術(shù)。在專(zhuān)利文獻(xiàn)I中公開(kāi)了下述技術(shù)為了減少因與高電位側(cè)虛擬電源線和低電位側(cè)電源線連接的邏輯電路組中的貫通電流而引起的功耗，在切斷向邏輯電路組的電源供給時(shí)，通過(guò)使上述虛擬電源線的電位迅速變化，從而盡快確定在邏輯電路組中所包含的邏輯門(mén)的輸出電位。在線技術(shù)文獻(xiàn)專(zhuān)利文獻(xiàn)專(zhuān)利文獻(xiàn)I :日本特開(kāi)平9-321600號(hào)公報(bào)

發(fā)明內(nèi)容
(發(fā)明要解決的課題)本發(fā)明的目的在于，在待機(jī)狀態(tài)下使供給給電路主體的電源電壓降低的半導(dǎo)體集成電路中，通過(guò)迅速地降低電路主體的漏電流來(lái)削減功耗。(用于解決課題的手段)為了解決上述技術(shù)問(wèn)題，本發(fā)明的一個(gè)方式所涉及的半導(dǎo)體集成電路具備電路主體，其具有晶體管；虛擬電源線，其與所述電路主體的第I電源端連接；第I電源線，其經(jīng)由第I開(kāi)關(guān)而與所述虛擬電源線連接；第2電源線，其與所述電路主體的第2電源端連接；二極管，其一端與所述虛擬電源線連接，且另一端與所述第I電源線連接，以便在導(dǎo)通時(shí)減小所述虛擬電源線與所述第2電源線之間的電位差；以及第2開(kāi)關(guān)，其一端與所述虛擬電源線連接且另一端與所述第2電源線連接。根據(jù)該方式，在過(guò)渡到打開(kāi)第I開(kāi)關(guān)而經(jīng)由二極管向電路主體供給電流的狀態(tài)時(shí)，閉合第2開(kāi)關(guān)來(lái)連接虛擬電源線和第2電源線，從而能夠迅速地降低虛擬電源線與第2電源線之間的電位差。其結(jié)果，能夠迅速地降低在與虛擬電源線、第2電源線連接的電路主體中流動(dòng)的漏電流，從而能夠削減功耗。(發(fā)明效果)根據(jù)本發(fā)明，能夠迅速地降低流經(jīng)電路主體的漏電流，從而能夠削減功耗。


圖I是表示本發(fā)明的實(shí)施方式I涉及的半導(dǎo)體集成電路的構(gòu)成的電路圖。
圖2是表示本發(fā)明的實(shí)施方式I涉及的電路主體從有效(active)狀態(tài)向待機(jī)狀態(tài)過(guò)渡并再次過(guò)渡到有效狀態(tài)為止的、控制信號(hào)線EN1、EN2的電位、虛擬電源線VA的電位、以及電路主體的漏電流與P溝道MOS晶體管MS2的電流之和的時(shí)序圖。圖3是表示本發(fā)明的實(shí)施方式2涉及的電路主體從有效狀態(tài)向待機(jī)狀態(tài)過(guò)渡并再次過(guò)渡到有效狀態(tài)為止的、控制信號(hào)線EN1、EN2的電位、虛擬電源線VA的電位、以及電路主體的漏電流與P溝道MOS晶體管MS2的電流之和的時(shí)序圖。圖4是表示本發(fā)明的實(shí)施方式3涉及的半導(dǎo)體集成電路的構(gòu)成的電路圖。圖5是表示本發(fā)明的實(shí)施方式3涉及的電路主體從有效狀態(tài)向待機(jī)狀態(tài)過(guò)渡并再次過(guò)渡到有效狀態(tài)為止的、控制信號(hào)線EN1、EN2的電位、電位判定電路的輸出電位、控制電路的輸出電位、以及虛擬電源線VA的電位的時(shí)序圖。圖6是表示本發(fā)明的實(shí)施方式4涉及的半導(dǎo)體集成電路的構(gòu)成的電路圖。 圖7是表示本發(fā)明的實(shí)施方式4涉及的電路主體從有效狀態(tài)向待機(jī)狀態(tài)過(guò)渡并再次過(guò)渡到有效狀態(tài)為止的、控制信號(hào)線EN1、EN2的電位、電位判定電路的輸出電位、控制電路的輸出電位、以及虛擬電源線VA的電位的時(shí)序圖。
具體實(shí)施例方式以下，基于附圖對(duì)本發(fā)明的實(shí)施方式進(jìn)行說(shuō)明。(實(shí)施方式I)圖I表示本發(fā)明的實(shí)施方式I涉及的半導(dǎo)體集成電路100。該半導(dǎo)體集成電路100具備由晶體管構(gòu)成的電路主體101，該電路主體101具備高電位側(cè)的電源端IOla和低電位側(cè)的電源端101b。低電位側(cè)的電源端IOlb與虛擬電源線VA連接，該虛擬電源線VA經(jīng)由作為開(kāi)關(guān)的N溝道MOS晶體管MSl而與低電位電源線Vl連接。N溝道MOS晶體管MSl的柵極與控制信號(hào)線ENl連接。根據(jù)發(fā)送至該控制信號(hào)線ENl的控制信號(hào)，控制N溝道MOS晶體管MSl的導(dǎo)通狀態(tài)。此外，上述電路主體101的高電位側(cè)的電源端IOla與高電位電源線V2連接，該高電位電源線V2以及上述虛擬電源線VA經(jīng)由作為開(kāi)關(guān)的P溝道MOS晶體管MS2而與電路主體101并聯(lián)連接。即，P溝道MOS晶體管MS2的漏極(一端)與虛擬電源線VA連接，P溝道MOS晶體管MS2的源極(另一端)與高電位電源線V2連接。P溝道MOS晶體管MS2的柵極與控制信號(hào)線EN2連接，根據(jù)發(fā)送至該控制信號(hào)線EN2的控制信號(hào)，控制P溝道MOS晶體管MS2的導(dǎo)通狀態(tài)。低電位電源線Vl以及上述虛擬電源線VA經(jīng)由二極管DIl而與N溝道MOS晶體管MSl并聯(lián)連接，以使在二極管DIl導(dǎo)通時(shí)減小虛擬電源線VA與高電位電源線V2之間的電位差。即，二極管DIl的一端與虛擬電源線VA連接，二極管DIl的另一端與低電位電源線Vl連接。在電路主體101進(jìn)行期望動(dòng)作的有效(active)狀態(tài)下，根據(jù)發(fā)送至控制信號(hào)線ENl的控制信號(hào)，N溝道MOS晶體管MSl呈導(dǎo)通狀態(tài)(閉合的狀態(tài))。由此，虛擬電源線VA的電位變得與低電位電源線Vl的電位大致相等，從而向電路主體101供給電流。此時(shí)，P溝道MOS晶體管MS2根據(jù)發(fā)送至控制信號(hào)線EN2的控制信號(hào)而呈非導(dǎo)通狀態(tài)(打開(kāi)的狀態(tài))。另一方面，在電路主體101不進(jìn)行動(dòng)作的待機(jī)狀態(tài)下，根據(jù)發(fā)送至控制信號(hào)線ENl的控制信號(hào)，N溝道MOS晶體管MSl呈非導(dǎo)通狀態(tài)(被打開(kāi))。此時(shí)，根據(jù)發(fā)送至控制信號(hào)線EN2的控制信號(hào)，P溝道MOS晶體管MS2呈導(dǎo)通狀態(tài)(被閉合)，從而虛擬電源線VA的電位迅速地上升。由此，由于電路主體101的漏電流、和流經(jīng)P溝道MOS晶體管MS2的電流，使得在虛擬電源線VA中蓄積電荷，虛擬電源線VA的電位上升。虛擬電源線VA的電位上升至電路主體101的漏電流、與流經(jīng)P溝道MOS晶體管MS2的電流之和等于二極管DIl的電流為止。這樣,隨著虛擬電源線VA的電位上升而使得虛擬電源線VA與高電位電源線V2之間的電位差變小，電路主體101的漏電流迅速降低。圖2表示電路主體10從有效狀態(tài)向待機(jī)狀態(tài)過(guò)渡并再次過(guò)渡到有效狀態(tài)為止的、控制信號(hào)線ENl、EN2的電位、虛擬電源線VA的電位、以及電路主體101的漏電流與P溝道MOS晶體管MS2的電流之和。在有效狀態(tài)下，控制信號(hào)線EN1、EN2的電位與高電位電源線V2的電位相等。在從有效狀態(tài)向待機(jī)狀態(tài)過(guò)渡時(shí)，控制信號(hào)線ENl的電位下降至低電位電源線Vl的電位，N溝道MOS晶體管MSl呈非導(dǎo)通狀態(tài)。與此同時(shí)，控制信號(hào)線EN2的電位下降至低電位電源線Vl的電位，由于P溝道MOS晶體管MS2導(dǎo)通，所以虛擬電源線VA的電位迅速上升。隨著虛 擬電源線VA的電位的上升，電路主體101的漏電流和P溝道MOS晶體管MS2的電流迅速地降低。通過(guò)在短時(shí)間內(nèi)完成虛擬電源線VA的電位上升，從而電路主體101的漏電流維持最低值的時(shí)間變長(zhǎng)，功耗削減效果變大。此外，也可將N溝道MOS晶體管MSI、P溝道MOS晶體管MS2以外的晶體管用作開(kāi)關(guān)。(實(shí)施方式2)實(shí)施方式2涉及的半導(dǎo)體集成電路100與實(shí)施方式I的半導(dǎo)體集成電路100的不同之處在于在從有效狀態(tài)過(guò)渡至待機(jī)狀態(tài)之后第一次返回到有效狀態(tài)之前、即最初使N溝道MOS晶體管MSl導(dǎo)通之前，P溝道MOS晶體管MS2呈非導(dǎo)通狀態(tài)。其他結(jié)構(gòu)與實(shí)施方式I的半導(dǎo)體集成電路100相同。圖3表示電路主體101從有效狀態(tài)向待機(jī)狀態(tài)過(guò)渡并再次過(guò)渡到有效狀態(tài)為止的、控制信號(hào)線EN1、EN2的電位、虛擬電源線VA的電位、以及電路主體101的漏電流與P溝道MOS晶體管MS2的電流之和。在有效狀態(tài)下，控制信號(hào)線EN1、EN2的電位與高電位電源線V2的電位相等。在過(guò)渡至待機(jī)狀態(tài)時(shí)，控制信號(hào)線ENl的電位下降至低電位電源線Vl的電位，N溝道MOS晶體管MSl變成非導(dǎo)通狀態(tài)。與此同時(shí)，控制信號(hào)線EN2的電位下降至低電位電源線Vl的電位，由于P溝道MOS晶體管MS2導(dǎo)通，所以虛擬電源線VA的電位迅速上升。若經(jīng)過(guò)規(guī)定的時(shí)間，則控制信號(hào)線EN2的電位再次上升至高電位電源線V2的電位，從而P溝道MOS晶體管MS2變成非導(dǎo)通狀態(tài)，虛擬電源線VA的電位緩慢地上升并達(dá)到飽和。由此，在迅速地降低了電路主體101的漏電流的基礎(chǔ)上，還能夠降低P溝道MOS晶體管MS2的電流。此外，因?yàn)槟軌蛟诓皇固摂M電源線VA的電位過(guò)于上升的情況下達(dá)到飽和，所以能夠防止電路主體101所保持的信號(hào)狀態(tài)的消失。(實(shí)施方式3)圖4表示本發(fā)明的實(shí)施方式3涉及的半導(dǎo)體集成電路300。半導(dǎo)體集成電路300在實(shí)施方式I的半導(dǎo)體集成電路100的結(jié)構(gòu)的基礎(chǔ)上還具備電位判定電路301和控制電路302。電位判定電路301是與虛擬電源線VA、基準(zhǔn)電位電源線VREF連接的電位比較器，判定虛擬電源線VA的電位是否達(dá)到了基準(zhǔn)電位電源線VREF的電位。電位判定電路301輸出判定信號(hào)，該判定信號(hào)在虛擬電源線VA的電位達(dá)到了基準(zhǔn)電位電源線VREF的電位時(shí)成為高電位電源線V2的電位(高電平)，而在虛擬電源線VA的電位沒(méi)有達(dá)到基準(zhǔn)電位電源線VREF的電位時(shí)成為低電位電源線Vl的電位(低電平)?？刂齐娐?02是輸出控制信號(hào)線EN2的信號(hào)(與控制信號(hào)線ENl的電位相等的電平的信號(hào))、與由電位判定電路301輸出的判定信號(hào)之間的“或”邏輯的OR電路(邏輯電路)，在虛擬電源線VA的電位達(dá)到了基準(zhǔn)電位電源線VREF的電位時(shí)，使P溝道MOS晶體管MS2處于非導(dǎo)通狀態(tài)(打開(kāi)了的狀態(tài))。其他結(jié)構(gòu)與實(shí)施方式I的半導(dǎo)體集成電路100相同。
圖5表示電路主體101從有效狀態(tài)向待機(jī)狀態(tài)過(guò)渡并再次過(guò)渡到有效狀態(tài)為止的、控制信號(hào)線EN1、EN2的電位、電位判定電路301的輸出電位、控制電路302的輸出電位、以及虛擬電源線VA的電位。在有效狀態(tài)下，控制信號(hào)線EN1、EN2的電位與高電位電源線V2的電位相等。因此，控制電路302的輸出電位成為高電位電源線V2的電位。此時(shí)，虛擬電源線VA的電位與低電位電源線Vl的電位大致相等，且比基準(zhǔn)電位電源線VREF的電位低。因此，電位判定電路301的輸出電位成為低電位電源線Vl的電位。在過(guò)渡至待機(jī)狀態(tài)時(shí)，控制信號(hào)線ENl的電位下降至低電位電源線Vl的電位，從而N溝道MOS晶體管MSl變成非導(dǎo)通狀態(tài)。與此同時(shí)，控制信號(hào)線EN2的電位下降至低電位電源線Vl的電位，控制電路302的輸出電位成為低電位電源線Vl的電位。由此，P溝道MOS晶體管MS2導(dǎo)通，虛擬電源線VA的電位迅速上升。之后，若虛擬電源線VA的電位達(dá)到基準(zhǔn)電位電源線VREF的電位，則電位判定電路301的輸出電位成為高電位電源線V2的電位，控制電路302的輸出電位成為高電位電源線V2的電位。由此，P溝道MOS晶體管MS2變成非導(dǎo)通狀態(tài)，虛擬電源線VA的電位的上升變得緩慢。然后，虛擬電源線VA的電位達(dá)到飽和。通過(guò)這些一連串動(dòng)作，在待機(jī)狀態(tài)下迅速地降低了電路主體的漏電流的基礎(chǔ)上，還能夠降低P溝道MOS晶體管MS2的電流。此外，因?yàn)槟軌蛟谑固摂M電源線VA的電位不會(huì)從基準(zhǔn)電位電源線VREF的電位過(guò)于上升的情況下達(dá)到飽和，所以能夠防止電路主體所保持的信號(hào)狀態(tài)的消失。(實(shí)施方式4)圖6表示本發(fā)明的實(shí)施方式4涉及的半導(dǎo)體集成電路400。半導(dǎo)體集成電路400與實(shí)施方式3的半導(dǎo)體集成電路300的不同之處在于取代電位判定電路301而具備電位判定電路401，并且取代控制電路302而具備控制電路402。電位判定電路401是與虛擬電源線VA、基準(zhǔn)電位電源線VREF連接的電位比較器，判定虛擬電源線VA的電位是否達(dá)到了基準(zhǔn)電位電源線VREF的電位。電位判定電路401輸出判定信號(hào)，該判定信號(hào)在虛擬電源線VA的電位達(dá)到了基準(zhǔn)電位電源線VREF的電位時(shí)成為低電位電源線Vl的電位(低電平)，而在虛擬電源線VA的電位沒(méi)有達(dá)到基準(zhǔn)電位電源線VREF的電位時(shí)成為高電位電源線V2的電位(高電平)?？刂齐娐?02是輸出控制信號(hào)線EN2的信號(hào)(與控制信號(hào)線ENl的電位相反電平的信號(hào))、與由電位判定電路401輸出的判定信號(hào)之間的“與非”邏輯的NAND電路(邏輯電路)，在虛擬電源線VA的電位達(dá)到了基準(zhǔn)電位電源線VREF的電位時(shí)，P溝道MOS晶體管MS2處于非導(dǎo)通狀態(tài)(打開(kāi)了的狀態(tài))。圖7表示電路主體101從有效狀態(tài)向待機(jī)狀態(tài)過(guò)渡并再次過(guò)渡到有效狀態(tài)為止的、控制信號(hào)線EN1、EN2的電位、電位判定電路401的輸出電位、控制電路402的輸出電位、以及虛擬電源線VA的電位。在有效狀態(tài)下，控制信號(hào)線ENl的電位與高電位電源線V2的電位相等，控制信號(hào)線EN2的電位與低電位電源線Vl的電位相等。此時(shí)，虛擬電源線VA的電位與低電位電源線Vl的電位大致相等，且比基準(zhǔn)電位電源線VREF的電位低，所以電位判定電路401的輸出電位成為高電位電源線V2的電位。由此，控制電路402的輸出電位成為高電位電源線V2的電位。在過(guò)渡至待機(jī)狀態(tài)時(shí)，控制信號(hào)線ENl的電位下降至低電位電源線Vl的電位，N溝 道MOS晶體管MSl變成非導(dǎo)通狀態(tài)。與此同時(shí)，控制信號(hào)線EN2的電位上升至高電位電源線V2的電位，控制電路402的輸出電位成為低電位電源線Vl的電位。由此，P溝道MOS晶體管MS2導(dǎo)通，從而虛擬電源線VA的電位迅速上升。若虛擬電源線VA的電位達(dá)到了基準(zhǔn)電位電源線VREF的電位，則電位判定電路401的輸出電位成為低電位電源線Vl的電位，控制電路402的輸出電位成為高電位電源線V2的電位。由此，P溝道MOS晶體管MS2變成非導(dǎo)通狀態(tài)，虛擬電源線VA的電位緩慢地上升并達(dá)到飽和。通過(guò)這些的一連串動(dòng)作，在待機(jī)狀態(tài)下迅速地降低了電路主體101的漏電流的基礎(chǔ)上，還能夠降低P溝道MOS晶體管MS2的電流。此外，因?yàn)槟軌蛟谑固摂M電源線VA的電位不會(huì)從基準(zhǔn)電位電源線VREF的電位過(guò)于上升的情況下達(dá)到飽和，所以能夠防止電路主體101所保持的信號(hào)狀態(tài)的消失。另外，在上述實(shí)施方式3、4中，作為電位判定電路301、401而采用了電位比較器，但是只要是可以判定虛擬電源線VA的電位是否達(dá)到了規(guī)定電位的電路，可以采用其他結(jié)構(gòu)的電路。此外，在上述實(shí)施方式3、4中，作為控制電路302、402而采用了 OR電路、NAND電路，但是只要是在虛擬電源線VA的電位達(dá)到了基準(zhǔn)電位電源線VREF的電位時(shí)使P溝道MOS晶體管MS2處于非導(dǎo)通狀態(tài)(打開(kāi)了的狀態(tài))的電路，可以采用其他結(jié)構(gòu)的電路。此外，在上述實(shí)施方式I 4中，也可在電路主體101的高電位側(cè)設(shè)置虛擬電源線，并在虛擬電源線與高電位電源線之間連接二極管，以使在二極管導(dǎo)通時(shí)減小虛擬電源線與低電位電源線之間的電位差。(產(chǎn)業(yè)上的可利用性)本發(fā)明涉及的半導(dǎo)體集成電路作為削減動(dòng)作停止時(shí)的功耗的技術(shù)是有用的。符號(hào)說(shuō)明100、300、400半導(dǎo)體集成電路101電路主體IOla高電位側(cè)的電源端IOlb低電位側(cè)的電源端301、401電位判定電路302、402 控制電路
Vl低電位電源線(第I電源線)V2高電位電源線(第2電源線)VA虛擬電源線
MSl N溝道MOS晶體管(第I開(kāi)關(guān))MS2 P溝道MOS晶體管(第2開(kāi)關(guān))DIl 二極管
權(quán)利要求
1.一種半導(dǎo)體集成電路，其具備 電路主體，其具有晶體管； 虛擬電源線，其與所述電路主體的第I電源端連接； 第I電源線，其經(jīng)由第I開(kāi)關(guān)而與所述虛擬電源線連接； 第2電源線，其與所述電路主體的第2電源端連接； 二極管，其一端與所述虛擬電源線連接，且另一端與所述第I電源線連接，以便在導(dǎo)通時(shí)減小所述虛擬電源線與所述第2電源線之間的電位差；以及 第2開(kāi)關(guān)，其一端與所述虛擬電源線連接，且另一端與所述第2電源線連接。
2.根據(jù)權(quán)利要求I所述的半導(dǎo)體集成電路,其中， 在從以閉合了所述第I開(kāi)關(guān)且打開(kāi)了所述第2開(kāi)關(guān)的狀態(tài)經(jīng)由所述第I開(kāi)關(guān)向所述電路主體供給電流的狀態(tài)，過(guò)渡到打開(kāi)所述第I開(kāi)關(guān)并經(jīng)由所述二極管向所述電路主體供給電流的狀態(tài)時(shí)，閉合所述第2開(kāi)關(guān)。
3.根據(jù)權(quán)利要求I所述的半導(dǎo)體集成電路,其中， 進(jìn)行如下控制在打開(kāi)所述第I開(kāi)關(guān)的狀態(tài)下閉合所述第2開(kāi)關(guān)，在閉合所述第I開(kāi)關(guān)的狀態(tài)下打開(kāi)所述第2開(kāi)關(guān)。
4.根據(jù)權(quán)利要求I所述的半導(dǎo)體集成電路,其中， 進(jìn)行如下控制在閉合所述第I開(kāi)關(guān)的狀態(tài)下打開(kāi)所述第2開(kāi)關(guān)，在所述狀態(tài)的過(guò)渡之后且在最初閉合所述第I開(kāi)關(guān)之前打開(kāi)所述第2開(kāi)關(guān)。
5.根據(jù)權(quán)利要求I所述的半導(dǎo)體集成電路,其中， 所述半導(dǎo)體集成電路具備 電位判定電路，其判定所述虛擬電源線的電位是否達(dá)到了規(guī)定電位；以及控制電路，其基于所述電位判定電路的判定結(jié)果，在所述虛擬電源線的電位達(dá)到了規(guī)定電位時(shí)，設(shè)成打開(kāi)了所述第2開(kāi)關(guān)的狀態(tài)。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體集成電路，其中， 所述電位判定電路是與所述虛擬電源線、和作為所述規(guī)定電位的電源線連接的電位比較器。
7.根據(jù)權(quán)利要求5所述的半導(dǎo)體集成電路，其特征在于， 所述電位判定電路輸出判定信號(hào)，該判定信號(hào)在所述虛擬電源線的電位達(dá)到了規(guī)定電位時(shí)成為高電平，而在所述虛擬電源線的電位沒(méi)有達(dá)到規(guī)定電位時(shí)成為低電平， 所述控制電路具備邏輯電路，該邏輯電路輸出在打開(kāi)了所述第I開(kāi)關(guān)的期間內(nèi)成為低電平而在閉合了所述第I開(kāi)關(guān)的期間內(nèi)成為高電平的信號(hào)、與由所述電位判定電路輸出的判定信號(hào)之間的“或”邏輯， 所述控制電路在由所述邏輯電路輸出的“或”邏輯為高電平時(shí)，控制成打開(kāi)了所述第2開(kāi)關(guān)的狀態(tài)，而在由所述邏輯電路輸出的“或”邏輯為低電平時(shí)，控制成閉合了所述第2開(kāi)關(guān)的狀態(tài)。
8.根據(jù)權(quán)利要求5所述的半導(dǎo)體集成電路，其特征在于， 所述電位判定電路輸出判定信號(hào)，該判定信號(hào)在所述虛擬電源線的電位達(dá)到了規(guī)定電位時(shí)成為低電平，而在所述虛擬電源線的電位沒(méi)有達(dá)到規(guī)定電位時(shí)成為高電平， 所述控制電路具備邏輯電路，該邏輯電路輸出在打開(kāi)了所述第I開(kāi)關(guān)的期間內(nèi)成為高電平而在閉合了所述第I開(kāi)關(guān)的期間內(nèi)成為低電平的信號(hào)、與由所述電位判定電路輸出的判定信號(hào)之間的“與非”邏輯， 所述控制電路在由所述邏輯電路輸出的“與非”邏輯為高電平時(shí)控制成打開(kāi)了所述第2開(kāi)關(guān)的狀態(tài)，而在由所述邏輯電路輸出的“與非”邏輯為低電平時(shí)控制成閉合了所述第2開(kāi) 關(guān)的狀態(tài)。
全文摘要
本發(fā)明提供一種半導(dǎo)體集成電路。該半導(dǎo)體集成電路具備電路主體，其具有晶體管；虛擬電源線，其與所述電路主體的第1電源端連接；第1電源線，其經(jīng)由第1開(kāi)關(guān)而與所述虛擬電源線連接；第2電源線，其與所述電路主體的第2電源端連接；二極管，其一端與所述虛擬電源線連接，且另一端與所述第1電源線連接，以便在導(dǎo)通時(shí)減小所述虛擬電源線與所述第2電源線之間的電位差；以及第2開(kāi)關(guān)，其一端與所述虛擬電源線連接且另一端與所述第2電源線連接。
文檔編號(hào)H03K19/00GK102763333SQ20108006450
公開(kāi)日2012年10月31日 申請(qǐng)日期2010年10月25日 優(yōu)先權(quán)日2010年2月26日
發(fā)明者關(guān)良平, 蕪尾英之 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社