本發(fā)明是有關(guān)于一種高密度的存儲器裝置，且特別是有關(guān)于一種具有疊層式存儲器結(jié)構(gòu)的存儲器裝置的操作方法。本申請案主張美國臨時申請案第61/752,985號的優(yōu)先權(quán)，其申請日為2013年1月16日，且其內(nèi)容是完全于此并入作參考。

背景技術(shù)：
基于生產(chǎn)技術(shù)的緣故，集成電路的臨界尺寸的縮小化已面臨限制，設(shè)計者嘗試找尋能達到較高儲存容量以及以降低每位成本的作法。被采用的技術(shù)包含在存儲單元內(nèi)儲存多個位，以及在單芯片上疊層多個存儲單元的平面。與單一位存儲單元相較，對多位存儲單元進行編程操作時，會因為需要建立多個編程位階而需花費較長的時間。再者，采用多位存儲單元的技術(shù)時，一個編程周期(programcycle)相對需要較多的編程脈沖。連帶的，被儲存于并非被編程操作存儲單元的數(shù)據(jù)，也容易受到較大的干擾。3D存儲器架構(gòu)的密度較高。但是，高密度可能衍生在進行編程時，容易影響相鄰存儲單元的問題。因此，無論是對2D或3D存儲器，如何在編程具有多位的存儲單元的同時，兼顧速度與效能的提升為一重要課題。

技術(shù)實現(xiàn)要素：
根據(jù)本發(fā)明的第一方面，提出一種操作一多位存儲單元的方法，包含：施加一單通道多位階編程；每次使用單獨的脈沖序列(或于一個通道內(nèi))，例如一增幅脈沖編程序列；對多個目標編程位階進行多個編程驗證步驟，進而編程多個多位存儲單元。利用這些技術(shù)，所需的編程脈沖的數(shù)量，以及編程數(shù)據(jù)所需的時間可以減少。連帶的，可以達到提升編程的整體速度與降低干擾條件的效果。根據(jù)本發(fā)明的第二方面，提出一種操作多位存儲單元的存儲器的方法，其中包含以兩個階段進行編程。這兩個階段可包含，例如，一第一單通道增幅脈沖編程序列，以及對至少一初步編程位階的至少一編程驗證步驟；其后，施加一單通道增幅脈沖編程序列，以及對多個目標編程位階的編程驗證步驟，用以將多個存儲單元編程為多個編程位階。透過兩個階段的編程程序，可以使分布變窄且降低干擾。根據(jù)本發(fā)明的第三方面，提出一種操作多位存儲單元的方法，包含：為編程多個多位階存儲單元而儲存一數(shù)據(jù)集，該數(shù)據(jù)集代表各該存儲單元為多個編程狀態(tài)之一，或為一禁止狀態(tài)，其中該多個編程狀態(tài)是對應(yīng)作為于該多個多位階存儲單元的多個編程目標位階。對該數(shù)據(jù)集，該方法包含：對該多個多位階存儲單元執(zhí)行多個編程周期，其中該多個編程周期之一包含：對于在該多個編程狀態(tài)的多個多位階存儲單元，施加一編程偏壓；以及在施加該編程偏壓后，利用該多個編程狀態(tài)中的多個編程狀態(tài)，對一部分的該多個多位階存儲單元施加多個編程驗證步驟，使其由該多個編程狀態(tài)變化為該禁止狀態(tài)，其中該部分的該多個多位階存儲單元是透過在該指示編程狀態(tài)的目標編程位階。該數(shù)據(jù)集可用于在單通道多位階操作的每一個周期，用以判斷被選定的存儲單元的禁止與編程狀態(tài)。對3D的實施例而言，單通道多位階編程操作的變化可包含按照存儲單元層而將存儲單元區(qū)分為存儲單元群組，藉以降低垂直干擾。再者，單通道多位階編程操作的變化可包含，在對存儲單元的區(qū)塊進行編程操作時，按照分頁順序而非按照字線的順序。為了對本發(fā)明的上述及其他方面有更佳的了解，下文特舉較佳實施例，并配合所附圖式，作詳細說明如下：附圖說明圖1，其是單通道多位階編程操作的集成電路的方塊圖。圖2，其是一種使用3D垂直柵極(3Dverticalgate，簡稱為3DVG)NAND閃存陣列結(jié)構(gòu)的透視圖。圖3，其是圖2的3DNAND閃存陣列結(jié)構(gòu)中，安排編程偏壓的布局的例子的示意圖。圖4，其是如圖2所示，在3DNAND閃存實現(xiàn)單通道多位階編程程序的示意圖。圖5，其是以存儲單元數(shù)量相對于閾值電壓，說明多位階快閃存儲單元的閾值電壓分布的示意圖。圖6，其是已知技術(shù)利用多通道ISPP程序，對具有多位的存儲單元進行編程的示意圖。圖7，其是用于單通道多位階編程程序中，產(chǎn)生編程控制信號的列表。圖8A，其是說明單通道多位階編程操作的示意圖。圖8B，其為比較已知的多通道多位階編程操作，與單通道多位階編程操作的列表。圖9，其是根據(jù)本發(fā)明較佳實施例的單通道多位階編程操作的簡化流程圖。圖10，其是對ISPP編程程序，分析單通道多位階編程操作的編程結(jié)果。圖11，其是單通道多位階編程操作的應(yīng)用列表，其中編程驗證步驟是基于脈沖數(shù)目或序列內(nèi)的編程脈沖的位階而執(zhí)行。圖12，其是基于圖11的概念的另一種單通道多位階編程操作的簡化流程圖。圖13，其是根據(jù)另一個實施例的單通道多位階程序的流程圖。圖14，其是在疊層式存儲器結(jié)構(gòu)中，進行編程的過程，對存儲單元層進行分組的示意圖。圖15，其是另一種在編程時，將疊層式的存儲單元以另一種方式分組的示意圖。圖16，其是說明將單通道多位階編程應(yīng)用于存儲單元層的分組的流程圖。圖17，其是按照字線的順序而進行單通道多位階編程的示意圖。圖18，其是按照字線順序進行單通道多位階編程的順序的列表。圖19，其是按照字線而進行單通道多位階編程程序的流程示意圖。圖20，其是NAND閃存電路按照分頁順序而進行編程的示意圖。圖21，其是按照分頁順序進行單通道多位階編程的順序的列表。圖22，其是按照分頁而進行單通道多位階編程程序的流程示意圖。圖23，其是一種兩個階段的編程操作的流程圖。圖24，其是應(yīng)用于單通道多位階編程操作的簡化邏輯的示意圖。圖25，其是第一種在兩個階段使用單通道多位階編程操作的示意圖。圖26，其是第二種在兩個階段使用單通道多位階編程操作的示意圖。圖27，其是一種在兩個階段均使用單通道多位階編程操作的示意圖。圖28，其是另一種在兩個階段均使用單通道多位階編程操作的示意圖。圖29，其是與圖28相似，但在第一個通道時使用初步驗證位階的另一種兩階段編程程序的示意圖。圖30，其是至少一階段為單通道多位階編程程序的示意圖?！痉栒f明】輸入／輸出數(shù)據(jù)5編程編碼邏輯95輸入／輸出電路91MLC緩沖器90數(shù)據(jù)路徑93第二數(shù)據(jù)線85感測放大器／編程緩沖電路8控制器10、795第一數(shù)據(jù)線75地址30行譯碼器70存儲器陣列60列譯碼器40偏壓產(chǎn)生器20SSL柵極結(jié)構(gòu)109、119階梯墊112A、113A、114A、115A半導體條的疊層102、103、104、105、112、113、114、115柵極選擇線126、127字線125-1...125-N源極線128階梯墊102B、103B、104B、105B串行401、402、403、404串行選擇晶體管442、443、444、445存儲器單元400GSL晶體管411、412、415分布范圍500、501、502、503、520、621、622、623第一通道511第二通道512第三通道513低閾值電壓521中間閾值電壓522高閾值電壓523為臨界范圍620第一條線610、810第二條線611、811、813、815、817、890存儲器結(jié)構(gòu)720擦除狀態(tài)范圍820第一編程狀態(tài)821第二編程狀態(tài)822第三編程狀態(tài)823、833位線722、724、726、728、730、732、734、736第一層的存儲單元群組740、743第二層的存儲單元群組742、745第三個層的存儲單元群組747第三初步范圍827第三條線812、814、816、818、891初步編程范圍829第一初步范圍825、839第二初步范圍826第三初步范圍827第三編程狀態(tài)范圍833具體實施方式本發(fā)明實施例的詳細說明可參看圖1-圖30。請參見圖1，其是單通道多位階編程操作的集成電路的方塊圖。集成電路1包含在集成電路基板上的存儲器陣列60。存儲器陣列60包含多位階存儲單元(multiple-levelcells，簡稱為MLC)，多位階存儲單元指的是在一個存儲單元中，可儲存多于一個位的數(shù)據(jù)。列譯碼器40耦接于多條字線，并沿著存儲器陣列60的各列而設(shè)置。排(bank)譯碼器50耦接于多條排選擇線55(例如：SSL線與GSL線)。行譯碼器70耦接于設(shè)置于存儲器陣列60各行的多條位線65，用以自存儲器陣列60讀取數(shù)據(jù)或?qū)懭霐?shù)據(jù)至存儲器陣列60。由控制邏輯10提供的地址，將透過總線30提供予行譯碼器70與列譯碼器40。在此例子中，感測放大器／編程緩沖電路80透過第一數(shù)據(jù)線75而耦接至行譯碼器70。編程緩沖電路80可用于儲存作為多位階編程所用的編程代碼(programcodes)；或者，儲存代表編程代碼的功能的數(shù)值，進而指示被選擇的位線為編程狀態(tài)或禁止狀態(tài)。行譯碼器70可根據(jù)編程緩沖電路80內(nèi)的數(shù)值，而選擇性地將編程電壓與禁止電壓施加于存儲器內(nèi)的位線。經(jīng)由感測放大器、編程緩沖電路80感測而得的數(shù)據(jù)，將透過第二數(shù)據(jù)線85提供予多位階數(shù)據(jù)緩沖器90。多位階數(shù)據(jù)緩沖器90透過數(shù)據(jù)路徑93而耦接于輸入／輸出電路91。再者，此范例利用在多位階數(shù)據(jù)緩沖器90的輸入數(shù)據(jù)，作為支持單通道多位階編程操作使用。輸入／輸出電路91驅(qū)動數(shù)據(jù)至集成電路1外。輸入／輸出數(shù)據(jù)5與控制信號透過數(shù)據(jù)總線(databus)而在輸入／輸出電路91、控制邏輯10與集成電路1上的輸入／輸出端，或是其他的內(nèi)／外部數(shù)據(jù)源(例如：通用處理器(generalpurposeprocessor)、特殊目的的應(yīng)用電路，或者存儲器陣列60所支持的系統(tǒng)芯片功能的模塊的組合)間移動。在圖1的例子中，控制器10利用一偏壓配置狀態(tài)機(biasarrangementstatemachine)控制由偏壓產(chǎn)生器20內(nèi)的一個或多個電壓供應(yīng)器產(chǎn)生或供應(yīng)讀取電壓、驗證電壓、編程電壓。控制邏輯10耦接至多位階緩沖器90與存儲器陣列60。以下將說明控制邏輯10包含用以控制單通道多位階編程操作的邏輯。本案所屬技術(shù)領(lǐng)域的普通技術(shù)人員，可利用專用邏輯電路實現(xiàn)控制邏輯10。在其他的實施例中，控制電路包含在同一個集成電路上的一通用處理器(general-purposeprocessor)。通用處理器執(zhí)行的計算機程序用于控制裝置的操作。在其他的實施例中，控制邏輯亦可使用專用邏輯電路與通用處理器的組合。存儲器陣列60可包含多個電荷捕捉存儲單元，各該電荷捕捉存儲單元可用于儲存多個位。這些電荷捕捉存儲單元可透過建立多個編程位階的方式(相當于建立存儲單元的多個閾值電壓VT)而儲存該些位。在其他的范例中，存儲單元可包含可編程電阻式存儲單元(programmableresistancememorycells)，透過配置與電阻數(shù)量相對應(yīng)的多個編程位階的方式，以可編程電阻式存儲單元儲存多個位。以下的說明是以電荷捕捉存儲單元(如：浮動柵級閃存、介電質(zhì)電荷捕捉閃存等)為基礎(chǔ)。本案的構(gòu)想亦可被應(yīng)用于采用其他技術(shù)類型的存儲單元。請參見圖2，其是一種使用3D垂直柵極(3Dverticalgate，簡稱為3DVG)NAND閃存陣列結(jié)構(gòu)的透視圖。圖2所示的存儲器陣列結(jié)構(gòu)可搭配使用不同類型的單通道多位階編程(one-pass，multiple-levelprogramming)技術(shù)。關(guān)于3DNAND閃存陣列結(jié)構(gòu)的說明，可參見于2011年4月1日申請，標題為「具有交錯式存儲器串行方向與串行選擇結(jié)構(gòu)的3D陣列存儲器結(jié)構(gòu)」(MemoryArchitectureof3DArrayWithAlternatingMemoryStringOrientationandStringSelectStructures)的第13／078,311號美國專利申請案，此案的公開號為US-2012-0182806，其內(nèi)容是完全于此并入作參考。為便于說明，此圖式已移除絕緣層并露出附加的結(jié)構(gòu)。例如：在半導體條之間的絕緣層、在脊型疊層內(nèi)的絕緣層，以及在半導體條的脊型疊層間的絕緣層均被移除。3DNAND閃存陣列結(jié)構(gòu)包含彼此疊層的存儲器結(jié)構(gòu)，也因此陣列采用緊密的配置方式多個存儲單元。多層陣列形成于絕緣層上，并包含多條字線125-1、...、125-N。多個脊型疊層包含半導體條(例如：在第一個偶數(shù)分頁疊層中的半導體條112、113、114、115)。形成疊層的半導體條112、113、114、115的一端起始于階梯墊112A、113A、114A、115A，穿過串行選擇線SSL柵極結(jié)構(gòu)119、柵極選擇線GSL126、字線(WL)125-1至125-N、柵極選擇線GSL127后，另一端中止于源極線128。半導體條的疊層112、113、114、115并未連接至階梯墊102B、103B、104B、105B。在第一奇數(shù)分頁疊層(firstoddpagestack)內(nèi)的半導體條的疊層102、103、104、105，一端起始于階梯墊102B、103B、104B、105B，并通過串行選擇線(SSL)柵極結(jié)構(gòu)109、柵極選擇線GSL127、字線(WL)125-N...125-1、柵極選擇線GSL126后，另一端中止于源極線128(此圖式被其他元件遮蔽)。半導體條的疊層102、103、104、105并未連接至階梯墊112A、113A、114A、115A。在偶數(shù)存儲器分頁中，由串行選擇線SSL往柵極選擇線GSL方向的字線的編號根據(jù)由1至N的遞增順序，由整體結(jié)構(gòu)的后側(cè)往前側(cè)方向排列。在奇數(shù)存儲器分頁中，由串行選擇線SSL往柵極選擇線GSL的字線的編號根據(jù)由N至1的遞減順序，由整體結(jié)構(gòu)的前側(cè)往后側(cè)方向排列。在偶數(shù)分頁中，半導體條(如：112、113、114、115)中止于階梯墊112A、113A、114A、115A。如前所述，這些階梯墊112A、113A、114A、115A電連接至不同的位線，作為連階至譯碼電路而在陣列內(nèi)選取平面所用。這些階梯墊112A、113A、114A、115A的排列可與該些脊型疊層同時定義。在奇數(shù)分頁中，半導體條102、103、104、105中止于階梯墊102B、103B、104B、105B。如前所述，這些階梯墊102B、103B、104B、105B電連接至不同的位線，作為連階至譯碼電路而在陣列內(nèi)選取平面所用。這些階梯墊102B、103B、104B、105B的排列可與該些脊型疊層同時定義。所有的半導體條的疊層均僅耦接于區(qū)塊一端的階梯墊112A、113A、114A、115A，或是區(qū)塊另一端的階梯墊102B、103B、104B、105B。惟，半導體條的疊層并不會同時耦接于兩端的階梯墊。與字線相似的，接地選擇線(GSL)126、127共形(conformal)于該多個脊型疊層。對每一個半導體條的疊層而言，一端中止于一組階梯墊，另一端則中止于源極線。例如，半導體條的疊層112，113，114，115的一端為階梯墊112A，113A，114A，115A,，另一端則為源極線128。在圖式的近側(cè)，每間隔一個半導體條的疊層中止于階梯墊102B，103B，104B，105B，其余每間隔一個半導體條的疊層則中止于另外的源極線。在圖式的較遠一側(cè)，每間隔一個半導體條的疊層中止于階梯墊112A，113A，114A，115A，其余每間隔一個半導體條的疊層則中止于另外的源極線。位線與串行選擇線均形成于金屬層ML1、ML2、ML3。每一個存儲單元串行的區(qū)域位線(Localbitlines)則由半導體條形成。存儲單元晶體管是由半導體條與字線125-1間的存儲器材料所形成。在晶體管中，半導體條(如：113)作為裝置的通道區(qū)域。在定義字線125-1...125-N的同時，可同時決定串行選擇線(SSL)柵極結(jié)構(gòu)(如：119、109)的排列方式。沿著字線、接地選擇線與柵極結(jié)構(gòu)的表面上，可形成一硅化物(silicide)層。存儲器材料層可作為晶體管的柵極介電質(zhì)(gatedielectric)。晶體管作為串行選擇柵極，耦接于譯碼電路，作為在陣列內(nèi)選取特定的脊型疊層使用。請參見圖3，其是圖2的3DNAND閃存陣列結(jié)構(gòu)中，安排編程偏壓的布局的例子的示意圖。在圖3所示的布局中，存儲器條的疊層是以具有點狀邊緣的垂直條狀表示。彼此相鄰的半導體條的疊層在偶數(shù)與奇數(shù)方向交錯。每個奇數(shù)半導體條的疊層由上方的位線接觸墊結(jié)構(gòu)(contactpadstructure)延伸至下方的奇數(shù)源極線。每一個偶數(shù)半導體條的疊層由下方的位線接觸墊結(jié)構(gòu)(contactpadstructure)延伸至上方的偶數(shù)源極線。在半導體條的疊層上，覆蓋著水平字線與水平接地選擇線GSL(偶數(shù)與奇數(shù))。此外，半導體條的疊層上還覆蓋著SSL柵極結(jié)構(gòu)。在半導體條的頂端，每間隔一個的半導體條上覆蓋著奇數(shù)SSL柵極結(jié)構(gòu)；以及，在半導體條的底部，每間隔一個的半導體條上覆蓋著偶數(shù)SSL柵極結(jié)構(gòu)。在其他的例子中，SSL柵極結(jié)構(gòu)控制在任何半導體條的疊層，以及與疊層相對應(yīng)的位線接觸的階梯墊之間的電性連接。在此范例中，奇數(shù)存儲器分頁的字線編號對應(yīng)于此圖式由上而下的方向是由1至N遞增。針對某些編程程序而言，偶數(shù)存儲器分頁的字線編號對應(yīng)于此圖式中由上而下的方向是由N至1遞減。覆蓋在字線、接地選擇線與SSL柵極結(jié)構(gòu)上的是垂直延伸的金屬層串行選擇線ML1SSL。覆蓋在金屬層串行選擇線ML1SSL上的是水平延伸的金屬層串行選擇線ML2SSL。盡管此處為了容易說明，將金屬層串行選擇線ML2SSL顯示為，終止于相對應(yīng)的金屬層串行選擇線ML1SSL，但是金屬層串行選擇線ML2SSL可能延水平方向而延伸得更長。金屬層串行選擇線ML2SSL接收來自譯碼器的信號，且金屬層串行選擇線ML1SSL將這些譯碼器的信號耦接至特定的SSL柵極結(jié)構(gòu)，用以選擇特定的半導體條的疊層。此外，偶數(shù)與奇數(shù)的源極線亦覆蓋在金屬層串行選擇線ML1SSL上。再者，覆蓋于金屬層串行選擇線ML2SSL上的是位線ML3(未繪式)。位線ML3連接至階式接觸結(jié)構(gòu)(steppedcontactstructures)的頂端與底部。透過階式接觸結(jié)構(gòu)，位線將選擇半導體條的特定平面。特定的位線被電連接于不同的半導體條的不同平面，并形成區(qū)域位線。在編程偏壓的安排下，特定的位線將被偏壓為禁止或編程。被選擇的半導體條的疊層的SSL被偏壓而耦接至位線接觸結(jié)構(gòu)，且其他的SSL被偏壓而與相對應(yīng)的疊層解耦(de-couple)。除了被選擇的字線因為采用：如改善式增幅步階脈沖編程(Incrementalsteppulsedprogramming，簡稱為ISPP)，因此其脈沖是以步階式電壓方式施加外，字線的電壓為通道電壓Vpass，且在單通道內(nèi)施加多編程位階的編程驗證步驟。在圖2與圖3所示的3DVG結(jié)構(gòu)中，存儲器包含多個存儲單元的分頁，且根據(jù)本案描述的目的，分頁可被定義為，能平行被耦接至一組N條位線，并以一組M條字線選取的存儲單元。在此結(jié)構(gòu)中，可定義一分頁為，包含半導體條的疊層內(nèi)的存儲單元，經(jīng)由一單獨SSL切換而選取。其中每一個半導體條是透過階梯墊而偶接至相對應(yīng)的位線。分頁的定義方式與存取分頁的譯碼方式可根據(jù)特定的存儲器結(jié)構(gòu)而改變。存儲器結(jié)構(gòu)可包含一個分頁的編程緩沖區(qū)，用于進行此處的編程與編程驗證步驟。其中，分頁的編程緩沖區(qū)系耦接于平行的N條位線組。根據(jù)此范例的說明，存儲單元有四個平面，用以提供每個分頁的四條位線。在其他的例子中，平面的個數(shù)可能不同。根據(jù)此處的一個例子，可能有八個平面，具有八個偶數(shù)疊層與八個奇數(shù)疊層。因此，使一個存儲器區(qū)塊總共包含16個分頁，且每個分頁有16個位。為了形成較寬的分頁，存儲器單元可重復(fù)設(shè)置在左側(cè)及右側(cè)。在一列區(qū)塊中的每一個區(qū)塊具有四個位，利用穿過該列的區(qū)塊的字線而選擇。一種代表性的配置為，在區(qū)塊的列中儲存N×8M字節(jié)的數(shù)據(jù)，且一個集成電路可能包含8000條全局位線，覆蓋于1000個彼此相鄰的存儲單元的區(qū)塊。其中每一個區(qū)塊具有16個分頁，每一個分頁包含512N位個存儲單元，該些存儲單元根據(jù)奇數(shù)／偶數(shù)的配置而耦接于八條全局位線。每一列的區(qū)塊可包含64條字線，且其具有8層的深度，因而使每個分頁具有512個存儲單元。連帶的，在單一區(qū)塊內(nèi)被SSL信號所選擇的一個八層的半導體條將包含512個存儲單元(64×8)，各該存儲單元用于儲存多位的數(shù)據(jù)。由16個分頁組成的區(qū)塊具有8K個存儲單元。請參見圖4，其是在3DNAND陣列的一個平面(X-Y平面)的電路，其中包含具有存儲單元(如：44)的四個NAND串行。此處說明的串行401、402、403、404可設(shè)置于與圖2相似的3D陣列的同一層的上方。串行401、402、403、404對奇數(shù)與偶數(shù)分頁共享偶數(shù)與奇數(shù)GSL線。串行401、402、403、404并具有分別的SSL線，如圖2所示，在區(qū)塊反向端的偶數(shù)與奇數(shù)字線接觸結(jié)構(gòu)上，耦接至全局位線BL-N；以及，耦接至偶數(shù)與奇數(shù)共享源芯片選擇(CS)線405。這些串行透過分別的串行選擇晶體管442、443、444、445而被連接至相對應(yīng)的全局位線BL-1至BL-4。這些串行透過分別的接地選擇晶體管(如411、412)，而被連接平面的偶數(shù)或奇數(shù)共享源極線。以下表格說明幾種代表性的編程偏壓。信號電壓編程字線ISPP步階介于Va與Vc’間未被選擇的字線通過電壓7-11V選擇的分頁(選擇SSL)VDD(選擇位線)0V(禁止位線)VDD未被選擇的分頁(取消選擇SSL)VDD→0V被選擇的柵級選擇線VDD→0V未被選擇的柵級選擇線VDD芯片選擇線VDD增幅步階脈沖編程(ISPP)為一常用技術(shù)，被描述于Suh等人在電機電子工程師學會國際半導體電路會議(IEEEInternationalSolid-StateCircuitsConference)，1995，第128-130頁，標題為「一種具有增幅步階脈沖編程架構(gòu)的3.3V32MbNAND閃存」，″A3.3V32MbNANDFlashMemorywithIncrementalStepPulseProgrammingScheme"一文中。根據(jù)此基礎(chǔ)技術(shù)，為了對目標存儲單元進行編程，使目標存儲單元的閾值電壓介于代表一特定數(shù)據(jù)值的范圍內(nèi)，需要執(zhí)行一序列的編程／驗證步驟。其中，與序列內(nèi)的前一個脈沖相較，每一個編程脈沖相對增加一個脈沖增幅的數(shù)值步階。在每一個脈沖間，施加一編程驗證電位至存儲單元的字線，并感測數(shù)據(jù)，用以判斷存儲單元的閾值電壓是否超過編程驗證位階。編程驗證的位階，被設(shè)定為目標數(shù)據(jù)值的范圍的底端(1owend)。其他關(guān)于3D閃存的編程操作的驗證與細節(jié)，可參看，由Liu等人，標題為「改良容限與禁止干擾的閃存的編程技術(shù)」(FLASHPROGRAMMINGTECHNOLOGYFORIMPROVEDMARGINANDINHIBITINGDISTURBANCE)的第2013／0182505號美國專利申請案，其內(nèi)容系完全于此并入作參考。在圖4中，被選擇的存儲器單元400被設(shè)置于NAND串行402內(nèi)并透過SSL晶體管442而連接至位線BL-N(奇數(shù))。連接至SSL晶體管442的信號SSL1被偏壓為VDD，當串行的漏極端需與字線隔離時，被選擇的位線亦被偏壓為VDD。為了進行編程，連接至GSL晶體管415的信號線GSL(奇數(shù))，會先被偏壓為VDD后再降低至0V。在此例中，大約為7-9伏特的漏極端通道電壓，被施加于字線WL(0)至WL(i-1)。于源極端的字線WL(i+1)至WL(N-1)，施加大約為7-9Volts的源極端通道電壓。被選擇的字線WL(i)所接收的編程脈沖，與編程序列的步驟相關(guān)。與SSL晶體管443、444、445耦接，但未被選擇的串行則透過偏壓，防止對存儲器單元所儲存的電荷造成干擾。串行404被連接至SSL晶體管443，并被用于與被選擇位線BL-N(奇數(shù))相連。因此，透過對SSL3信號的設(shè)定，將位線BL-N(奇數(shù))與串行404隔離。對于具有SSL晶體管444、445的串行401、403，將串行連接至未被選擇的字線BL-N(偶數(shù))。透過對柵極上的信號線SSL0與SSL2的設(shè)定，進而隔離被選擇的存儲單元的源極側(cè)的晶體管，與未被選擇的位線。再者，耦接于GSL晶體管(例如：411、412)的偶數(shù)與奇數(shù)GSL線，接收的偏壓大約為VDD，或由VDD降低至0V，使漏極端區(qū)域422(被選擇的存儲單元的源極端)422耦接至共享源極線。請參見圖5，其是以存儲單元數(shù)量相對于閾值電壓，說明多位階快閃存儲單元的閾值電壓分布的示意圖。對于典型的閃存而言，在個別存儲單元儲存兩個位相當于，閾值電壓分布包含與數(shù)據(jù)值″11″、″10″、″00″與″01″相對應(yīng)的四個范圍。其中，在這四個范圍間存在適當?shù)淖x取窗(readwindow)。在此范例中，當存儲單元為被擦除狀態(tài)時的數(shù)據(jù)值為″11″，其閾值電壓在分布范圍500內(nèi)。當存儲單元為第一編程狀態(tài)時的數(shù)據(jù)值為″10″，其閾值電壓在分布范圍501內(nèi)。當存儲單元為第二編程狀態(tài)時數(shù)據(jù)值為″00″，其閾值電壓在分布范圍502內(nèi)。當存儲單元為第三編程狀態(tài)時數(shù)據(jù)值為″01″，其閾值電壓在分布范圍503內(nèi)。在操作時，可以利用編程驗證位階PV1對多位階存儲單元編程，并建立范圍501；利用編程驗證位階PV2對多位階存儲單元編程，并建立范圍502；以及，利用編程驗證位階PV3對多位階存儲單元編程，并建立范圍503。各分布之間有合理的間隙(reasonablespace)，故能容許讀取容隙(readmargin)。是故，以下將說明，讀取操作如何施加臨界范圍在RD1、RD2、RD3間的讀取電壓，進而感測存儲單元的多個位階。.請參見圖6，其是已知技術(shù)利用多通道ISPP程序，對具有多位的存儲單元進行編程的示意圖。第一條線510代表用于擦除存儲單元區(qū)塊的通道，其中將區(qū)塊內(nèi)的所有存儲單元設(shè)定至分布范圍520。此種擦除操作可利用擦除驗證電壓EV執(zhí)行。對于具有三個編程位階的存儲單元，ISPP程序的三個通道是以511、512、513表示。在第一通道511中，利用編程驗證位階PV3設(shè)定并建立高閾值電壓523。在第二通道512中，利用編程驗證位階PV2設(shè)定并建立中間閾值電壓522。在第三通道513中，利用編程驗證位階PV3設(shè)定并建立低閾值電壓521。本發(fā)明亦可被應(yīng)用于其他類型的多通道多位階編程操作。例如，編程周期可包含將編程脈沖(programpulses)施加于被選擇的字線，并對未被選擇的字線施加通過電壓(passvoltage)。對編程位階與編程驗證電壓的后續(xù)周期(succeedingcycle)，可施加增加數(shù)值的編程脈沖。在第一個例子中，可使用下述的多通道參數(shù)：第一通道：利用PV1驗證在Va與Va'范圍內(nèi)的編程脈沖數(shù)值。第二通道：利用PV2驗證在Vb與Vb’范圍內(nèi)的編程脈沖數(shù)值。第三通道：利用PV3驗證在Vc與Vc’范圍內(nèi)的編程脈沖數(shù)值。在Va與Va′范圍內(nèi)，使用常數(shù)步階電壓ΔV作為ISSP電壓。在第二個例子中，可使用如下所述的多通道參數(shù)：第一通道：利用步階電壓為ΔV1的PV1，驗證在Va與Va'范圍內(nèi)的編程脈沖數(shù)值。第二通道：利用步階電壓為ΔV1的PV2，驗證在Vb與Vb’范圍內(nèi)的編程脈沖數(shù)值。第三通道：利用步階電壓為ΔV2的PV3，驗證在Vc與Vc’范圍內(nèi)的編程脈沖數(shù)值。其中ΔV2>ΔV1。第二個例子可能使PV3的高臨界范圍具有較寬的分布，但也能減少所需的編程周期的數(shù)量。根據(jù)前述說明可以得知，需要利用三個通道進行多脈沖編程程序的做法，需要花費許多時間。此外，每一個脈沖都可能對相鄰的存儲單元產(chǎn)生干擾。如何減少編程所需的時間并降低編程產(chǎn)生的干擾為一個待解決的課題。因此，以下將說明單通道多位階的編程操作。此處將多位存儲單元的輸入數(shù)據(jù)轉(zhuǎn)換為編程控制信號，作為進行單通道時，控制編程周期所使用。圖7的列表說明數(shù)據(jù)值與編程控制信號的對應(yīng)關(guān)系，其中，對每一個存儲單元使用特定的編程驗證位階。編程控制信號可儲存于如圖1的電路中的多位階緩沖器、編程緩沖器，或是其他可由控制器使用的存儲器內(nèi)。此種對應(yīng)關(guān)系可透過邏輯而實現(xiàn)單通道多位階的編程操作。編程控制信號或其他的編程編碼可儲存于圖1的電路上的多位階緩沖器、或是控制器可使用的其他存儲器。此處以編程編碼(p_code)代表編程控制信號，編程控制信號可包含：以一個位代表每一個驗證位階，以及根據(jù)圖7的表格而產(chǎn)生的兩個位的存儲單元。因此，與輸入數(shù)據(jù)″11″對應(yīng)的編程編碼為(1、1、1)。輸入數(shù)據(jù)″10″對應(yīng)的編程編碼為(0、1、1)。與輸入數(shù)據(jù)"00″對應(yīng)的編程編碼為(1，0，1)。與輸入數(shù)據(jù)″01″對應(yīng)的編程編碼為(1、1、1)。編程編碼用于代表在編程操作期間，施加于存儲單元的驗證位階。再者，編程編碼的邏輯表達式可用于判斷應(yīng)禁止或編程位線。若編程編碼為(1、1、1)，則可根據(jù)邏輯AND的結(jié)果為″1″，而將位線設(shè)定為禁止模式；或者，根據(jù)結(jié)果為″0″而將位線設(shè)定為編程模式。邏輯AND的結(jié)果為″0″時，也代表至少一個臨界位階將被設(shè)定，且尚未通過驗證。圖8A說明根據(jù)圖6的一個單通道多位階編程操作。在圖8A中，第一條線610代表擦除通道，其中所有的存儲單元被設(shè)定為臨界范圍620。第二條線611代表，利用三個編程驗證位階PV1、PV2、PV3，進行單通多位階編程操作，進而使一個分頁內(nèi)的存儲單元位于三個分布范圍621、622、623內(nèi)。圖6所示的三個ISPP程序的通道，可被代換為一個單通道多位階的編程操作。單通道多位階操作的一種變化，可使用以下的參數(shù)。單通道：利用PV1、PV2、PV3驗證在Va至Vc′范圍內(nèi)的編程脈沖數(shù)值。在Va與Vc′范圍內(nèi)，使用常數(shù)步階電壓ΔV作為ISSP電壓。圖8B為比較如圖6所示的已知的多通道多位階編程操作，與圖8A所示的單通道多位階編程操作的列表。根據(jù)已知技術(shù)的操作，執(zhí)行第一通道ISPP周期Vc時，PV3的編程脈沖一開始為電壓位階Vc，之后則為結(jié)束電壓位階Vc′。在此例子中，每一個脈沖的步階為固定的步階電壓ΔV。PV3通道的編程擊發(fā)次數(shù)(numberofprogramshots)可根據(jù)Vc′與Vc的差值決定。即，將Vc′與Vc的差值除以步階ΔV的大小后，額外加上一個周期。執(zhí)行第二通道ISPP周期時，PV2的編程脈沖一開始為電壓位階Vb，之后則以常數(shù)步階電壓ΔV而為結(jié)束電壓位階Vb′。PV2通道的編程擊發(fā)次數(shù)，可根據(jù)Vb′與Vb的差值決定。即，將Vb′與Vb的差值除以步階ΔV的大小后，額外加上一個周期。執(zhí)行第三通道ISPP周期時，PV1的編程脈沖一開始為電壓位階Va，之后則以常數(shù)步階電壓ΔV而為結(jié)束電壓位階Va′。PV2通道的編程擊發(fā)次數(shù)，可根據(jù)Va′與Va的差值決定。即，將Va′與Va的差值除以步階ΔV的大小后，額外加上一個周期。對于單通道多位階編程，圖中的標示為單通道多位階編程，在一個通道內(nèi)利用全部的三個編程位階，由位于電壓位階Va的編程脈沖開始(類似已知的PV1通道)，并于電壓位階Vc′結(jié)束(類似已知技術(shù)的PV3通道)。由于電壓脈沖的高度在Va與Va′的范圍、Vb與Vb′的范圍，以及Vc與Vc′的范圍間彼此顯著重迭，在OTM周期內(nèi)所施加的脈沖數(shù)量也相對減少。關(guān)于控制器如何對閃存，進行單通道多位階的編程操作的程序，可參看如下的基礎(chǔ)范例。(1)接收多位階數(shù)據(jù)，并產(chǎn)生與分頁內(nèi)的每一條位線相對應(yīng)的編程編碼。(2)執(zhí)行多位階驗證操作，判斷存儲單元是否被驗證為編程編碼所指出的位階。(3)透過驗證程序而更新編程編碼。(4)接著判斷是否在分頁內(nèi)的所有存儲單元，都具有編程編碼所代表的目標閾值電壓。(5)若非所有的存儲單元都被驗證，則編程編碼被用于判斷分頁內(nèi)的位線的編程／禁止狀態(tài)，以及，在每一個通道增加編程脈沖的數(shù)值時，施加編程脈沖。(6)在所有(或如下所述的大部分)的脈沖后，重復(fù)進行多位階驗證，直到分頁已經(jīng)被編程，或者有錯誤產(chǎn)生。請參見圖9，其是單通道多位階編程操作的簡化流程圖。流程由步驟630開始。首先利用輸入數(shù)據(jù)，對將被平行進行編程的位線產(chǎn)生相對應(yīng)的編程編碼(步驟631)。編程編碼代表在進行編程操作時，在位線所施加的驗證位階。此外，編程編碼的邏輯表達式，可以搭配個別的脈沖，判斷是否要將相對應(yīng)的位線偏壓為禁止狀態(tài)或編程狀態(tài)。例如：對編程編碼內(nèi)的三個位進行邏輯AND運算，其結(jié)果為″1″時，將位線設(shè)定為禁止模式；其結(jié)果為″0″時，代表至少有一個臨界位階被設(shè)定，因此無法通過驗證。在產(chǎn)生所有要被編程的位線的編程編碼后，可執(zhí)行一驗證程序。驗證程序包含對每一個編程位階進行一驗證步驟。因此，執(zhí)行PV1驗證步驟并產(chǎn)生驗證結(jié)果PV1_V(步驟632)。此范例假設(shè)：當位在線的存儲單元通過驗證時，結(jié)果為″1″；以及，當位在線的存儲單元未能通過驗證時，結(jié)果為″0″。執(zhí)行PV2驗證步驟并產(chǎn)生驗證結(jié)果PV2_V(步驟633)。執(zhí)行PV3驗證步驟并產(chǎn)生驗證結(jié)果PV3_V(步驟634)。驗證結(jié)果被用于更新編程編碼(步驟635)。此時，編程編碼被設(shè)定做為在序列中的第一編程脈沖使用。此邏輯判斷是否已經(jīng)施加最大數(shù)目的脈沖，或是編程編碼代表所有的存儲單元均已通過驗證操作(步驟636)。若否，則持續(xù)進行編程操作。利用更新后的編程編碼，選擇每一條位線的禁止與編程條件，并根據(jù)所利用的程序(例如：ISPP程序)而選擇施加的編程脈沖(步驟637)。若在步驟636中，編程編碼代表所有的存儲單元皆通過驗證，或是已經(jīng)達到最大的脈沖數(shù)量，則停止此操作(步驟638).請參見圖10，其是利用典型的ISPP操作進行一序列步驟的閾值電壓分布。在此圖式中，水平軸為閾值電壓、縱軸為數(shù)量。圖式的左上角為脈沖高度的說明。PV1、PV2、PV3的驗證位階標示于水平軸。此圖式說明在位階Va的第一脈沖非常不可能使存儲單元具有通過PV1的閾值電壓。此外，前兩個脈沖幾乎不可能使存儲單元具有通過PV2的閾值電壓。前三個脈沖幾乎不可能使存儲單元具有通過PV3的閾值電壓。此圖式亦說明最后的三個脈沖被施加于已經(jīng)通過PV1的存儲單元后。最后的兩個脈沖被施加于已經(jīng)通過PV2的存儲單元后。此信息可被用于調(diào)整圖9所述的單通道多位階編程程序。圖11為在序列內(nèi)的一個特定脈沖后，用于決定是否對給定的編程驗證位階執(zhí)行驗證操作的列表。在此范例中，對于具有位階介于Va至Va+6*ΔV范圍內(nèi)的所有脈沖，執(zhí)行PV1驗證。對于具有位階介于Va+1*ΔV至Va+7*ΔV范圍內(nèi)的所有脈沖，執(zhí)行PV2驗證。對于具有位階介于Va+2*ΔV與Va+8*ΔV范圍內(nèi)的所有脈沖，執(zhí)行PV3驗證。由此可知，高的編程位階并不需要數(shù)值小的編程脈沖，而低的編程位階并不需要數(shù)值高的編程脈沖。此信息可用于減少驗證操作所需的次數(shù)，并縮短執(zhí)行編程操作所需要的時間。連帶的，整體速度可獲得改善，且能舒緩受干擾的情形。請參見圖12，其是參考圖10、圖11的信息而改進單通道多位階編程操作的簡化流程圖。在此范例中，編程程序由步驟640開始。如前所述，輸入數(shù)據(jù)被用于產(chǎn)生編程編碼(步驟641)。透過施加PV1而執(zhí)行驗證操作，并產(chǎn)生驗證結(jié)果PV1_V(步驟642)。接著，判斷ISPP步階電壓是否具有小于Vb的電壓值(例如：透過判斷脈沖數(shù)目)。其中，Vb是對存儲單元進行第二編程位階的起始值(步驟643)。若ISPP步階電壓過低，則流程將略過并執(zhí)行步驟647。若ISPP步階電壓夠高，則于PV2執(zhí)行驗證步驟，并產(chǎn)生驗證結(jié)果PV2_V(步驟644)。此程序接著判斷ISPP步階電壓的數(shù)值是否小于Vc。其中，Vc是對存儲單元進行第三次編程位階的起始值(步驟645)。若ISPP步階電壓夠高，則于PV3執(zhí)行驗證步驟，并產(chǎn)生驗證結(jié)果PV3_V(步驟646)。若ISPP步階電壓過低，則略過此步驟并直接進行步驟647。如前所述，在步驟647，編程驗證結(jié)果被用于更新編程編碼。此程序接著判斷是否已經(jīng)超過最大脈沖數(shù)目(maximumpulsecount)，以及是否所有被編程的存儲單元均已通過驗證操作(步驟648)。若否，則此編程程序持續(xù)將遞增的脈沖高度施加于當前的編程編碼，用以判斷哪個位線被偏壓為禁止、哪些位線被偏壓為編程。此程序接著回到第一個驗證步驟(步驟642)。在步驟648中，若所有的存儲單元均已通過，且未超過最大脈沖數(shù)目，則程序結(jié)束(步驟650)。此程序可以減少在編程周期內(nèi)，對較位階執(zhí)行驗證操作所需的次數(shù)。請參見圖13，其是另一種改善單通道多位階程序的流程圖。此流程圖可同時減少在編程周期中，低位階與高位階所需的驗證操作的次數(shù)。此程序由步驟651開始。如前所述，輸入數(shù)據(jù)先被轉(zhuǎn)換為編程編碼(步驟652)。接著透過施加PV1而執(zhí)行驗證程序，并產(chǎn)生結(jié)果PV1_V(步驟653)。判斷編程數(shù)值是否介于編程第二編程位階的脈沖的位階間。其中，第二編程位階介于Vb與VMAXb的范圍內(nèi)(步驟654)。若當前的脈沖位于此范圍內(nèi)，則透過施加PV2與產(chǎn)生PV2_V結(jié)果而執(zhí)行驗證操作(步驟655)。若當前脈沖低于此范圍或高于此范圍，則此流程略過并直接進行步驟656。在步驟656中，決定脈沖高度是否高于第三編程位階的初始脈沖(電壓Vc)。若當前脈沖的位階高于電壓Vc，則透過施加PV3并產(chǎn)生結(jié)果PV3_V而進行驗證操作(步驟657)。在步驟656中，若脈沖高度低于第三編程位階的起始脈沖，則流程直接略過并執(zhí)行步驟658。如前所述，驗證結(jié)果被用于更新編程編碼(步驟658)。在步驟659中，流程判斷是否所有的存儲單元均通過驗證，或錯誤條件符合(如：最大脈沖數(shù)量)。若步驟659的判斷結(jié)果為否定，則編程操作持續(xù)根據(jù)當前編程編碼、脈沖數(shù)量與其他參數(shù)的控制，施加在ISPP程序的下一個脈沖(步驟660)。在施加脈沖后，判斷ISPP步階電壓是否大于施加至第一編程位階的最大數(shù)值VMAXa(步驟661)。若未大于極大值，編程驗證程序由位階PV1開始進行驗證操作(步驟653)。若脈沖數(shù)值大于第一次編程位階的極大值，則此流程略過步驟653，并執(zhí)行步驟654。此循環(huán)重復(fù)進行直到所有的存儲單元都通過驗證，或者有錯誤產(chǎn)生時。因此，在步驟659，若所有存儲單元通過或達到最大脈沖數(shù)目，則此流程結(jié)束(步驟662)。.對3D存儲器而言，可利用多種方式執(zhí)行單通道多位階編程操作。圖14、圖15說明如圖2所示的存儲單元的疊層結(jié)構(gòu)，包含在存儲器結(jié)構(gòu)的疊層中的8層存儲單元，如何透過一條字線與一條信號選擇線SSL，選擇第一個存儲單元層的存儲單元群組與第二個存儲單元層的存儲單元群組。請參見圖14，其是在疊層式存儲器結(jié)構(gòu)中，進行編程的過程，對存儲單元層進行分組的示意圖。為便于說明，此處并未繪式存儲器材料層與周邊的字線。疊層的存儲器結(jié)構(gòu)720包含八條位線722、724、726、728、730、732、734、736，這些位線被絕緣層區(qū)隔(例如：字線間的738)。這八條位線電耦接于八層內(nèi)的存儲單元，并分享一個共享字線結(jié)構(gòu)(未繪式)。接著，若疊層內(nèi)的任何存儲單元被選擇進行編程，所有的存儲單元都將接觸在共享字線的高電壓。此種疊層式的存儲器結(jié)構(gòu)可包含不同層數(shù)的存儲單元。為了減少在同一行中進行編程而對相鄰的存儲單元造成干擾，圖14說明將存儲單元層分為第一存儲單元群組與第二存儲單元群組。透過存儲單元群組的畫分，對部分的存儲單元群組進行編程的同時，可禁止其他的存儲單元群組。對于第一層的存儲單元群組740與第二層的存儲單元群組742內(nèi)特定多位地址的存儲單元結(jié)構(gòu)，一次對一個存儲單元群組施加編程操作。請參見圖15，其是另一種在編程時，可抑制干擾與防止過度編程的疊層式的存儲器結(jié)構(gòu)的示意圖。疊層式的存儲器結(jié)構(gòu)720包含第一疊層式位線722、第二的位線724、第三疊層式位線726、第四疊層式位線728、第五疊層式位線730、第六疊層式位線732、第七疊層式位線734、第八疊層式位線735。此種結(jié)構(gòu)的特征為，包含三個存儲單元層的存儲單元群組。在此結(jié)構(gòu)中，第一個存儲單元層的存儲單元群組743包含具有第一位線722、第四位線728與第七位線734的存儲單元。第二個層的存儲單元群組745包含具有第二位線724、第五位線730與第八位線736的存儲單元。第三個層的存儲單元群組747包含具有第三位線726與第六位線732的存儲單元。此種結(jié)構(gòu)是以存儲單元層的存儲單元群組為基礎(chǔ)，在各個存儲單元層的存儲單元群組內(nèi)的位線，會被在兩個其他存儲單元層的存儲單元群組內(nèi)的至少兩個其他的位線所區(qū)隔。此種結(jié)構(gòu)可被用于包含三條或更多位線的疊層式存儲器結(jié)構(gòu)，因此每一個存儲單元層的存儲單元群組可包含任何數(shù)目的位線。進行編程操作時，圖14與圖15的結(jié)構(gòu)可以防止過度編程(over-programming)。即，在疊層式的存儲器結(jié)構(gòu)720內(nèi)，減少在未被選擇的存儲單元內(nèi)產(chǎn)生的干擾數(shù)量。關(guān)于對層進行分組進行編程的信息可參看由Hung等人于2013年3月14日所申請，標題為「在疊層式存儲器結(jié)構(gòu)內(nèi)減少編程干擾的編程技術(shù)」(PROGRAMMINGTECHNIQUEFORREDUCINGPROGRAMDISTURBINSTACKEDMEMORYSTRUCTURES(2053-1))的第13／827,475號美國專利案，其內(nèi)容系完全于此并入作參考。如圖2所示的3D存儲器，此種將存儲單元層分為存儲單元群組的方式可使用如圖16所示的單通道多位階編程程序。圖16說明將單通道多位階編程應(yīng)用于一存儲單元群組的程序，其流程由步驟750開始。在步驟751中，選擇一個分頁與字線。其中分頁是透過如圖2描述的存儲器結(jié)構(gòu)內(nèi)的一條串行選擇線SSL而被選擇。接著，輸入數(shù)據(jù)被用來產(chǎn)生編程編碼(步驟752)?？刂破鬟x擇要被編程的一個存儲單元層的存儲單元群組(在此范例中，與位線的存儲單元群組相對應(yīng))，其他的存儲單元群組在此周期內(nèi)將被禁止(步驟753)。接著，執(zhí)行一個多位階驗證，并根據(jù)結(jié)果而更新編程編碼(步驟754)。根據(jù)編程編碼，將編程脈沖施加于被選擇的存儲單元群組內(nèi)的位線(步驟755)。多編程驗證位階被施加于存儲單元群組內(nèi)的每一個位線的脈沖，且其結(jié)果用于更新編程編碼(步驟756)。于步驟757中，判斷所有給存儲單元群組的編程編碼，是否代表通過所有的驗證位階。若否，在程序中判斷脈沖數(shù)量是否達到極大值(步驟758)。若未回到步驟755，則施加在序列中的下一個脈沖。若在步驟758中，脈沖數(shù)目已經(jīng)超過，則此流程失敗(步驟759)。若步驟757判斷在存儲單元群組內(nèi)的所有存儲單元都通過驗證，則流程判斷是否分頁的所有存儲單元群組皆已被編程(步驟760)。或者，在轉(zhuǎn)換存儲單元群組前，對特定存儲單元群組內(nèi)的所有字線進行編程。若非全部的存儲單元群組皆被編程(步驟760)，則程序回到步驟753并設(shè)定下一個存儲單元群組。若在步驟760中，所有的存儲單元群組皆被編程，則此流程結(jié)束(步驟761)。對于單通道多位階操作的一種應(yīng)用(OTM-1)而言，可使用如下所述的參數(shù)。將分頁區(qū)分為N個存儲單元群組，其中N可為1、2、3。利用在Va至Vc′范圍內(nèi)的編程脈沖數(shù)值進行PV1驗證、PV2驗證、PV3驗證，提供單通道予存儲單元層的存儲單元群組。在Va與Vc′范圍內(nèi)，使用常數(shù)步階電壓ΔV作為ISSP電壓。未被選擇的字線的通道電壓在Vpasslow與Vpasshigh間動態(tài)地改變。對于單通道多位階操作的第二種應(yīng)用(OTM-2)而言，可使用如下所述的參數(shù)。將分頁區(qū)分為N個存儲單元群組，其中N可為1、2、3。利用固定的步階電壓ΔV，提供單通道予具有編程脈沖數(shù)值在Va與Vc′之間的存儲單元層的存儲單元群組。利用PV1驗證在Va與Va′之間的編程脈沖數(shù)值。利用PV2驗證在Vb與Vb′之間的編程脈沖數(shù)值。利用PV3驗證在Vc與Vc′之間的編程脈沖數(shù)值。未被選擇的字線的通道電壓在Vpasslow與Vpasshigh間動態(tài)地改變。對于單通多位階操作的第三種應(yīng)用(OTM-3_1)而言，可使用如下所述的參數(shù)。將分頁區(qū)分為N個存儲單元群組，其中N可為1、2、3。利用可變增幅的電壓，提供單通道予具有編程脈沖數(shù)值在Va與Vc′之間的存儲單元層的存儲單元群組。使用常數(shù)步階電壓ΔV1，對在Va與Va′范圍內(nèi)的編程脈沖數(shù)值進行PV1驗證。使用常數(shù)步階電壓ΔV1，對在Vb與Vb′范圍內(nèi)的編程脈沖數(shù)值進行PV2驗證。使用常數(shù)步階電壓ΔV2，對在Vc與Vc′范圍內(nèi)的編程脈沖數(shù)值進行PV3驗證。(ΔV1<ΔV2)未被選擇的字線的通道電壓在Vpasslow與Vpasshigh間動態(tài)地改變。對于單通多位階操作的第四種應(yīng)用(OTM-3_2)而言，可使用如下所述的參數(shù)。將分頁區(qū)分為N個存儲單元群組，其中N可為1、2、3。利用可變增幅的電壓，提供單通道予具有編程脈沖數(shù)值在Va與Vc′之間的存儲單元層的存儲單元群組。使用常數(shù)步階電壓ΔV，對在Va與Va′范圍內(nèi)的編程脈沖數(shù)值進行PV1驗證。使用常數(shù)步階電壓ΔV，對在Vb與Vb′范圍內(nèi)的編程脈沖數(shù)值進行PV2驗證。使用步階電壓n*V2，對在Vc與Vc′范圍內(nèi)的編程脈沖數(shù)值進行PV3驗證。針對特定的需求，亦可實施其他類型的單通道多位階編程操作。對特殊的實施例而言，可將前述說明加以應(yīng)用并調(diào)整編程操作。圖17、圖18、圖19說明如何利用″按字線(by-wordline)″編程程序，對存儲單元的整個區(qū)塊進行編程。圖17為如圖2所示的3DNAND陣列中的一個平面的示意圖。在此范例中，包含四個NAND串行，其中第一個串行為第0分頁的一部分；第二個串行為第1分頁的一部分；第三個串行為第2分頁的一部分；第四個串行為第3分頁的一部分。如前所述，在此配置中，所有在同一層的NAND串行透過一階梯結(jié)構(gòu)而耦接于相同的位線，并根據(jù)偶數(shù)與奇數(shù)SSL、偶數(shù)與奇數(shù)GSL的切換而選擇其中的一個NAND串行。較寬的箭頭說明按字線編程(by-wordlineprogramming)的方向，其是執(zhí)行如圖18的流程。請參見圖18，其是如圖17所示，對具有16個分頁的電路編程64個字線的順序的列表。程序包含選擇第一字線并依照分頁0-15的順序而進行編程操作。如圖16所述，若需對每一個分頁編程時，可將其區(qū)分為存儲單元群組。圖19為一根據(jù)字線而編程的程序的流程示意圖。程序開始于步驟765。首先對字線上的所有分頁加載相對應(yīng)的緩沖區(qū)(步驟766)。接著，選擇字線(步驟767)。其次，選擇一個分頁與一個存儲單元群組(步驟768)。接著針對被選擇的分頁與存儲單元群組產(chǎn)生編程編碼(步驟769)。將一個存儲單元層的存儲單元群組設(shè)定為編程，并將其他存儲單元群組設(shè)定為禁止(步驟770)。其后，對于具有被選擇的字線的被選擇的分頁與存儲單元群組施加單通道多位階編程程序(步驟771)。此程序接著判斷是否在被選擇的字線上的分頁都已完成(步驟772)。若否，則程序回到步驟768并選擇下一個分頁。若在分頁內(nèi)的所有存儲單元群組，以及在區(qū)塊內(nèi)的所有分頁均已完成(步驟772)，則流程將判斷在區(qū)塊內(nèi)的所有字線是否皆已完成(步驟773)。若否，程序回到步驟767并選擇下一條字線。當步驟773判斷所有字線都完成時，結(jié)束整個流程(步驟774)。將一個根據(jù)字線而進行編程的流程，應(yīng)用于如圖2的偶數(shù)與奇數(shù)分頁結(jié)構(gòu)時，對于偶數(shù)分頁與奇數(shù)分頁的執(zhí)行順序(effectiveorder)并不相同。對于偶數(shù)分頁與奇數(shù)分頁的其中一種類型而言，進行編程的方向是由共同源極線開始朝向位線方向；對于偶數(shù)分頁與奇數(shù)分頁的另一種類型而言，進行編程的方向是由位線開始朝向共同源極線的方向。在編程程序時，由于位線的加載改變，對偶數(shù)分頁與奇數(shù)分頁進行編程的結(jié)果也不相同。連帶的，根據(jù)字線而進行編程的流程將影響編程操作的一致性。因此，在某些實施例中，會采用按照分頁編程的程序。采用按照分頁編程的程序時，字線的順序是根據(jù)分頁而調(diào)整。圖20、圖21、圖22說明另一種程序，用于對整個區(qū)塊進行編程。此種程序稱為按照分頁而進行編程。在某些實施例中，與前述的根據(jù)字線的順序而進行編程的做法相較，此種程序可減少干擾的影響。圖20說明如圖17相似的NAND電路。此處較寬的箭頭沿著每一個分頁的偶數(shù)與奇數(shù)NAND串行而朝上或朝下。圖21所示的列表說明其順序。在此范例中，先選擇一個分頁后，再對該分頁上的64條字線執(zhí)行編程程序。此范例中的奇數(shù)分頁，其編程順序是由第63字線朝向第0字線。此范例中的偶數(shù)分頁，其編程順序與前述方向反向，而由第0字線朝向第63字線?；趫D2的結(jié)構(gòu)，調(diào)整方向的目的是為了維持從串行的SSL端往串行的GSL端進行編程。請參見圖22，其是按分頁編程流程的簡化流程圖。此流程開始于步驟780。在此范例中，對于一個分頁上的所有字線加載緩沖區(qū)(步驟781)。其后，選擇一個分頁與一個存儲單元群組(步驟782)。如前所述，接著，根據(jù)位線(如：SSL側(cè))往共享源極線的順序選擇一條字線(步驟783)。并且，使用輸入數(shù)據(jù)對被選定分頁、存儲單元群組、字線而產(chǎn)生編程編碼(步驟784)。將一個層的存儲單元群組設(shè)定為編程，并將其他存儲單元層的存儲單元群組設(shè)定為禁止(步驟785)。之后，對被選擇的字線與分頁施加單通道多位階編程程序(步驟786)。判斷被選擇的分頁上的所有字線是否均完成(步驟787)。若步驟787的判斷結(jié)果為否定，流程再度回到步驟783，并選擇下一條字線。若步驟787的判斷結(jié)果為肯定，代表所有的字線都已完成。接著，判斷區(qū)塊內(nèi)的所有分頁，或是分頁上的所有存儲單元群組都已經(jīng)完成(步驟788)。若否，流程重新回到步驟782并選擇下一個分頁。若步驟788的判斷結(jié)果為肯定，則此流程結(jié)束(步驟789)。請參見圖23，其是另一種在編程程序中，應(yīng)用單通道多位階編程操作的示意圖。此范例說明如何執(zhí)行一種兩個階段的編程操作。其中，先執(zhí)行一個第一個(初步)編程周期，之后再執(zhí)行一個第二個(目標)編程周期。如圖23所述，輸入數(shù)據(jù)被用于產(chǎn)生編程編碼(步驟790)。編程編碼被用于執(zhí)行第一個階段的編程程序，其中編程編碼使用初步編程驗證位階(步驟791)。之后，編程編碼再度被用于執(zhí)行第二階段編程程時，在第二階段中，可利用目標編程位階作為單通道多位階編程程序(步驟792)。兩階段編程操作可采用不同方式進行，以下說明幾種例子。按分頁與按字線編程操作亦可被應(yīng)用于單位階存儲單元。采用兩個階段的編程操作時，先以一個初步編程順序設(shè)定一個初步的臨界范圍，接著以一個最終編程順序設(shè)定一個目標臨界范圍，讓按分頁編程的做法可使用較小的編程緩沖區(qū)。在兩個階段的編程程序中，數(shù)據(jù)緩沖區(qū)包含在進行兩個階段的操作時的完整數(shù)據(jù)組。按照分頁編程的做法，特別是如圖2所示的3D配置方式，可根據(jù)此目的而使用較小的數(shù)據(jù)組。請參見圖24，其是一控制器795的特征的示意圖。此圖式圖1中的控制器的范例，用于編程單通道多位階編程操作，進而對每一個位線產(chǎn)生相對應(yīng)的編程條件與禁止條件，以及，執(zhí)行初步或目標編程驗證的模式。輸入至此邏輯的輸入數(shù)據(jù)包含前述的編程編碼、脈沖數(shù)目(使序列內(nèi)的脈沖數(shù)量可被改變)、用于指示為第一階段編程周期／第二階段(標示為初步／目標)編程周期的控制信號，以及代表存儲單元群組邏輯參數(shù)的控制信號。此信息可用于動態(tài)控制編程操作的參數(shù)變化，包含如圖24所示的參數(shù)或其他參數(shù)(例如：被施加的通道電壓的動態(tài)變化、NAND編程操作等)。圖25至圖29說明幾種利用單通道多位階操作的兩階段編程操作的變化。請參見圖25，其是第一種在兩個階段使用單通道多位階編程操作的示意圖。圖25的第一條線810代表將存儲單元的區(qū)塊設(shè)定為，被編程為在擦除狀態(tài)范圍820。第二條線代表第一階段的編程通道，其中將目標為第二編程位階與第三編程位階的存儲單元的臨界范圍，先移動至初步編程范圍819；至于目標為第一編程位階的存儲單元，則維持在擦除狀態(tài)范圍820。第三條線代表第二階段的單通道多位階編程操作，其中存儲單元被編程為第一編程狀態(tài)821、第二編程狀態(tài)822、第三編程狀態(tài)823；至于不需要被編程的存儲單元則維持在擦除狀態(tài)范圍820。如圖25所述的兩個階段編程操作的參數(shù)，可能包含：將分頁區(qū)分為N個存儲單元群組，其中N可為1、2、3。對具有在Va與Va′范圍的編程脈沖數(shù)值的存儲單元層的存儲單元群組，使用常數(shù)步階ΔV3作為初步通道、使用單獨的初步驗證位階Pre_PV23。使用前述變化方式(如：第二種應(yīng)用OTM-2或第三種應(yīng)用OTM-3_1)的一種，作為存儲單元層的存儲單元群組的目標通道。參考圖26，其是第二種在兩個階段使用單通道多位階編程操作的示意圖。圖26的第一條線810代表，將存儲單元的區(qū)塊設(shè)定為被編程為擦除狀態(tài)范圍820。圖26的第二條線813代表第一階段的編程通道，其中將目標為第一編程位階、第二編程位階、第三編程位階的存儲單元的臨界范圍，先移動至初步編程范圍829。圖26的第三條線814代表第二階段的單通道多位階編程操作。其中，存儲單元被編程至第一編程狀態(tài)范圍821、第二編程狀態(tài)范圍822、第三編程狀態(tài)范圍82，不需被編程的存儲單元則維持在擦除狀態(tài)范圍820。如圖26所述的兩個階段編程操作的參數(shù)，可能包含：將分頁區(qū)分為N個存儲單元群組，其中N可為1、2、3。對存儲單元層的群組提供初步通道，對于在Va至Va'范圍內(nèi)的編程脈沖數(shù)值，使用常數(shù)步階電壓ΔV3、使用單獨的編程驗證位階Pre_PV123。對存儲單元層的群組提供目標通道，使用前述討論的各種變化的其中一種。例如第二種變化OTM-2。請參見圖27，其是一種在兩個階段均使用單通道多位階編程操作的示意圖。圖27的第一條線810代表，將存儲單元的區(qū)塊設(shè)定為被編程為擦除狀態(tài)范圍820。圖27的第二條線815代表第一階段的編程通道。在第一階段的編程通道中，將目標為第一編程位階的存儲單元的閾值電壓暫時先移動至第一初步范圍825；將目標為第二程序式化位階的存儲單元的閾值電壓暫時先移動至第二初步范圍826；以及，將目標為第三編程位階的存儲單元的臨界范圍暫時先移動至第三初步范圍827。圖27的第三條線816代表，在第二階段的單通道多位階編程操作。此時，將存儲單元編程至第一編程狀態(tài)范圍821、第二編程狀態(tài)范圍822、第三編程狀態(tài)范圍823。不需進行目標編程的存儲單元，則維持在擦除狀態(tài)范圍820內(nèi)。如圖27所述的兩個階段編程操作的參數(shù)，可能包含：將分頁區(qū)分為N個存儲單元群組，其中N可為1、2、3。對具有編程脈沖數(shù)值介于Vaa與Vcc'各層的每一個存儲單元群組提供初步通道時，使用一個利用初步編程驗證位階的Pre_PV1、Pre_PV2、Pre_PV3的固定的步階ΔV3。對具有在Vaa與Vcc′范圍的編程脈沖數(shù)值的層的存儲單元群組，使用常數(shù)步階ΔV3作為初步通道、使用初步編程驗證位階Pre_PV1、Pre_PV2、Pre_PV3。對存儲單元層的存儲單元群組而言，可以采用前述幾種目標通道的變化例的一種，例如第二種變化OTM-1、OTM-2、OTM-3_1或OTM-3_2。在兩個階段的單通道多位階的應(yīng)用中，初步通道可應(yīng)用前述的各種變化，例如雙重OTM-1、雙重OTM-2、OTM-1與OTM-3_1等。另外一種在兩個階段使用雙重單通道多位階操作的做法，可參看圖28的說明。圖28的第一條線810代表，將存儲單元的區(qū)塊設(shè)定為被編程為擦除狀態(tài)范圍820。圖28的第二條線817代表，利用第一階段的編程通道，將目標為第一編程位階與第二編程位階的存儲單元的臨界范圍暫時先移動至第一初步范圍839；以及，利用初步編程驗證位階，將目標為第三編程位階的存儲單元的臨界范圍移動至最終的第三編程位階范圍833。其中初步編程驗證位階被設(shè)定為，用于驗證最高臨界編程狀態(tài)的最終編程位階目標。圖28的第三條線818代表第二階段的單通道多位階編程操作。其中，存儲單元被由初步范圍839編程為第一編程狀態(tài)821與第二編程狀態(tài)822。對于目標為編程至第三編程狀態(tài)833的存儲單元，此時并未被編程(或不需要被編程)。不需進行目標編程的存儲單元，則維持在擦除狀態(tài)范圍820。如圖28所述的兩個階段編程操作的參數(shù)，可能包含：將分頁區(qū)分為N個存儲單元群組，其中N可為1、2、3。對程序脈沖數(shù)值介于Vaa與Vc’的存儲單元層的存儲單元群組，使用初步通道。在初步通道中，對于在Vaa與Vaa′范圍的脈沖，使用常數(shù)步階電壓ΔV3；以及，對于在Vaa'與Vc’范圍的脈沖，使用常數(shù)步階電壓ΔV2。對于在Vaa與Vaa'范圍的脈沖，將目標為第一編程位階與第二編程位階的存儲單元的臨界范圍暫時先移動至初始編程驗證位階Pre_PV12。以及，對于在Vc與Vc’范圍的脈沖，將目標為第三編程位階的存儲單元的臨界范圍，直接移動至末端編程驗證位階PV3。的參數(shù)，可能包含：將分頁區(qū)分為N個存儲單元群組，其中N可為1、2、3。對程序脈沖數(shù)值介于Vaa與Vc’的存儲單元層的存儲單元群組，使用初步通道。在初步通道中，對于在Vaa與Vaa′范圍的脈沖，使用常數(shù)步階電壓ΔV3；以及，對于在Vaa'與Vc’范圍的脈沖，使用常數(shù)步階電壓ΔV2。對于在Vaa與Vaa'范圍的脈沖，將目標為第一編程位階的存儲單元的臨界范圍暫時先移動至初始編程驗證位階Pre_PV1。對于在Vbb與Vbb’范圍的脈沖，將目標為第二編程位階的存儲單元的臨界范圍暫時先移動至初始編程驗證位階Pre_PV2。以及，對于在Vc與Vc’范圍的脈沖，將目標為第三編程位階的存儲單元的臨界范圍，直接移動至末端編程驗證位階PV3。對具有在Va與Va′范圍的編程脈沖數(shù)值的存儲單元層的存儲單元群組，于目標通道施加PV1并使用常數(shù)步階電壓ΔV；對具有在Vb與Vb′范圍的編程脈沖數(shù)值，加PV2并使用常數(shù)步階電壓ΔV，將目標為第一編程位階與第二編程位階的存儲單元的臨界范圍移動至范圍821、822。未被選擇的字線的通道電壓在Vpasslow與Vpasshigh間動態(tài)地改變。請參見圖30，其是一個兩個階段的編程操作的流程，其中，第一階段與第二階段其中的至少一個是單通道多位階編程操作。進行兩階段編程操作時，控制器必須維持在兩個階段進行編程所需的數(shù)據(jù)。因此，若對一個完整的8K區(qū)塊執(zhí)行第一個階段，并對此8K區(qū)塊執(zhí)行第二個階段，則控制器需要使用大量的緩沖區(qū)，用以在兩個階段中，對同一列的每一個區(qū)塊維持8K個存儲單元的數(shù)據(jù)。圖30的流程可用于減少所需的緩沖區(qū)的大小。在圖30中，假設(shè)每個區(qū)塊包含16個分頁，同一列內(nèi)的每一個區(qū)塊具有兩組(set)512個存儲單元。則用于將數(shù)據(jù)寫至兩組512個存儲單元。圖30的流程開始于步驟900。首先加載對分頁進行編程的數(shù)據(jù)緩沖區(qū)(步驟901)。其后，對一列中的每一個區(qū)塊內(nèi)選擇一個分頁。例如，對圖2所示的存儲器，設(shè)定適當?shù)腟SL切換(步驟902)。之后，進行一個″按照分頁″的編程程序。分頁編程程序由選擇一第一字線開始。接著，由位線或SSL端，依序進行至源極線、GSL端(步驟903)。在當前字線進行第一階段的編程操作(步驟904)。該程序判斷當前字線是否為排序中的第一條字線(步驟905)。若是，則于步驟903選擇區(qū)塊內(nèi)的下一條字線。若當前字線并非第一條字線，則此流程將判斷當前字線是否為排序中的最后一條字線(步驟906)。若當前字線亦非最后一條字線，則對已經(jīng)進行第一階段編程的前一條字線，進行第二階段的編程(步驟907)。若步驟906判斷此字線為最后字線，則對此最后字線(步驟908)進行第二階段編程操作。之后，對被選擇分頁而言，第二階段編程流程結(jié)束(步驟909)。圖30的步驟904為第一階段編程操作，其做法可采用前述范例的期中一種，包含：使用單通道單個初步位階操作、單通道多個初步位階操作，或是單通道操作搭配初步位階操作與目標位階操作的組合。相似的，圖30的步驟907、步驟908為第二階段的編程操作，其作法可采用前述范例的期中一種，包含：被設(shè)定為目標編程驗證位階的單通道多位階操作的變化。前述圖30的例子是一個按分頁的周期，可用于減少某些存儲器配置產(chǎn)生的干擾。前述過程亦可透過“按字線”程序而進行，用以減少與控制器相關(guān)的區(qū)塊操作時，需要使用的緩沖區(qū)的大小。但是，因為字線上的分頁的數(shù)量，可能高于在一個分頁上的字線的數(shù)量，使用″按分頁(by-page)″編程可能只需要使用較小的緩沖區(qū)。本發(fā)明說明了單通道多位階編程程序，以及增量步階脈沖編程。其中，當字線的電壓因為每一個編程脈沖而以電壓步階增加時，位線被偏壓為禁止或編程。在其他實施例中，單通道多位階編程程序可能與編程周期相關(guān)。其中使用其他類型的偏壓，使利用編程脈沖產(chǎn)生目標存儲單元的編程位階的步驟改變。例如：當位線的電壓脈沖位階隨著周期改變時，字線的電壓脈沖的位階仍可維持定值。針對特定的存儲器結(jié)構(gòu)與存儲單元類型，亦可采用其他方式實現(xiàn)編程脈沖偏壓的設(shè)定。此處所說明的存儲器裝置包含單通道多位階編程程序，能在對高密度的多位階存儲器進行編程的操作時，大幅減少所需的編程脈沖的數(shù)量。此外，編程干擾與通道電壓干擾亦得以減少。再者，編程的速度亦獲得提升。為了實現(xiàn)多位的儲存，在進行多位階存儲單元操作時，需要對脈沖序列內(nèi)的每一個編程脈沖進行驗證。對兩個位的存儲單元而言，需要進行三次的驗證。對三個位的存儲單元而言，需要進行七次的驗證。在單通道多位階編程程序中，可以透過刪除高閾值電壓驗證的步驟，減少在序列中對較先的脈沖進行驗證的次數(shù)；以及，透過限制低閾值電壓驗證的步驟，減少在序列中較遲的脈沖進行驗證的次數(shù)。與已知技術(shù)所采用的，多個通道、對每個通道單獨驗證的方法相較，本發(fā)明能大幅改善編程的結(jié)果。對于特殊的存儲器結(jié)構(gòu)而言，可采用不同方式的單通道多位階編程程序。為了減少對相鄰存儲單元的編程位階產(chǎn)生干擾，單通道多位階編程程序亦可被應(yīng)用于階段式的編程序列。動態(tài)通道電壓會根據(jù)所施加的編程脈沖而調(diào)整，可搭配單通道多位階編程程序而使用。單通道多位階編程程序可被應(yīng)用于階段式的編程操作，進而減少型樣效應(yīng)(patterneffects)的干擾。在前述說明的實施例中，是以圖2的架構(gòu)說明編程操作。這些操作方式在經(jīng)過調(diào)整后，可被應(yīng)用于3-D存儲器架構(gòu)與其他類型的存儲器架構(gòu)。需留意的是，盡管前述實施例的說明，是以閃存(flashmemory)的編程為主，但是這些操作亦可經(jīng)過調(diào)整后，進一步被應(yīng)用于其他類型的存儲單元。綜上所述，雖然本發(fā)明已以較佳實施例揭露如上，然其并非用以限定本發(fā)明。本發(fā)明所屬技術(shù)領(lǐng)域中具有通常知識者，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作各種的更動與潤飾。因此，本發(fā)明的保護范圍當視隨附的權(quán)利要求范圍所界定的為準。