一種亞閾值sram存儲單元的制作方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及存儲器領(lǐng)域，尤其涉及一種具有全新讀出方式的近亞閾值8管SRAM單 J Li 〇
【背景技術(shù)】
[0002] 隨著物聯(lián)網(wǎng)、醫(yī)療電子、RFID等應(yīng)用領(lǐng)域的興起，大批量的無線傳感節(jié)點(diǎn)被廣泛應(yīng) 用。這類節(jié)點(diǎn)的典型特點(diǎn)是需求數(shù)量大、系統(tǒng)體積小、性能要求低、功耗要求極高。在這類 節(jié)點(diǎn)中，存儲器占去了很大比例的功耗，因此降低存儲器的功耗對整機(jī)功耗的降低有很大 幫助。SRAM作為常用的存儲器，被廣泛地研究。為了最大程度地降低功耗，近亞閾值的設(shè)計(jì) 開始興盛起來。
[0003] 任意管子每次操作消耗的功耗為：
[0005] 其中PtransistOT·，Pdyn，Psh()rt，P leak分別對應(yīng)每個(gè)管子每次操作的整體功耗，動(dòng)態(tài)功耗， 短路功耗和漏電功耗。假設(shè)整體電路中包含N個(gè)管子，那么整體電路的功耗是N Ptrtal。動(dòng) 態(tài)功耗與電壓成平方關(guān)系，靜態(tài)功耗與電壓成線性關(guān)系。在整體電路電壓保持不變的情況 下，可以使得N個(gè)管子中的某些管子不工作在全擺幅的電壓V dd下，利用這種方法可以在原 來低功耗的基礎(chǔ)上再降低功耗。假設(shè)不工作在Vdd下的管子有M個(gè)，則整體電路的功耗為 ：
[0006] Ptotal = MPtransistorl+(N-M) Ptransistor2,
[0007] 其中PtMnsistOTl是不工作在全擺幅Vdd下管子的功耗，Ptransistm2是工作在V dd下管子 的功耗，與原來相比，功耗降低。其中由于動(dòng)態(tài)功耗與Vdd成平方關(guān)系，在降低部分中占主要 比例，但靜態(tài)功耗和短路功耗也會一定的降低。
[0008] 對于常規(guī)的6管存儲單元而言，在近亞閾值區(qū)域下會出現(xiàn)各種問題，解決問題比 較有效的方法之一是再加2個(gè)管子，把讀操作隔離出來，組成8管存儲單元。此單元在近亞 閾值下可以進(jìn)行操作，能有效降低功耗。但是隨著技術(shù)的發(fā)展，對功耗又有了更高的要求， 所以亟需一種能夠在原來低功耗的基礎(chǔ)上，再降低功耗同時(shí)保證功能正確性的存儲器件。

【發(fā)明內(nèi)容】

[0009] 本發(fā)明提供了一種亞閾值SRAM存儲單元，該單元采用預(yù)放的讀模式來降低功耗， 其功耗有顯著的降低。具體的，該電路包括 ：
[0010] 基本電路、單元數(shù)據(jù)讀出電路、預(yù)放管電路以及改進(jìn)的斯密特反相器；所述基本電 路的輸出端連接單元數(shù)據(jù)讀出電路的輸入端，單元數(shù)據(jù)讀出電路的輸出端與預(yù)放管電路的 輸出相連，連接改進(jìn)的斯密特反相器的輸入端；其中，所述預(yù)放管電路包括第三NMOS管組 成，其源端接地，柵端接預(yù)放控制信號PREDIS，漏端接讀出位線RBL。
[0011] 其中，所述基本電路包括第一反相器、第二反相器、第一寫入管、第二寫入管；其 中，第一反相器的輸出端分別連接第二反相器的輸入端和第一寫入管的輸出端；第二反相 器的輸出端分別連接第一反相器的輸入端和第二寫入管的輸出端；第一、第二寫入管的輸 入端分別連接外部位線信號。
[0012] 其中，所述第一反相器包括第一 PMOS管、第四NMOS管，第一 PMOS管的源端連接電 源電壓，第四NMOS管的源端接地；第一 PMOS管的漏端和第四NMOS管的漏端相連作為第一 反相器的輸出，第一 PMOS管、第四NMOS管的柵端連接第二反相器的輸出。
[0013] 其中，所述第二反相器包括第二PMOS管、第五NMOS管，第二PMOS管的源端連接電 源電壓，第五NMOS管的源端接地；第二PMOS管的漏端和第五NMOS管的漏端相連作為第二 反相器的輸出，第二PMOS管、第五NMOS管的柵端連接第一反相器的輸出。
[0014] 其中，所述第一寫入管包括第六NMOS管，漏端連接寫位線，柵端連接寫控制信號 WWL，源端連接SRAM中的數(shù)據(jù)。
[0015] 其中，所述第二寫入管包括第七NMOS管，漏端連接寫位線非，柵端連接寫控制信 號WWL，源端連接SRAM中的數(shù)據(jù)。
[0016] 其中，所述單元數(shù)據(jù)讀出電路包括第一、第二NMOS管，其中第一 NMOS管的漏端接 電源電壓，柵端接基本電路的輸出數(shù)據(jù)QB，源端接第二NMOS管漏端；第二NMOS管漏端接第 一 NMOS管源端，柵端接讀選擇信號RWL，源端接讀位線RBL。
[0017] 其中，所述改進(jìn)的斯密特反相器組包括第三、第四、第五PMOS管以及第八NMOS管， 其中第三PMOS管源端接電源電壓，漏端接第四PMOS管和第五PMOS管的源端；第四PMOS管 源端和漏端分別接第三PMOS管的源端和第八NMOS管的漏端；第八NMOS管的源端接地；第 五PMOS管的源端接第三PMOS管的漏端，柵端接第四PMOS管和第八NMOS管的漏端，漏端接 地；第三PMOS管、第四PMOS管以及第八NMOS管的柵端接讀出位線RBL。
[0018] 其中，第五PMOS管是反饋管，用以加強(qiáng)反相器中的NMOS管；第三NMOS管是預(yù)放 管，用以使讀出位線在閑時(shí)保持低電平。
[0019] 本發(fā)明提供的SRAM單元是目前已知的存儲單元中，唯--個(gè)采用預(yù)放的讀模式 來降低功耗的，而且這種模式是可以進(jìn)行移植的；由于NMOS傳輸高電平的閾值損失，其動(dòng) 態(tài)功耗減小顯著，同時(shí)靜態(tài)功耗也有一定程度的降低；同時(shí)，這使得讀出數(shù)據(jù)的擺幅不用到 達(dá)全擺幅也可被識別。顯著提高了 SRAM性能。
【附圖說明】
[0020] 通過閱讀參照以下附圖所作的對非限制性實(shí)施例所作的詳細(xì)描述，本發(fā)明的其它 特征、目的和優(yōu)點(diǎn)將會變得更明顯：
[0021] 圖1是依照本發(fā)明實(shí)例實(shí)施的單個(gè)存儲單元的結(jié)構(gòu)及其功能仿真；
[0022] 圖2是依照本發(fā)明實(shí)例實(shí)施的32個(gè)存儲單元及塊讀出電路；
[0023] 圖3是32個(gè)單元1000次蒙特卡洛仿真圖；
[0024] 圖4是單個(gè)傳統(tǒng)8管亞閾值存儲單元；
[0025] 圖5是改進(jìn)的斯密特反相器；
[0026] 圖6是圖5中反相器的電壓傳輸特性曲線；
[0027] 附圖中相同或相似的附圖標(biāo)記代表相同或相似的部件。
【具體實(shí)施方式】
[0028] 下面結(jié)合附圖及本發(fā)明的具體實(shí)施例對本發(fā)明作進(jìn)一步詳細(xì)描述。需要理解的 是，本發(fā)明并不局限于下述特定實(shí)施方式，本領(lǐng)域技術(shù)人員可以在所附權(quán)利要求的范圍內(nèi) 做出各種變形或修改。
[0029] 如圖1所示，本發(fā)明提供了一種亞閾值存儲電路，該結(jié)構(gòu)包括：基本電路、單元數(shù) 據(jù)讀出電路、預(yù)放管電路以及改進(jìn)的斯密特反相器；
[0030] 該電路包括：基本電路、單元數(shù)據(jù)讀出電路、預(yù)放管電路以及改進(jìn)的斯密特反相 器；其中，基本電路的輸出端連接單元數(shù)據(jù)讀出電路的輸入端，單元數(shù)據(jù)讀出電路的輸出端 與預(yù)放管電路的輸出相連，連接改進(jìn)的斯密特反相器的輸入端；其中，所述預(yù)放管電路包括 第三NMOS管MN3,其源端接地，柵端接預(yù)放控制信號PREDIS，漏端接讀出位線RBL。
[0031] 其中，所述基本電路包括第一反相器、第二反相器、第一寫入管、第二寫入管；其 中，第一反相器的輸出端分別連接第二反相器的輸入端和第一寫入管的輸出端；第二反相 器的輸出端分別連接第一反相器的輸入端和第二寫入管的輸出端；第一、第二寫入管的輸 入端分別連接外部位線信號。
[0032] 其中，所述第一反相器包括第一 PMOS管MPl、第四NMOS管MN4,第一 PMOS管MPl 的源端連接電源電壓，第四NMOS管MM的源端接地；第一 PMOS管MPl的漏端和第四NMOS 管MM的漏端相連作為第一反相器的輸出，第一 PMOS管MPl、第四NMOS管MM的柵端連接 第二反相器的輸出。
[0033] 其中，所述第二反相器包括第二PMOS管MP2、第五NMOS管MP5,第二PMOS管MP2 的源端連接電源電壓，第五NMOS管MN5的源端接地；第二PMOS管MP2的漏端和第五NMOS 管麗5的漏端相連作為第二反相器的輸出，第二PMOS管MP2、第五NMOS管麗5的柵端連接 第一反相器的輸出。
[0034] 其中，所述第一寫入管包括第六NMOS管MN6,漏端連接寫位線，柵端連接寫控制信 號WWL，源端連接SRAM中的數(shù)據(jù)。
[0035] 其中，所述第二寫入管包括第七NMOS管MN7,漏端連接寫位線非，柵端連接寫控制 信號WWL，源端連接SRAM中的數(shù)據(jù)。
[0036] 其中，所述單元數(shù)據(jù)讀出電路包括第一、第二NMOS管麗1，麗2,其中第一 NMOS管 麗1的漏端接電源電壓，柵端接基本電路的輸出數(shù)據(jù)QB，源端接第二NMOS管麗2漏端；第二 NMOS管MN2漏端接第一 NMOS管MNl源端，柵端接讀選擇信號RWL，源端接讀位線RBL。
[0037] 其中，所述改進(jìn)的斯密特反相器組包括第三、第四、第五PMOS管MP3、MP4、MP5以 及第八NMOS管MN8,其中第三PMOS管MP3源端接電源電壓，漏端接第四PMOS管MP4和第 五PMOS管MP5的源端；第四PMOS管MP4源端和漏端分別