本申請(qǐng)涉及數(shù)據(jù)存儲(chǔ)技術(shù)領(lǐng)域，尤其涉及一種NOR型閃存式存儲(chǔ)器。

背景技術(shù)：
NOR型(或非邏輯型，亦稱Linear技術(shù))閃存式存儲(chǔ)器是一種非揮發(fā)性半導(dǎo)體存儲(chǔ)器，主要由存儲(chǔ)單元陣列和外圍電路構(gòu)成。外圍電路主要包括行譯碼電路(X-Decoder)、列譯碼電路(YMUX)和源線驅(qū)動(dòng)電路(SL-driver)，其中，行譯碼電路用于驅(qū)動(dòng)存儲(chǔ)單元陣列的字線，列譯碼電路用于驅(qū)動(dòng)存儲(chǔ)單元陣列的位線。為提高讀取速度，現(xiàn)有NOR型閃存式存儲(chǔ)器的存儲(chǔ)單元陣列通常被劃分為相互獨(dú)立的多個(gè)個(gè)子陣列(CellArray)，多個(gè)子陣列排成一行，每個(gè)子陣列都擁有各自的行譯碼電路、列譯碼電路和源線驅(qū)動(dòng)電路，使得存儲(chǔ)器占用面積過(guò)大。

技術(shù)實(shí)現(xiàn)要素：
有鑒于此，本申請(qǐng)目的在于提供一種NOR型閃存式存儲(chǔ)器，以解決現(xiàn)有NOR型閃存式存儲(chǔ)器外圍驅(qū)動(dòng)電路占用面積過(guò)大的問(wèn)題。為實(shí)現(xiàn)上述目的，本申請(qǐng)?zhí)峁┤缦录夹g(shù)方案：一種NOR型閃存式存儲(chǔ)器，包括存儲(chǔ)單元陣列和外圍電路；所述外圍電路包括2P個(gè)行譯碼電路、2P個(gè)列譯碼電路和P個(gè)源線驅(qū)動(dòng)電路；所述存儲(chǔ)單元陣列包括P個(gè)雙陣列單元，每個(gè)所述雙陣列單元包括2個(gè)子陣列；P為正整數(shù)；所述子陣列與所述行譯碼電路通過(guò)字線一一對(duì)應(yīng)連接；所述子陣列與所述列譯碼電路通過(guò)位線一一對(duì)應(yīng)連接；每個(gè)所述雙陣列單元對(duì)應(yīng)一個(gè)所述源線驅(qū)動(dòng)電路，所述子陣列通過(guò)源線連接于與所述子陣列所屬的雙陣列單元相對(duì)應(yīng)的源線驅(qū)動(dòng)電路。優(yōu)選地，所述P個(gè)雙陣列單元按n行k列的矩陣形式排列；k，n為正整數(shù)。優(yōu)選地，當(dāng)n>1時(shí)，所述列譯碼電路包括本地列譯碼電路；所述外圍電路還包括一個(gè)全局列譯碼電路；所述全局列譯碼電路與靈敏放大器電路連接，所述全局列譯碼電路通過(guò)全局位線與所述本地列譯碼電路連接；所述全局列譯碼電路用于對(duì)列地址進(jìn)行譯碼，以得到并選通所述列地址對(duì)應(yīng)的全局位線。優(yōu)選地，所述存儲(chǔ)器通過(guò)以下方式進(jìn)行數(shù)據(jù)讀?。和瑫r(shí)將所述子陣列的源線通過(guò)源線驅(qū)動(dòng)電路接地；所述行譯碼電路對(duì)欲讀取數(shù)據(jù)的行地址進(jìn)行譯碼，得到與所述行地址對(duì)應(yīng)的字線；所述本地列譯碼電路對(duì)所述欲讀取數(shù)據(jù)的列地址進(jìn)行譯碼，并選通譯碼得到的與所述列地址對(duì)應(yīng)的位線，所述全局列譯碼電路對(duì)所述欲讀取數(shù)據(jù)的列地址進(jìn)行譯碼，并選通譯碼得到的與所述列地址對(duì)應(yīng)的全局位線；對(duì)所述與所述行地址對(duì)應(yīng)的字線進(jìn)行充電，同時(shí)通過(guò)所述靈敏放大器電路感測(cè)通過(guò)所述被選通的全局位線輸送的、所述被選通的位線的電流值；將充電結(jié)束時(shí)靈敏放大器電路感測(cè)的電流值I與參考電流值I0進(jìn)行比較，根據(jù)所述比較結(jié)果得到所述欲讀取數(shù)據(jù)。從上述的技術(shù)方案可以看出，本申請(qǐng)將存儲(chǔ)單元陣列劃分為偶數(shù)個(gè)子陣列，且每?jī)蓚€(gè)子陣列共用一個(gè)源線驅(qū)動(dòng)電路。相對(duì)于現(xiàn)有技術(shù)，在存儲(chǔ)單元陣列總?cè)萘恳欢?、保證讀取速度的前提下，本申請(qǐng)實(shí)施例大大減少了源線驅(qū)動(dòng)電路的個(gè)數(shù)，從而大大減少了存儲(chǔ)器的占用面積，解決了現(xiàn)有技術(shù)的問(wèn)題。附圖說(shuō)明為了更清楚地說(shuō)明本申請(qǐng)實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見(jiàn)地，下面描述中的附圖僅僅是本申請(qǐng)的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)這些附圖獲得其他的附圖。圖1為本申請(qǐng)實(shí)施例一提供的NOR型閃存式存儲(chǔ)器的結(jié)構(gòu)原理圖；圖2為本申請(qǐng)實(shí)施例一提供的NOR型閃存式存儲(chǔ)器的單個(gè)雙陣列單元與其外圍電路的結(jié)構(gòu)示意圖；圖3為本申請(qǐng)實(shí)施例二提供的NOR型閃存式存儲(chǔ)器的結(jié)構(gòu)原理圖；圖4為本申請(qǐng)實(shí)施例二提供的NOR型閃存式存儲(chǔ)器的單個(gè)雙陣列單元與其外圍電路的結(jié)構(gòu)示意圖。具體實(shí)施方式下面將結(jié)合本申請(qǐng)實(shí)施例中的附圖，對(duì)本申請(qǐng)實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本申請(qǐng)一部分實(shí)施例，而不是全部的實(shí)施例?；诒旧暾?qǐng)中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒(méi)有作出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本申請(qǐng)保護(hù)的范圍。本申請(qǐng)實(shí)施例公開(kāi)了一種NOR型閃存式存儲(chǔ)器，以解決現(xiàn)有NOR型閃存式存儲(chǔ)器占用面積過(guò)大的問(wèn)題。參照?qǐng)D1，本申請(qǐng)實(shí)施例一提供的NOR型閃存式存儲(chǔ)器，由存儲(chǔ)單元陣列和外圍電路組成。其中，外圍電路包括2P個(gè)行譯碼電路21(即X-decoder)、2P個(gè)列譯碼電路22(即YMUX)和P個(gè)源線驅(qū)動(dòng)電路23(即CommonSL-driver)，P為正整數(shù)。存儲(chǔ)單元陣列包括P個(gè)雙陣列單元，每個(gè)雙陣列單元由2個(gè)相同的子陣列1(即CellArray)組成，即存儲(chǔ)單元陣列包括2P個(gè)子陣列1；每個(gè)雙陣列單元對(duì)應(yīng)一個(gè)源線驅(qū)動(dòng)電路23，且該雙單元陣列中的兩個(gè)子陣列1分別通過(guò)源線與源線驅(qū)動(dòng)電路23連接；子陣列1與行譯碼電路21通過(guò)字線一一對(duì)應(yīng)連接；子陣列1與列譯碼電路22通過(guò)位線一一對(duì)應(yīng)連接。單個(gè)雙陣列單元及與其相關(guān)外圍電路的結(jié)構(gòu)示意圖如圖2所示。讀取存儲(chǔ)器中數(shù)據(jù)時(shí)，數(shù)據(jù)地址包括行地址(Xaddress)和列地址(Yaddress)兩部分。假設(shè)欲讀取地址(X1，Y1)中存儲(chǔ)的數(shù)據(jù)(X1為行地址，Y1為列地址)，對(duì)上述結(jié)構(gòu)的NOR型閃存式存儲(chǔ)器進(jìn)行數(shù)據(jù)讀取操作時(shí)，過(guò)程如下：源線驅(qū)動(dòng)電路23將源線接到地電位，驅(qū)動(dòng)相應(yīng)的子陣列；與此同時(shí)，行譯碼電路21和列譯碼電路22同時(shí)響應(yīng)地址變化：行譯碼電路21對(duì)行地址X1進(jìn)行譯碼，得到該行地址X1對(duì)應(yīng)的字線并選中；列譯碼電路22對(duì)列地址Y1進(jìn)行譯碼，得到該列地址Y1對(duì)應(yīng)的位線并選中；列譯碼電路22選中的位線被連接至靈敏放大器電路輸入端口。對(duì)行譯碼電路21選中的字線進(jìn)行充電，同時(shí)靈敏放大器電路輸入端口感測(cè)與其連接的位線上的電流；當(dāng)字線充電完成時(shí)(即被選中的位線上的電流穩(wěn)定時(shí))，將靈敏放大器電路輸入端口感測(cè)的電流值I與參考電流值I0進(jìn)行比較，得到地址(X1，Y1)中存儲(chǔ)的數(shù)據(jù)D；如，I>I0，則D＝0；I<I0，則D＝1。由上述結(jié)構(gòu)及數(shù)據(jù)讀取過(guò)程可知，本發(fā)明實(shí)施例將存儲(chǔ)單元陣列劃分為偶數(shù)個(gè)子陣列，且每?jī)蓚€(gè)子陣列(一個(gè)雙陣列單元)共用一個(gè)源線驅(qū)動(dòng)電路。相對(duì)于現(xiàn)有技術(shù)，在存儲(chǔ)單元陣列總?cè)萘恳欢?、保證讀取速度的前提下，本申請(qǐng)實(shí)施例大大減少了源線驅(qū)動(dòng)電路的個(gè)數(shù)，從而大大減少了存儲(chǔ)器的占用面積，解決了現(xiàn)有技術(shù)的問(wèn)題。具體的，上述實(shí)施例中源線驅(qū)動(dòng)源線驅(qū)動(dòng)P個(gè)雙陣列單元可排列為n行k列的矩陣(k，n為正整數(shù)，且P＝k*n)。k、n的具體值根據(jù)實(shí)際需要的NOR型閃存式存儲(chǔ)器的長(zhǎng)寬值而定。參見(jiàn)圖3，本申請(qǐng)實(shí)施例二提供的NOR型閃存式存儲(chǔ)器，由存儲(chǔ)單元陣列和外圍電路組成。外圍電路包括2P個(gè)行譯碼電路21、2P個(gè)本地列譯碼電路22’(即LocalYMUX)、P個(gè)源線驅(qū)動(dòng)電路23和1個(gè)全局列譯碼電路24(即GlobalYMUX)，P為正整數(shù)。存儲(chǔ)單元陣列包括P個(gè)雙陣列單元，每個(gè)雙陣列單元由2個(gè)相同的子陣列1(即CellArray)組成，即存儲(chǔ)單元陣列包括2P個(gè)子陣列1。P個(gè)雙陣列單元排列為n行k列的矩陣(即P＝k*n)，且k，n為正整數(shù)，n>1；n和k的具體值根據(jù)應(yīng)用需要而定。其中，每個(gè)雙陣列單元對(duì)應(yīng)一個(gè)源線驅(qū)動(dòng)電路23，且該雙單元陣列中的兩個(gè)子陣列1分別通過(guò)源線與源線驅(qū)動(dòng)電路23連接；子陣列1與行譯碼電路21通過(guò)字線一一對(duì)應(yīng)連接；子陣列1與本地列譯碼電路22’通過(guò)位線一一對(duì)應(yīng)連接。全局列譯碼電路24通過(guò)全局位線(即Globalbitline)與本地列譯碼電路22’連接；全局列譯碼電路24還與靈敏放大器(SenseAmplifier，簡(jiǎn)稱SA)電路3連接。單個(gè)雙陣列單元及與其相關(guān)外圍的電路的結(jié)構(gòu)示意圖如圖4所示。假設(shè)欲讀取地址(X2，Y2)中存儲(chǔ)的數(shù)據(jù)(X2為行地址，Y2為列地址)，對(duì)上述結(jié)構(gòu)的NOR型閃存式存儲(chǔ)器進(jìn)行數(shù)據(jù)讀取操作時(shí)，過(guò)程如下：源線驅(qū)動(dòng)電路23將源線接到地電位，驅(qū)動(dòng)相應(yīng)的子陣列；與此同時(shí)，行譯碼電路21、本地列譯碼電路22’和全局列譯碼電路24同時(shí)響應(yīng)地址變化：行譯碼電路21對(duì)行地址X2進(jìn)行譯碼，得到該行地址X2對(duì)應(yīng)的字線并選中；本地列譯碼電路22’對(duì)列地址Y2進(jìn)行譯碼，得到該列地址Y2對(duì)應(yīng)的位線并選中該位線，全局列譯碼電路24對(duì)列地址Y2進(jìn)行譯碼，得到該列地址Y2對(duì)應(yīng)的全局位線，并選中該全局位線，被選中的位線上的電流通過(guò)被選中的全局位線輸入全局列譯碼電路24，并最終輸入靈敏放大器電路3的輸入端口。對(duì)行譯碼電路21選中的字線進(jìn)行充電，同時(shí)靈敏放大器電路3輸入端口感測(cè)與被選中的位線上的電流；當(dāng)字線充電完成時(shí)(即被選中的位線上的電流穩(wěn)定時(shí))，將靈敏放大器電路3輸入端口感測(cè)的電流值I與參考電流值I0進(jìn)行比較，得到地址(X2，Y2)中存儲(chǔ)的數(shù)據(jù)D；如，I>I0，則D＝0；I<I0，則D＝1。對(duì)于n>1的情況，假設(shè)每行本地列譯碼電路譯碼得到列地址對(duì)應(yīng)的位線共j條，則存儲(chǔ)器陣列被選中的位線總數(shù)為n*j>j，即列地址對(duì)應(yīng)的位線總數(shù)大于數(shù)據(jù)通道的數(shù)量；本實(shí)施例通過(guò)鏈接本地列譯碼電路和全局列譯碼電路的全局位線增加數(shù)據(jù)通道的數(shù)量，使位于同一列不同行的位線的數(shù)據(jù)均得以輸出。源線驅(qū)動(dòng)由上述結(jié)構(gòu)及讀取過(guò)程可知，本申請(qǐng)將根據(jù)存儲(chǔ)器的尺寸要求，將P個(gè)單元排列為n行k列的矩陣，同時(shí)通過(guò)增加全局譯碼電路并通過(guò)全局位線將每個(gè)子陣列的本地列譯碼電路分別與該全局譯碼電路連接，使位于同一列不同行的位線的數(shù)據(jù)均得以輸出；相對(duì)于現(xiàn)有技術(shù)多個(gè)子陣列只能位于同一行內(nèi)，本申請(qǐng)實(shí)施例能更充分的利用空間，使得容量一定的存儲(chǔ)器具有多種可能的長(zhǎng)寬值，滿足不同的應(yīng)用需求。本領(lǐng)域普通技術(shù)人員可以理解實(shí)現(xiàn)上述實(shí)施例方法中的全部或部分流程，是可以通過(guò)計(jì)算機(jī)程序來(lái)指令相關(guān)的硬件來(lái)完成，所述的程序可存儲(chǔ)于一計(jì)算機(jī)可讀取存儲(chǔ)介質(zhì)中，所述程序在執(zhí)行時(shí)，可包括如上述各方法的實(shí)施例的流程。其中，所述的存儲(chǔ)介質(zhì)可為磁碟、光盤(pán)、只讀存儲(chǔ)記憶體(Read-OnlyMemory，ROM)或隨機(jī)存儲(chǔ)記憶體(RandomAccessMemory，RAM)等。對(duì)所公開(kāi)的實(shí)施例的上述說(shuō)明，使本領(lǐng)域?qū)I(yè)技術(shù)人員能夠?qū)崿F(xiàn)或使用本申請(qǐng)。對(duì)這些實(shí)施例的多種修改對(duì)本領(lǐng)域的專業(yè)技術(shù)人員來(lái)說(shuō)將是顯而易見(jiàn)的，本文中所定義的一般原理可以在不脫離本申請(qǐng)的精神或范圍的情況下，在其它實(shí)施例中實(shí)現(xiàn)。因此，本申請(qǐng)將不會(huì)被限制于本文所示的這些實(shí)施例，而是要符合與本文所公開(kāi)的原理和新穎特點(diǎn)相一致的最寬的范圍。