專利名稱：一種應用于靜態(tài)隨機存儲器中的靈敏放大器的制作方法
技術領域：
本申請涉及靜態(tài)隨機存儲器技術領域，特別是涉及一種應用于靜態(tài)隨機存儲器中的靈敏放大器。
背景技術：
隨機存儲器的讀寫操作是由控制電路和字線驅(qū)動器來驅(qū)動使能字線，使互補的兩條位線上的小幅度的電壓差經(jīng)過靈敏放大器進行放大，達到高電平或低電平的范圍。當進行讀操作時，靈敏放大器放大后的邏輯電平信號送至全局鎖存器中，最后由鎖存器鎖住讀取該邏輯電平信號。靈敏放大器的可靠性影響數(shù)據(jù)寫入或讀取的正確性，進而會影響靜態(tài)隨機存儲器的優(yōu)良率。 靈敏放大器，主要包括鎖存器型放大電路和脈沖產(chǎn)生電路，當靈敏放大器的使能端為高電平時，兩條位線上的電壓差傳輸?shù)芥i存型放大電路中，當兩條位線上的電壓差達到預設值時，靜態(tài)隨機存儲器的控制電路使所述放大器的使能端變?yōu)榈碗娖剑藭r脈沖產(chǎn)生電路產(chǎn)生高電平脈沖，隔斷位線向鎖存型放大電路的輸送通路，同時使鎖存型放大電路工作，將所述鎖存型放大電路接收到的小信號的電壓差放大至邏輯電平，寫入隨機存儲單元，或者由全局鎖存器鎖存讀出，直到脈沖產(chǎn)生電路產(chǎn)生低電平時，使靈敏型放大器停止工作，從而結(jié)束對靜態(tài)隨機存儲器的讀寫操作。傳統(tǒng)的靈敏放大器中的脈沖產(chǎn)生電路由串聯(lián)連接的反相器構成，產(chǎn)生的高電平脈沖的時間由反相器的延時時間決定，因此，很難準確控制高電平脈沖持續(xù)的時間，如果高電平脈沖持續(xù)時間過長，將大大降低靜態(tài)隨機存儲器的讀寫速度；如果高電平脈沖持續(xù)時間過短，將會造成靈敏放大器不能正確讀寫。

發(fā)明內(nèi)容
為解決上述技術問題，本申請實施例提供一種應用于靜態(tài)隨機存儲器的靈敏放大器，以使靈敏型放大器內(nèi)的脈沖產(chǎn)生電路產(chǎn)生寬度能根據(jù)靈敏放大器的狀態(tài)自動調(diào)整的控制脈沖，技術方案如下—種應用于靜態(tài)隨機存儲器的靈敏放大器,包括由兩組PMOS管和NMOS管串聯(lián)的串聯(lián)支路并聯(lián)連接構成的鎖存型放大電路，所述兩組串聯(lián)支路中所述PMOS管和NMOS管的公共點分別通過兩個傳輸管連接至兩條位線，且所述兩組串聯(lián)支路中的所述PMOS管和NMOS管的公共點分別通過反相器和開關管連接至全局鎖存電路中的兩條鎖存線，所述串聯(lián)支路的末端通過開關管連接地端，還包括與所述鎖存放大電路相連的脈沖產(chǎn)生電路，該脈沖產(chǎn)生電路包括脈沖產(chǎn)生子電路和脈沖結(jié)束判決電路，其中所述脈沖結(jié)束判決電路的兩個輸入端分別連接所述兩條鎖存位線，輸出端連接所述脈沖產(chǎn)生子電路的輸入端，控制所述脈沖產(chǎn)生子電路的工作狀態(tài)；同時，該脈沖結(jié)束判決電路的輸出端連接所述鎖存型放大電路中的開關管的控制端，控制鎖存型放大電路的工作狀態(tài)；所述脈沖接收判決電路檢測到所述鎖存位線上的低電平信號時，輸出脈沖結(jié)束控制信號，控制鎖存型放大電路停止工作。優(yōu)選的，所述鎖存型放大電路主要包括第一 PMOS管、第二 PMOS管、第一 NMOS管、第二 NMOS管，其中所述第一 PMOS管的第一端連接直流電源，所述第一 PMOS管的第二端與所述第一NMOS管的第一端連接，所述第一 PMOS管的控制與所述第一 NMOS管的控制端相連，所述第一NMOS管的第二端通過串聯(lián)連接的第一開關管和第二開關管接地；所述第二 PMOS管與所述第二 NMOS管串聯(lián)形成串聯(lián)支路，該串聯(lián)支路并聯(lián)在所述第一 PMOS管和第一 NMOS管構成的串聯(lián)支路兩端； 所述第一 PMOS管和所述第一 NMOS管的公共點通過第三開關管連接正位線，且該公共點通過第一反相器和第四開關管連接至一條鎖存位線，所述第一反相器的輸入端連接所述公共點，該第一反相器的輸出端連接所述第四開關管的控制端，所述第四開關管的第一端接地，第二端連接所述另一條鎖存位線；所述第二 PMOS管和第二 NMOS管的公共點通過第五開關管連接負位線，且該公共點通過第二反相器和第六開關管連接至鎖存位線，所述第二反相器的輸入端連接所述公共點，該第二反相器的輸出端連接所述第六開關管的控制端，所述第六開關管的第一端接地，第二端連接所述鎖存位線。優(yōu)選的，所述脈沖結(jié)束判決電路具體包括第一與非門、第三反相器、RS觸發(fā)器，所述脈沖產(chǎn)生子電路包括第二與非門和第五反相器，其中第一與非門的第一輸入端與鎖存位線連接,第二輸入端與鎖存位線連接,輸出端連接所述第三反相器的輸入端；所述RS觸發(fā)器的復位端連接所述第三反相器的輸出端，所述RS觸發(fā)器的置位端連接第四反相器的輸出端，第四反相器的輸入端連接所述靈敏型放大器的使能端，所述RS觸發(fā)器的輸出端連接所述鎖存型放大電路中的第二開關管的控制端，且該RS觸發(fā)器的輸出端連接所述第二與非門的第一輸入端，該第二與非門的輸出端連接所述第五反相器的輸入端，該第五反相器的輸出端連接至所述第三開關管和第五開關管的控制端，且所述第二與非門的第二輸入端連接所述第四反相器的輸出端；同時，所述第四反相器的輸出端連接所述第一開關管的控制端。優(yōu)選的，所述第一開關管、所述第二開關管、第四開關管及第六開關管均為NMOS管，第一端為漏極，第二端為源極，控制端為柵極。優(yōu)選的，所述第三開關管和第五開關管均為PMOS管，第一端為漏極、第二端為源極，控制端為柵極。由以上本申請實施例提供的技術方案可見，脈沖產(chǎn)生電路由脈沖產(chǎn)生子電路和脈沖結(jié)束判決電路實現(xiàn)，該脈沖結(jié)束判決電路，通過檢測靜態(tài)隨機存儲器的全局鎖存器的鎖存位線上的電壓信號，判斷該靜態(tài)存儲器的讀寫操作是否結(jié)束，當檢測到所述鎖存位線上的電壓信號為低電平時，輸出低電平的脈沖，控制靈敏放大器停止工作，該脈沖產(chǎn)生電路產(chǎn)生的脈沖的脈沖寬度自動適應鎖存型放大電路的工作需求，不會隨著電路內(nèi)元器件的制作工藝的變化、工作環(huán)境的變化而改變輸出脈沖的寬度，從而提高了靈敏放大器的可靠性。


為了更清楚地說明本申請實施例或現(xiàn)有技術中的技術方案，下面將對實施例或現(xiàn)有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本申請中記載的一些實施例，對于本領域普通技術人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。圖I為本申請實施例一種靈敏放大器的電路原理框圖；圖2為本申請實施例一種靈敏放大器的具體的電路結(jié)構示意圖；圖3為本申請實施例一種全局鎖存電路的電路原理圖；圖4為為本申請實施例提供的靈敏型放大器的波形5為傳統(tǒng)的靈敏放大器的波形圖。
具體實施例方式為了使本技術領域的人員更好地理解本申請中的技術方案，下面將結(jié)合本申請實施例中的附圖，對本申請實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本申請一部分實施例，而不是全部的實施例?；诒旧暾堉械膶嵤├?，本領域普通技術人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都應當屬于本申請保護的范圍。請參見圖1，示出了本申請實施例一種應用于靜態(tài)隨機存儲器中的靈敏放大器的電路原理示意圖，該靈敏放大器主要包括鎖存型放大電路100、脈沖產(chǎn)生電路200，其中鎖存型放大電路100由兩組PMOS管和NMOS管串聯(lián)構成，具有鎖存放大功能。脈沖產(chǎn)生電路200，包括脈沖產(chǎn)生子電路210和脈沖結(jié)束判決電路220，其中脈沖結(jié)束判決電路220的兩輸入端分別連接靜態(tài)隨機存儲器中的全局鎖存電路內(nèi)的兩條鎖存位線GBL(Global bit line,全局位線)和GBLN(Global bit line Negative,反相全局位線)，所述脈沖結(jié)束判決電路220的輸出端通過RS觸發(fā)器連接所述鎖存型放大電路100中的開關管的控制端，用于控制所述鎖存型放大電路100的工作狀態(tài)。所述脈沖結(jié)束判決電路220檢測到所述兩條鎖存位線GBL或GBLN中任意一條為低電平時，輸出脈沖結(jié)束控制信號，控制所述鎖存型放大電路100停止工作。當鎖存型放大電路已經(jīng)完成將小信號放大至邏輯電平信號后，所述鎖存位線上將出現(xiàn)低電平時，此時，脈沖結(jié)束判決電路220可以產(chǎn)生低電平信號關閉所述鎖存型放大電路100的放大狀態(tài)，該脈沖產(chǎn)生電路產(chǎn)生的脈沖信號能夠根據(jù)所述鎖存型放大電路的工作需求輸出自適應的脈沖，從而，不會出現(xiàn)由于靈敏放大器的工作狀態(tài)影響靜態(tài)隨機存儲器的讀寫速度和準確性。請參見圖2，示出了一種應用于靜態(tài)隨機存儲器的靈敏放大器的電路結(jié)構示意圖，詳細介紹了鎖存型放大電路以及脈沖產(chǎn)生電路的實施方式，從而詳細介紹該靈敏放大器的工作過程。鎖存型放大電路100，主要包括第一 PMOS管P1、第二 PMOS管PO，第一 NMOS管NI、第二 NMOS管NO，其中第一 PMOS管Pl的第一端連接直流電源Vdd，第二端連接第一 NMOS管NI的第一端，控制端與第一 NMOS管NI的控制端相連；第一 NMOS管NI的第二端通過第一開關管N2和第二開關管N3接地，第一開關管N2和第二開關管N3串聯(lián)。第二 PMOS管PO和第二 NMOS管NO串聯(lián)后并聯(lián)在第一 PMOS管Pl和第一 NMOS管NO構成的串聯(lián)支路兩端，具體的，第二 PMIOS管Pl的第一端連接第一 PMOS管Pl的第一端相連，第二 PMOS管PO的第二端與第二 NMOS管NO的第一端相連，第二 PMOS管PO的控制端與第二 NMOS管NO的控制端相連；第二 NMOS管NO的第二端連接所述第一 NMOS管NI的第
~· -5.JJU
-~- O而且，所述第一PMOS管Pl的控制端通過與第二PMOS管PO的控制端相連，其中，所述第一 PMOS管Pl的控制端連接PMOS管P2的第一端，第二 PMOS管PO的控制端連接PMOS 管P2的第二端，PMOS管P2的控制端連接所述RS觸發(fā)器的輸出端SE。位線BL(Bit Line,位線)和BLN(Bit Line Negative,反相位線)上的電壓信號傳輸至所述鎖存型放大電路100進行差分放大，具體結(jié)構如下所述第一 PMOS管Pl和第一 NMOS管NI的公共連接點通過第三開關管P3與位線BL相連，其中，第三開關管P3的第一端與第一 PMOS管Pl的第二端與所述連接，第三開關管P3的第二端連接所述位線BL，第三開關管P3的控制端連接所述脈沖產(chǎn)生子電路210的輸出端。所述第二 PMOS管PO和第二 NMOS管NO的公共連接點通過第五開關管P4連接所述位線BLN，其中，第五開關管P4的第一端連接所述第二 PMOS管PO的第二端，第五開關管P4的第二端連接所述位線BLN，所述五PMOS管P4的控制端連接所述脈沖產(chǎn)生子電路210的輸出端。所述鎖存型放大電路的輸出信號傳輸給全局位線GBL和GBLN,具體結(jié)構如下所述第一 PMOS管Pl和第一 NMOS管NI的公共連接點通過第一反相器IlO和第四開關管N6連接鎖存位線GBL，其中，所述第一 PMOS管Pl的第二端連接所述第一反相器110的輸入端，第一反相器IlO的輸出端連接所述第四開關管N6的控制端，第四開關管N6的第一端接地，第四開關管N6的第二端連接鎖存位線GBL。所述第二 PMOS管PO和第二 NMOS管NO的公共連接點通過第二反相器19和第六開關管N7連接所述鎖存線GBLN，其中，所述第二 PMOS管PO的第二端連接第二反相器19的輸入端，第二反相器19的輸出端連接所述第六開關管N7的控制端，第六開關管N7的第一端接地，第二端連接鎖存位線GBLN。所述脈沖產(chǎn)生電路200，包括脈沖產(chǎn)生子電路210和脈沖結(jié)束判決電路220，其中所述脈沖結(jié)束判決電路220包括第一與非門137、第三反相器138，以及由與非門15和與非門16組成的RS觸發(fā)器，其中第一與非門137的第一輸入端連接鎖存位線GBL，第二輸入端連接鎖存位線GBLN，輸出端連接第三反相器138的輸入端，第三反相器138的輸出端連接所述RS觸發(fā)器的復位端，即與非門16的第一輸入端，所述RS觸發(fā)器的輸出端SE連接所述鎖存放大器100中的第二開關管N3的控制端，所述RS觸發(fā)器的輸出端SE為與非門15的輸出端。脈沖產(chǎn)生子電路210包括第四反相器17、第二與非門14和第五反相器13，其中所述靈敏放大器的使能端SA_EN，通過第四反相器17連接至所述鎖存型放大電路中的第一開關管N2的控制端，且該第四反相器17的輸出端連接至所述第二與非門14的第一輸入端，該第二與非門14的第二輸入端連接所述RS觸發(fā)器的輸出端SE,即與非門15的輸出端；第二與非門14的輸出端連接所述第五反相器13的輸入端,該第五反相器13的輸出端即該脈沖產(chǎn)生子電路的輸出端，連接至所-述第三開關管P3和第五開關管控制端。而且，RS觸發(fā)器的置位端，即與非門15的第一輸入端連接至所述第四反相器的輸出端。該靈敏放大器的工作過程如下當使能端SA_EN = Vdd時，第四反相器17輸出低電平，RS觸發(fā)器輸出高電平，第二開關管N3導通；同時,第二與非門14輸出高電平,第五反相器13輸出低電平，使得第 三開關管P3和第五開關管P4導通，從而使位線BL和BLN上的信號分別傳輸至鎖存型放大電路的SO節(jié)點(第一 PMOS管Pl和第一 NMOS管NI的公共連接點)和SON節(jié)點(第二 PMOS管PO和第二 NMOS管NO的公共連接點)。當位線BL和BLN上的差分電壓足夠大時，靜態(tài)隨機存儲器內(nèi)的控制電路使得所述使能端SA_EN = 0，第四反相器17輸出高電平，因此，第一開關管N2導通，同時，由于RS觸發(fā)器的保持上一個狀態(tài)，輸出高電平，第二開關管N3導通，而且，使得第二與非門14的兩個輸入端均為高電平，輸出端為低電平，第五反相器13輸出高電平脈沖，因此，第三開關管P3和第五開關管P4關斷，關閉位線BL與SO節(jié)點及位線BLN與SON節(jié)點之間的通路。此時，第一開關管N2和第二開關管N3同時導通，鎖存型放大電路開始工作，將小信號放大至邏輯電平，使鎖存位線GBL或GBLN下拉至低電平。下面以一個具體的例子介紹鎖存位線GBL或GBLN下拉至低電平的過程當位線BL為邏輯高電平I時，位線BLN與位線BL互補，為低電平小信號0，此時BLN上的信號經(jīng)過鎖存型放大電路放大至邏輯電平后，經(jīng)過第二反相器19進行反相后，得到邏輯高電平，從而使得第六開關管N7導通，由于第六開關管的源極接地，因此，鎖存位線GBLN被拉至低電平；同理，當位線BL為邏輯低電平，鎖存位線GBL被拉至低電平。此時，脈沖結(jié)束判決電路220檢測到鎖存位線GBL或GBLN為低電平時，第一與非門137輸出高電平，經(jīng)過第三反相器138進行反相后變?yōu)榈碗娖?，提供給RS觸發(fā)器的復位端，則RS觸發(fā)器輸出低電平，使得第二開關管N3關斷，鎖存型放大電路停止工作，同時，使第三開關管P3和第五開關管P4恢復導通，這樣，可以確保在鎖存位線GBL或GBLN接收到下拉電平后才關閉鎖存型放大電路，使其停止工作狀態(tài)。所述脈沖結(jié)束判決電路，在檢測鎖存位線GBL或GBLN接收到下拉電平后才關閉鎖存型放大電路，因此，不會出現(xiàn)由于鎖存型脈沖產(chǎn)生電路產(chǎn)生的脈沖寬度不夠，導致的電平傳輸不到所述鎖存位線GBL或GBLN上或者電平不能完整的傳輸?shù)芥i存位線GBL或GBLN上，從而提高了靈敏放大器的可靠性。圖2中，PMOS管P5、P8和P9經(jīng)過反相器148、143、149，利用使能端SA_SE端的電信號為BL和BLN進行預充電，將BL和BLN預先充到高電平VDD，其中，反相器148、143、149的作用是將SA_SE端的電信號進行延時形成脈沖波形。優(yōu)選的，上述實施例中，所述第三開關管和第五開關管均為PMOS管，且所述開關管的第一端為PMOS管的源極、第二端為PMOS管的漏極、開關管的控制端為PMOS管的柵極；所述第一開關管、所述第二開關管、第四開關管及第六開關管均為NMOS管，且開關管的第一端為NMOS管的源極、開關管的第二端為NMOS管的漏極、開關管的控制端為NMOS管的柵極。以上詳細介紹了靈敏放大器的工作工程，下面結(jié)合圖3介紹靜態(tài)隨機存儲器中與靈敏放大器相連的全局鎖存電路的工作過程請參見圖3，示出了靜態(tài)隨機存儲器的全局鎖存電路的電路原理示意圖，圖中PMOS管P10、P11、P12為鎖存位線GBL和GBLN的預充電管，電容C2為鎖存位線GBLN的負載，C3為鎖存位線GBL的負載，在鎖存型放大電路正常工作時，P10P11、P12處于關閉狀態(tài)，此時，GBL或GBLN的下拉電平被由與非門Ill和112組成的RS觸發(fā)器鎖存住，數(shù)據(jù)輸出端DOUT輸出正確的邏輯電平，從而，快速而準確地從存儲單元中把數(shù)據(jù)讀出。請參見圖4和圖5，圖4為本申請實施例提供的靈敏型放大器的波形圖，圖5為傳統(tǒng)的靈敏型放大器的波形圖。
圖4和圖5中，橫坐標表不時間，單位是秒(S) V,縱坐標是脈沖信號的電壓值單位是伏(V)，其中，(SA_EN)為靈敏型放大器的使能端的電壓波形，V (SE)為鎖存型放大器的第二開關管N3的控制端的電壓波形，V(dout)為靜態(tài)隨機存儲器的數(shù)據(jù)輸出端的電壓波形，V(SQ)為靈敏型放大器連接位線BL的一端的電壓波形，V (SQN)為靈敏型放大器連接BLN的一端的電壓波形。由圖4所示的波形可知，當鎖存位線GBL和GBLN上的負載發(fā)生變化時，V(SE)所對應的脈沖波形的寬度將跟隨負載的變大而變寬，從而使得V(SQ)所對應的脈沖波形的寬度變寬，從而，使得靈敏型放大器的工作時間變長，能夠?qū)⑽痪€上的信號正確放大，最終使V (dout)正確輸出位線上的邏輯電平信號，即正確的讀出靜態(tài)隨機存儲器中存儲的數(shù)據(jù)。，圖4表明應用本申請實施例提供的靈敏型放大器的靜態(tài)隨機存儲器的放大器控制信號能夠根據(jù)負載的變化而變化，具體還可以參見表1，表I為應用本申請實施例提供的靈敏型放大器的靜態(tài)隨機存儲器輸出端輸出的信號與負載間的的情況，表I中gbl_load為鎖存位線GBL和GBLN上的負載的情況，單位為法拉(F)，Vdout為靜態(tài)隨機存儲器輸出端輸出的電壓信號的數(shù)值，單位為伏(V)表I
權利要求
1.一種應用于靜態(tài)隨機存儲器的靈敏放大器，包括由兩組PMOS管和NMOS管串聯(lián)的串聯(lián)支路并聯(lián)連接構成的鎖存型放大電路，所述兩組串聯(lián)支路中所述PMOS管和NMOS管的公共點分別通過兩個傳輸管連接至兩條位線，且所述兩組串聯(lián)支路中的所述PMOS管和NMOS管的公共點分別通過反相器和開關管連接至全局鎖存電路中的兩條鎖存線，所述串聯(lián)支路的末端通過開關管連接地端，其特征在于，還包括 與所述鎖存放大電路相連的脈沖產(chǎn)生電路，該脈沖產(chǎn)生電路包括脈沖產(chǎn)生子電路和脈沖結(jié)束判決電路，其中 所述脈沖結(jié)束判決電路的兩個輸入端分別連接所述兩條鎖存位線，輸出端連接所述脈沖產(chǎn)生子電路的輸入端，控制所述脈沖產(chǎn)生子電路的工作狀態(tài)；同時，該脈沖結(jié)束判決電路的輸出端連接所述鎖存型放大電路中的開關管的控制端，控制鎖存型放大電路的工作狀態(tài)； 所述脈沖接收判決電路檢測到所述鎖存位線上的低電平信號時，輸出脈沖結(jié)束控制信號，控制鎖存型放大電路停止工作。
2.根據(jù)權利要求I所述的應用于靜態(tài)隨機存儲器的靈敏放大器，其特征在于，所述鎖存型放大電路主要包括第一 PMOS管、第二 PMOS管、第一 NMOS管、第二 NMOS管，其中 所述第一 PMOS管的第一端連接直流電源，所述第一 PMOS管的第二端與所述第一 NMOS管的第一端連接，所述第一 PMOS管的控制與所述第一 NMOS管的控制端相連，所述第一 NMOS管的第二端通過串聯(lián)連接的第一開關管和第二開關管接地； 所述第二 PMOS管與所述第二 NMOS管串聯(lián)形成串聯(lián)支路，該串聯(lián)支路并聯(lián)在所述第一PMOS管和第一 NMOS管構成的串聯(lián)支路兩端； 所述第一 PMOS管和所述第一 NMOS管的公共點通過第三開關管連接正位線，且該公共點通過第一反相器和第四開關管連接至一條鎖存位線，所述第一反相器的輸入端連接所述公共點，該第一反相器的輸出端連接所述第四開關管的控制端，所述第四開關管的第一端接地，第二端連接所述另一條鎖存位線； 所述第二 PMOS管和第二 NMOS管的公共點通過第五開關管連接負位線，且該公共點通過第二反相器和第六開關管連接至鎖存位線，所述第二反相器的輸入端連接所述公共點，該第二反相器的輸出端連接所述第六開關管的控制端，所述第六開關管的第一端接地，第二端連接所述鎖存位線。
3.根據(jù)權利要求2所述的應用于靜態(tài)隨機存儲器的靈敏放大器，其特征在于，所述脈沖結(jié)束判決電路具體包括第一與非門、第三反相器、RS觸發(fā)器，所述脈沖產(chǎn)生子電路包括第二與非門和第五反相器，其中 第一與非門的第一輸入端與鎖存位線連接，第二輸入端與鎖存位線連接，輸出端連接所述第三反相器的輸入端； 所述RS觸發(fā)器的復位端連接所述第三反相器的輸出端，所述RS觸發(fā)器的置位端連接第四反相器的輸出端，第四反相器的輸入端連接所述靈敏型放大器的使能端，所述RS觸發(fā)器的輸出端連接所述鎖存型放大電路中的第二開關管的控制端，且該RS觸發(fā)器的輸出端連接所述第二與非門的第一輸入端，該第二與非門的輸出端連接所述第五反相器的輸入端，該第五反相器的輸出端連接至所述第三開關管和第五開關管的控制端，且所述第二與非門的第二輸入端連接所述第四反相器的輸出端；同時，所述第四反相器的輸出端連接所述第一開關管的控制端。
4.根據(jù)權利要求I所述的應用于靜態(tài)隨機存儲器的靈敏放大器，其特征在于，所述第一開關管、所述第二開關管、第四開關管及第六開關管均為NMOS管，第一端為漏極，第二端為源極，控制端為柵極。
5.根據(jù)權利要求I所述的應用于靜態(tài)隨機存儲器的靈敏放大器，其特征在于，所述第三開關管和第五開關管均為PMOS管，第一端為漏極、第二端為源極，控制端為柵極。
全文摘要
本申請公開了一種應用于靜態(tài)隨機存儲器的靈敏放大器，包括鎖存型放大電路、脈沖產(chǎn)生子電路、脈沖結(jié)束判決子電路，其中該脈沖結(jié)束判決電路，通過檢測靜態(tài)隨機存儲器的全局鎖存器的鎖存位線上的電壓信號，判斷該靜態(tài)存儲器的讀寫操作是否結(jié)束，當檢測到所述鎖存位線上的電壓信號為低電平時，輸出低電平的脈沖，控制靈敏放大器停止工作，該脈沖產(chǎn)生電路產(chǎn)生的脈沖的脈沖寬度自動適應鎖存型放大電路的工作需求，從而提高了靈敏放大器的可靠性。
文檔編號G11C7/06GK102881318SQ201110195689
公開日2013年1月16日 申請日期2011年7月13日 優(yōu)先權日2011年7月13日
發(fā)明者楊昌楷, 張建杰, 熊冰, 溫芝權 申請人:蘇州雄立科技有限公司