專利名稱：半導(dǎo)體存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲(chǔ)裝置的高速化。
背景技術(shù)：
在使位寬大的存儲(chǔ)器高速動(dòng)作時(shí)，由于對(duì)讀出放大器啟動(dòng)信號(hào)、位線預(yù)充電信號(hào)、 列譯碼信號(hào)等輸入輸出電路的控制信號(hào)進(jìn)行傳送之際的布線電阻、布線電容及柵極電容變 大，從而越靠后級(jí)則波形越難以上升或下降。因此，為了實(shí)現(xiàn)高速化，存在經(jīng)由中繼器供給 控制信號(hào)的結(jié)構(gòu)(參照專利文獻(xiàn)1)。專利文獻(xiàn)1 日本特開平11-353870號(hào)公報(bào)在現(xiàn)有的一般結(jié)構(gòu)的存儲(chǔ)器的情況下，由于若位寬變大，則讀出放大器啟動(dòng)信號(hào)、 位線預(yù)充電信號(hào)、列譯碼信號(hào)等輸入輸出電路的控制信號(hào)的布線電阻、布線電容及柵極電 容就會(huì)變大，因此難以適應(yīng)高速化。另外，在配置如專利文獻(xiàn)1那樣的中繼器的情況下，由于中繼器的區(qū)域，配置在不 同于如讀出放大器或列譯碼器這樣的與存儲(chǔ)單元的間距相匹配的區(qū)域的區(qū)域上，因此在中 繼器的周邊無法配置存儲(chǔ)單元，從而該區(qū)域會(huì)成為大的無信號(hào)區(qū)(dead space)，為了實(shí)現(xiàn) 高速化而帶來的面積增大后果變大。

發(fā)明內(nèi)容
本發(fā)明的半導(dǎo)體存儲(chǔ)裝置，在存儲(chǔ)單元陣列內(nèi)沿著位線方向配置虛擬單元，在該 虛擬單元的延長上和輸入輸出電路的交叉區(qū)域配置中間緩沖器。由此，不會(huì)損壞存儲(chǔ)單元 的連續(xù)性，并且，既能將面積增加抑制在最小限度，又能使通向輸入輸出電路的控制信號(hào)高 速動(dòng)作。(發(fā)明效果)根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)裝置，通過將輸入輸出電路的控制信號(hào)的中間緩沖器， 配置在存儲(chǔ)單元陣列內(nèi)設(shè)置的虛擬區(qū)域的延長上與輸入輸出電路之間的交叉區(qū)域，從而能 夠使通向輸入輸出電路的控制信號(hào)高速地動(dòng)作。另外，通過將虛擬單元配置在與中間緩沖 器對(duì)應(yīng)的存儲(chǔ)單元陣列區(qū)域內(nèi)，從而能夠在不損壞存儲(chǔ)單元的連續(xù)性的情況下將面積增加 抑制在最小限度。


圖1是本發(fā)明的第1實(shí)施方式中的電路圖。圖2是本發(fā)明的第1實(shí)施方式中的電路動(dòng)作圖。圖3是本發(fā)明的第2實(shí)施方式中的電路圖。圖4是本發(fā)明的第2實(shí)施方式中的電路動(dòng)作圖。圖5是本發(fā)明的第3實(shí)施方式中的布局圖。圖6是本發(fā)明的第3實(shí)施方式中的存儲(chǔ)單元電路圖。
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圖7是本發(fā)明的第4實(shí)施方式中的布局圖。圖8是本發(fā)明的第4實(shí)施方式中的電路圖。圖9是本發(fā)明的第4實(shí)施方式中的布局圖。圖10是本發(fā)明的第5實(shí)施方式中的布局圖。圖11是本發(fā)明的第5實(shí)施方式中的電路圖。圖12是本發(fā)明的第5實(shí)施方式中的布局圖。圖13是本發(fā)明的第6實(shí)施方式中的電路圖。圖14是本發(fā)明的第7實(shí)施方式中的電路圖。圖15是本發(fā)明的第8實(shí)施方式中的電路圖。圖16是本發(fā)明的第9實(shí)施方式中的電路圖。圖17是本發(fā)明的第10實(shí)施方式中的電路圖。圖18是本發(fā)明的第11實(shí)施方式中的電路圖。圖19是本發(fā)明的第12實(shí)施方式中的電路圖。圖20是本發(fā)明的第13實(shí)施方式中的電路圖。圖21是本發(fā)明的第14實(shí)施方式中的電路圖。圖22是本發(fā)明的第15實(shí)施方式中的電路圖。圖23是本發(fā)明的第16實(shí)施方式中的電路圖。圖M是本發(fā)明的第16實(shí)施方式中的電路動(dòng)作圖。符號(hào)說明100-存儲(chǔ)單元；101-存儲(chǔ)單元陣列；102、202_觸點(diǎn)電阻；200-虛擬單 元；201-虛擬單元陣列；300-中間緩沖器；400-輸入輸出電路；500-控制電路；600-行譯 碼器；701-柵極；702-擴(kuò)散區(qū)域；703-觸點(diǎn)；800-基板觸點(diǎn)；900-讀出放大器。
具體實(shí)施例方式圖1是發(fā)明的實(shí)施方式中的半導(dǎo)體存儲(chǔ)裝置的結(jié)構(gòu)圖，是由存儲(chǔ)單元陣列101、虛 擬單元陣列201、中間緩沖器300、輸入輸出電路400、控制電路500及行譯碼器600構(gòu)成的 m+n位寬的存儲(chǔ)器。中間緩沖器300被配置在第m位輸入輸出電路400和第m+1位輸入輸 出電路400之間，在存儲(chǔ)單元陣列101內(nèi)的與中間緩沖器300對(duì)應(yīng)的位置處，配置有沿著位 線方向排列了虛擬單元的虛擬單元陣列201。SIGO SIGm+n-1代表性表示輸入輸出電路 400的控制信號(hào)，是在各自的輸入輸出電路400位置處的節(jié)點(diǎn)。例如，讀出放大器啟動(dòng)信號(hào)、 位線預(yù)充電信號(hào)、列譯碼信號(hào)等對(duì)應(yīng)于此。由于SIGm通過中間緩沖器300對(duì)SIGm-I進(jìn)行 緩沖，因此在門電路級(jí)數(shù)上有2級(jí)不同。圖2是表示圖1的電路的SIGO SIGm+n-1的波形。即使在位寬m+n較大而高速 地進(jìn)行動(dòng)作的情況下，由于在第m位輸入輸出電路400和第m+1位輸入輸出電路400之間配 置有中間緩沖器300，因此SIGO SIGm+η-Ι也能夠特別快速地上升至VDD或下降至VSS。 此外，在SIGm SIGm+n-1中，相對(duì)于SIGO SIGm-I發(fā)生與2級(jí)門電路相應(yīng)的延遲DT。無 論輸入輸出電路400是輸入電路還是輸出電路都是一樣的。圖3是表示本發(fā)明的實(shí)施方式中的半導(dǎo)體存儲(chǔ)裝置的結(jié)構(gòu)圖，是由存儲(chǔ)單元陣列 101、虛擬單元陣列201、中間緩沖器300、輸入輸出電路400、控制電路500及行譯碼器600 構(gòu)成的m+n位寬的存儲(chǔ)器。中間緩沖器300配置為被第m位輸入輸出電路400和第m+1位輸入輸出電路400夾持，在存儲(chǔ)單元陣列101內(nèi)的與中間緩沖器300對(duì)應(yīng)的位置處，配置有 沿著位線方向排列了虛擬單元的虛擬單元陣列201。SIGO SIGm+n-1代表性表示輸入輸 出電路400的控制信號(hào)，是各自的輸入輸出電路400的位置處的節(jié)點(diǎn)。例如，放大讀出器啟 動(dòng)信號(hào)、位線預(yù)充電信號(hào)、列譯碼信號(hào)等相當(dāng)于此。由于在控制電路500和中間緩沖器300 中分別配置了用于使SIGO SIGm+n-1的延遲一致的緩沖電路，因此SIGO SIGm+n-1都 是相同的延遲。圖4是圖3的電路的SIGO SIGm+η-Ι的波形。即使在位寬m+n較大而高速動(dòng)作 的情況下，由于在控制電路500內(nèi)配置有緩沖電路，并且在第m位輸入輸出電路400和第 m+1位輸入輸出電路400之間配置有中間緩沖器300，因此第m位信號(hào)SIGm-I、第m+n位信 號(hào)SIGm+η-Ι也都能特別快速地上升至VDD或下降至VSS。輸入輸出電路400無論是輸出電 路還是輸入電路都是一樣的。圖5是本發(fā)明的實(shí)施方式中的SRAM的結(jié)構(gòu)圖，示出了構(gòu)成圖1或圖3的存儲(chǔ)單 元陣列101的存儲(chǔ)單元100、以及構(gòu)成虛擬單元陣列201的虛擬單元200的布局形狀。701 表示柵極，702表示擴(kuò)散區(qū)域，703表示觸點(diǎn)。虛擬單元200成為存儲(chǔ)單元100的基板觸點(diǎn) 800，既能將面積增大抑制在最小限度，又能在輸入輸出電路400之間配置中間緩沖器300。 此外，在ROM及DRAM等SRAM以外的存儲(chǔ)器中也是一樣的。圖6是SRAM情況下的存儲(chǔ)單元100的電路圖。圖6的存儲(chǔ)單元100由P溝道型負(fù) 載晶體管MP1、MP2、N溝道型存取晶體管麗1、麗2、N溝道型驅(qū)動(dòng)晶體管麗3、麗4構(gòu)成。WL 表示字線，BL、NBL表示1對(duì)位線。圖7是本發(fā)明的實(shí)施方式中的SRAM的結(jié)構(gòu)圖，示出了構(gòu)成圖1或圖3的存儲(chǔ)單元 陣列101的存儲(chǔ)單元100及構(gòu)成虛擬單元陣列201的虛擬單元200的布局形狀。虛擬單元 200的柵極、擴(kuò)散、觸點(diǎn)成為與存儲(chǔ)單元100的柵極、擴(kuò)散、觸點(diǎn)的一部分相同的形狀，能夠 在不損壞存儲(chǔ)單元100的光學(xué)上的連續(xù)性的情況下，在將面積增大抑制在最小限度的同時(shí) 在輸入輸出電路400之間配置中間緩沖器300。在ROM及DRAM等SRAM以外的存儲(chǔ)器中也 是一樣的。圖8是圖7的布局所對(duì)應(yīng)的電路圖。在此，在虛擬單元200中，省略了負(fù)載晶體管 MP1、MP2的配設(shè)，驅(qū)動(dòng)晶體管MN3、MN4的柵極與VSS連接。DBL、NDBLl是一對(duì)虛擬位線。即使如圖9所示那樣配置2列以上的虛擬單元200，也能得到同樣的效果。在ROM 及DRAM等SRAM以外的存儲(chǔ)器中也是一樣的。圖10是本發(fā)明的實(shí)施方式中的SRAM的結(jié)構(gòu)圖，示出了構(gòu)成圖1或圖3的存儲(chǔ)單 元陣列101的存儲(chǔ)單元100、以及構(gòu)成虛擬單元陣列201的虛擬單元200的布局形狀。虛擬 單元200的柵極、擴(kuò)散、觸點(diǎn)呈與存儲(chǔ)單元100的柵極、擴(kuò)散、觸點(diǎn)相同的形狀，能夠在不損 壞存儲(chǔ)單元100的光學(xué)上的連續(xù)性的情況下，在將面積增大抑制在最小限度的同時(shí)在輸入 輸出電路400之間設(shè)置中間緩沖器300。圖11是圖10的布局所對(duì)應(yīng)的電路圖。在此，虛擬單元200具有與存儲(chǔ)單元100 相同的內(nèi)部結(jié)構(gòu)。即使如圖12所示那樣配置2列以上的虛擬單元200，也能得到同樣的效果。在ROM 及DRAM等SRAM以外的存儲(chǔ)器中也是一樣的。圖13是本發(fā)明的實(shí)施方式中的SRAM的結(jié)構(gòu)圖，通過預(yù)充電晶體管MP3、MP4對(duì)構(gòu)成圖1或圖3的虛擬單元陣列201的虛擬單元200的虛擬位線DBL、NDBL進(jìn)行預(yù)充電，該 預(yù)充電晶體管MP3、MP4與對(duì)存儲(chǔ)單元100的位線BL、NBL進(jìn)行預(yù)充電的預(yù)充電晶體管MP3、 MP4為相同形狀。PCL、PCR是位線預(yù)充電信號(hào)，PCL對(duì)應(yīng)于前述的SIGO SIGm_l，PCR對(duì)應(yīng) 于前述的SIGm SIGm+n-1。通過將存儲(chǔ)單元100的位線BL、NBL與虛擬單元200的虛擬 位線DBL、NDBL的預(yù)充電晶體管設(shè)為相同形狀，能夠使用重復(fù)圖案，因此虛擬單元200的虛 擬位線DBL、NDBL的布局結(jié)構(gòu)變得簡單。在ROM及DRAM等SRAM以外的存儲(chǔ)器中也是一樣 的。圖14是本發(fā)明的實(shí)施方式中的SRAM的結(jié)構(gòu)圖，構(gòu)成圖1或圖3的虛擬單元陣列 201的虛擬單元200的虛擬位線DBL、NDBL的電位，通過晶體管MP5、MP6而被固定在VDD。 由此，晶體管MP5、MP6能夠由比對(duì)存儲(chǔ)單元100的位線BL、NBL進(jìn)行預(yù)充電的預(yù)充電晶體 管MP3、MP4還小的晶體管構(gòu)成，容易小面積化。在ROM及DRAM等SRAM以外的存儲(chǔ)器中也
是一樣的。圖15是本發(fā)明的實(shí)施方式中的ROM的結(jié)構(gòu)圖，構(gòu)成圖1或圖3的虛擬單元陣列 201的虛擬單元200的虛擬位線DBL的電位，通過晶體管麗5被固定在VSS。102表示存儲(chǔ) 單元100的觸點(diǎn)電阻，202表示虛擬單元200的觸點(diǎn)電阻。由此，在虛擬位線DBL中沒有電 流流動(dòng)，能夠?qū)崿F(xiàn)更低耗電化。在DRAM等ROM以外的存儲(chǔ)器中也是一樣的。圖16是本發(fā)明的實(shí)施方式中的SRAM的結(jié)構(gòu)圖，構(gòu)成圖1或圖3的虛擬單元陣列 201的虛擬單元200的虛擬位線DBL的電位，通過晶體管MP5被固定在VDD，虛擬位線NDBL 的電位通過晶體管麗5被固定在VSS。由此，晶體管MP5、麗5能夠由比對(duì)存儲(chǔ)單元100的 位線BL、NBL進(jìn)行預(yù)充電的預(yù)充電晶體管MP3、MP4還小的晶體管構(gòu)成，容易小面積化、且由 于在動(dòng)作時(shí)虛擬位線DBL、NDBL中沒有電流流動(dòng)因此可實(shí)現(xiàn)更低耗電化。圖17是本發(fā)明的實(shí)施方式中的SRAM的結(jié)構(gòu)圖，構(gòu)成圖1或圖3的虛擬單元陣列 201的虛擬單元200未與字線WL連接。由此，可減輕字線WL的負(fù)載，從而能夠進(jìn)一步高速 地動(dòng)作。在ROM及RAM等SRAM以外的存儲(chǔ)器中也是一樣的。圖18是本發(fā)明的實(shí)施方式中的SRAM的結(jié)構(gòu)圖，構(gòu)成圖1或圖3的虛擬單元陣列 201的虛擬單元200配置有2列，虛擬單元200的2個(gè)存取晶體管MNl、MN2中的一方未與 字線WL連接。由此，可減輕字線WL的負(fù)載，從而能夠進(jìn)一步高速地動(dòng)作。在SRAM以外的 存儲(chǔ)器中也是一樣的。圖19是本發(fā)明的實(shí)施方式中的SRAM的結(jié)構(gòu)圖，構(gòu)成圖1或圖3的虛擬單元陣列 201的虛擬單元200的虛擬位線DBL、NDBL經(jīng)由晶體管麗6、麗7與外部端子TBL、NTBL連接， 且將TEST端子設(shè)為High，從而作為自外部的直接過程管理或解析用，可測(cè)定在靠近存儲(chǔ)單 元100的位置處的單元電流。在ROM及DRAM等SRAM以外的存儲(chǔ)器中也是一樣的。圖20是本發(fā)明的實(shí)施方式中的SRAM的結(jié)構(gòu)圖，構(gòu)成圖1或圖3的虛擬單元陣列 201的虛擬單元200的存取晶體管麗1、麗2的柵極及漏極，與虛擬位線TBL、NTBL連接，源 極與VSS連接，并且虛擬位線TBL、NTBL與SRAM外部連接。根據(jù)該結(jié)構(gòu)，通過將外部端子 TBL、NTBL設(shè)為High，從而作為過程管理或解析用，可測(cè)定在靠近存儲(chǔ)單元100的位置處的 存儲(chǔ)單元100的存取晶體管麗1、麗2的電流及閾值電壓。在ROM及DRAM等SRAM以外的存 儲(chǔ)器中也是一樣的。圖21是本發(fā)明的實(shí)施方式中的SRAM的結(jié)構(gòu)圖，構(gòu)成圖1或圖3的虛擬單元陣列
6201的虛擬單元200的虛擬位線DBL經(jīng)由MP8、MN8、MP9、NN9與左右的位線BL連接，NDBL經(jīng) 由MP10、MN10、MPlU NNll與左右的位線NBL連接。根據(jù)該構(gòu)成，能夠?qū)⑻摂M存儲(chǔ)單元200 作為冗余補(bǔ)償用單元使用，無需重新配置冗余補(bǔ)償單元，從而能實(shí)現(xiàn)小面積化。在ROM及 DRAM等SRAM以外的存儲(chǔ)器中也是一樣的。圖22是本發(fā)明的實(shí)施方式中的SRAM的結(jié)構(gòu)圖，構(gòu)成圖1或圖3的虛擬單元陣列 201的虛擬單元200配置為2列，各自的虛擬位線DBL經(jīng)由MP12、MNl2, MP14、MN14分別與 左右的位線BL連接，NDBL經(jīng)由MP13、MN13、MP15、NN15分別與左右的位線NBL連接。根據(jù) 該構(gòu)成，能夠?qū)⑻摂M存儲(chǔ)單元200作為冗余補(bǔ)償用單元使用，無需重新配置冗余補(bǔ)償單元， 從而能實(shí)現(xiàn)小面積化。在ROM及DRAM等SRAM以外的存儲(chǔ)器中也是一樣的。圖23是發(fā)明的實(shí)施方式中的SRAM的結(jié)構(gòu)圖。構(gòu)成圖1或圖3的虛擬單元陣列 201的虛擬單元200的一部分的存取晶體管麗1的源極與VSS連接。901、903及904表示 反相器電路，902表示NAND電路。存儲(chǔ)單元100的位線BL、NBL經(jīng)由晶體管MP21、MP22與 讀出放大器900連接。REL、RER是讀出激活信號(hào)。并且，將虛擬位線DBL的反相數(shù)據(jù)和讀 出放大器啟動(dòng)信號(hào)SAE的邏輯與SAEL、SAER，連接到對(duì)存儲(chǔ)單元100的數(shù)據(jù)進(jìn)行放大的讀 出放大器900。此外，各讀出放大器900由2個(gè)P溝道型晶體管MP16、MP17、以及3個(gè)N溝 道型晶體管MN16、MN17、MN18構(gòu)成。圖M是圖23的電路的波形圖。在字線WL激活之前，將位線預(yù)充電信號(hào)PCL、PCR 提升至VDD，來解除預(yù)充電。另外，預(yù)先將讀出激活信號(hào)REL、RER下拉至VSS，且將讀出放大 器啟動(dòng)信號(hào)SAE提升至VDD。在字線WL被激活之后，虛擬位線DBL的電位比位線BL、NBL更 迅速地下降至VSS。接著，SAEL、SAER被激活，讀出放大器900啟動(dòng)。此時(shí)，通過將和存儲(chǔ)單 元100具有同等偏差的虛擬單元200以任意數(shù)量與虛擬位線DBL連接，從而能夠在適當(dāng)?shù)?定時(shí)將讀出放大器900啟動(dòng)。在ROM及DRAM等SRAM以外的存儲(chǔ)器中也是一樣的。(產(chǎn)業(yè)上的可用性)本發(fā)明所涉及的半導(dǎo)體存儲(chǔ)裝置通過在存儲(chǔ)單元陣列內(nèi)配置虛擬單元，并且在輸 入輸出電路之間配置對(duì)輸入輸出電路的控制信號(hào)進(jìn)行緩沖的中間緩沖器，從而既能保持存 儲(chǔ)單元在形狀上的連續(xù)性、又能抑制面積增大效果，同時(shí)能使輸入輸出電路的控制信號(hào)高 速地動(dòng)作，因此是有用的。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)裝置，具備存儲(chǔ)單元陣列，陣列狀配置有對(duì)數(shù)據(jù)進(jìn)行存儲(chǔ)的存儲(chǔ)單元；第1電路，具有將來自所述存儲(chǔ)單元的數(shù)據(jù)輸出的功能、或向所述存儲(chǔ)單元輸入數(shù)據(jù) 的功能中的至少一個(gè)功能；和第2電路，具有將來自所述存儲(chǔ)單元的數(shù)據(jù)輸出的功能、或向所述存儲(chǔ)單元輸入數(shù)據(jù) 的功能中的至少一個(gè)功能；所述存儲(chǔ)單元陣列內(nèi)除所述對(duì)數(shù)據(jù)進(jìn)行存儲(chǔ)的存儲(chǔ)單元以外的虛擬單元，與所述存儲(chǔ) 單元的位線方向平行地被配置了至少一列，在所述第1電路與所述第2電路之間的、將所述虛擬單元沿著位線方向延伸而得到的 區(qū)域內(nèi)，配置有緩沖電路，該緩沖電路對(duì)通向所述第1電路或所述第2電路的控制信號(hào)進(jìn)行 緩沖。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于， 所述虛擬單元具有所述存儲(chǔ)單元陣列的基板觸點(diǎn)。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于， 所述虛擬單元具有與所述存儲(chǔ)單元的至少一部分相同的形狀。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述虛擬單元內(nèi)的柵極及擴(kuò)散層與所述存儲(chǔ)單元具有相同形狀。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述虛擬單元具備第1位線，所述第1位線與預(yù)充電晶體管連接，該預(yù)充電晶體管具有 與對(duì)所述存儲(chǔ)單元所具有的位線進(jìn)行預(yù)充電的預(yù)充電晶體管相同的結(jié)構(gòu)。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于， 所述虛擬單元具備第1位線，將所述第1位線設(shè)定在規(guī)定電位。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述虛擬單元具備第1位線和第2位線，將所述第1位線設(shè)定在第1電位，將所述第2 位線設(shè)定在第2電位。
8.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述虛擬單元具有1個(gè)以上的位線，用于與所述1個(gè)以上的位線連接的1個(gè)以上的晶 體管中的、已經(jīng)與所述1個(gè)以上的位線連接的所述晶體管，未與激活所述存儲(chǔ)單元的字線 連接。
9.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述虛擬單元具備第1位線，所述第1位線和所述存儲(chǔ)單元的位線經(jīng)由不同的路徑與 外部連接。
10.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于， 所述虛擬單元是所述存儲(chǔ)單元的冗余補(bǔ)償單元。
11.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，根據(jù)從所述虛擬單元讀出的數(shù)據(jù)，啟動(dòng)用于將來自所述存儲(chǔ)單元的數(shù)據(jù)輸出的放大電
全文摘要
本發(fā)明提供一種半導(dǎo)體存儲(chǔ)裝置。其中，通過在存儲(chǔ)單元陣列(101)內(nèi)配置虛擬單元陣列(201)、在輸入輸出電路(400)之間配置中間緩沖器(300)，從而在位寬大的存儲(chǔ)器中也能將面積增大效果抑制在最小限度，同時(shí)使輸入輸出電路(400)的控制信號(hào)高速且高頻率地動(dòng)作。
文檔編號(hào)G11C11/413GK102105940SQ201080002170
公開日2011年6月22日 申請(qǐng)日期2010年2月3日 優(yōu)先權(quán)日2009年6月24日
發(fā)明者縣泰宏, 增尾昭, 角谷范彥, 金原旭成 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社