專利名稱：具有集成位線電容的nand閃存的制作方法
具有集成位線電容的NAfJD閃存
背景技術(shù)：
數(shù)據(jù)存儲設(shè)備一般用于以一種快速有效的方式存儲和取出用戶數(shù)據(jù)。某些數(shù)據(jù)存 儲設(shè)備利用固態(tài)存儲器元件(單元)來存儲用戶數(shù)據(jù)，諸如在固態(tài)驅(qū)動器(SSD)的情況下。 存儲單元可以是易失的或非易失的，且可以采取多種構(gòu)造，諸如但不僅限于動態(tài)隨機(jī)存取 存儲器(DRAM)、靜態(tài)隨機(jī)存取存儲器(SRAM)、閃存、電可擦除可編程只讀存儲器(EEPROM)、 自旋扭矩轉(zhuǎn)移隨機(jī)存取存儲器(STRAM)以及電阻式隨機(jī)存取存儲器(RRAM)。單元可以被編程以存儲與給定編程狀態(tài)有關(guān)的數(shù)據(jù)。編程狀態(tài)可以通過感測放大 器感測到，該感測放大器感測響應(yīng)于施加讀取電流在單元兩端的電壓降。各單元可用于存 儲用戶數(shù)據(jù)的單個位，或者可被用于存儲用戶數(shù)據(jù)的多個位。存儲單元可以被排列成行和列的陣列。各列中的單元可以連接為NAND結(jié)構(gòu)，諸如 在某種類型的閃存陣列的情況下。通過對選定行施加字線電壓，同時沿每列對位線施加讀 取電流，可實(shí)現(xiàn)頁面讀取操作，以讀取沿著選定行的存儲單元的內(nèi)容。以這種方式，選定行 (存儲器的一頁)的全部內(nèi)容可以從陣列中取出。雖然具有可操作性，但這些和其它類型的 讀取操作會是時間和資源密集的。

發(fā)明內(nèi)容
本發(fā)明的各個實(shí)施例一般涉及用于從包括排列成行和列的多個非易失性存儲單 元的存儲器陣列中輸出數(shù)據(jù)的方法和裝置，諸如但不僅限于以NAND方式連接的閃存陣列。根據(jù)一些實(shí)施例，該方法一般包括將電荷儲存于連接到存儲器陣列的易失性存儲 單元中，以及從該易失性存儲單元經(jīng)由陣列中的選定列釋放所儲存電荷。根據(jù)其它實(shí)施例，該裝置一般包括包含排列成行和列的多個非易失性存儲單元的 存儲器陣列，以及連接到該存儲器陣列的一行易失性存儲單元，其中在選定易失性存儲單 元中儲存的電荷從選定的易失性存儲單元經(jīng)由該存儲器陣列的關(guān)聯(lián)列釋放。根據(jù)另外的實(shí)施例，該裝置一般包括包含被排列成行和列的多個非易失性存儲單 元的存儲器陣列，以及連接到存儲器陣列的第一裝置，該第一裝置用于通過以電荷的形式 存儲多位數(shù)據(jù)，然后通過經(jīng)由存儲器陣列連續(xù)釋放所述電荷來讀取選定行非易失性存儲單 元的相應(yīng)的編程狀態(tài)。根據(jù)以下詳細(xì)討論和附圖，可以理解表征本發(fā)明各個實(shí)施例的這些及其它特征和 優(yōu)點(diǎn)。


圖1提供根據(jù)本發(fā)明的各個實(shí)施例構(gòu)造和操作的數(shù)據(jù)存儲設(shè)備的功能塊圖。圖2示出圖1的設(shè)備的存儲器陣列的一部分的功能塊圖。圖3示出圖2的陣列的多個存儲單元，在一些實(shí)施例中這些存儲單元被表征為以 NAND結(jié)構(gòu)排列的非易失性閃存單元。圖4A示出根據(jù)一些實(shí)施例的存儲塊的功能示圖。
圖4B示出由圖4A中的多個存儲塊構(gòu)成的存儲器陣列的功能示圖。圖5通過圖形示出根據(jù)本發(fā)明的各個實(shí)施例的圖4A的存儲塊的諸部分的示意圖。圖6示出圖5的示意圖的立面示圖。圖7示出根據(jù)本發(fā)明各個實(shí)施例執(zhí)行的示例性讀取操作的時序圖。圖8示出對選定存儲塊的示例性寫入操作。圖9提供一般示出根據(jù)本發(fā)明的各個實(shí)施例執(zhí)行的步驟的示例性讀取例程的流 程圖。詳細(xì)描述本公開內(nèi)容涉及讀取非易失性存儲單元的編程狀態(tài)，具體涉及可用于提高存儲單 元的編程狀態(tài)在讀取操作期間的輸出速率的方法和設(shè)備。根據(jù)示例性實(shí)施例，多個非易失 性存儲單元被排列成行和列以作為存儲器陣列。一行易失性存儲單元被加到該存儲器陣 列，諸如但不限于動態(tài)隨機(jī)存取存儲器(DRAM)單元。該行易失性存儲單元中的各單元與非 易失性存儲單元陣列的相應(yīng)列相關(guān)聯(lián)。通過將選定狀態(tài)寫入關(guān)聯(lián)列的易失性存儲單元——這導(dǎo)致該易失性存儲單元儲 存電荷，可實(shí)現(xiàn)從存儲器陣列讀取數(shù)據(jù)。所儲存的電荷之后可以從易失性存儲單元經(jīng)由關(guān) 聯(lián)列釋放，其所釋放的電荷被用于感測該列中的選定的非易失性存儲單元的編程狀態(tài)。圖1提供示例性數(shù)據(jù)存儲設(shè)備100的功能塊圖。雖然不是限制性的，但出于本討 論的目的，可以構(gòu)想設(shè)備100可以被表征為利用以NAND結(jié)構(gòu)排列的閃存單元的固態(tài)驅(qū)動器 (SSD)。設(shè)備100包括頂層控制器102、接口(I/F)電路104和非易失性數(shù)據(jù)存儲陣列106。 I/F電路104按照控制器102的指示操作以在陣列106與主設(shè)備(未示出)之間傳遞用戶 數(shù)據(jù)。在一些實(shí)施例中，控制器102是可編程微控制器。數(shù)據(jù)可以緩存在I/F電路104中， 以等待陣列106和主設(shè)備之間的數(shù)據(jù)傳遞。圖2示出非易失性存儲陣列106的諸部分的功能示圖。多個非易失性存儲單元108 被排列成行和列并且由控制邏輯Iio控制，該控制邏輯110可以在陣列106和I/F 104(圖 1)之間傳遞數(shù)據(jù)。數(shù)據(jù)、尋址和控制/狀態(tài)信號分別經(jīng)由路徑112、114和116傳遞。單元108經(jīng)由多條控制線耦合到X(行)解碼器118和Y(列)解碼器120。寫入 /擦除電路122操作以實(shí)現(xiàn)就單元108的寫入和擦除操作。讀取電路IM操作以實(shí)現(xiàn)就單 元108的讀取操作。應(yīng)當(dāng)理解，圖2的排列本質(zhì)上僅僅是示例，因?yàn)榭梢愿鶕?jù)給定應(yīng)用的需 求利用任何數(shù)量的不同結(jié)構(gòu)。圖3示出被表征為以NAND結(jié)構(gòu)排列的閃存單元130的圖2的多個存儲單元108。襯 底132包括間隔開的多個局部摻雜區(qū)域134。摻雜區(qū)域134的毗鄰對上橫跨有柵結(jié)構(gòu)136， 每個柵結(jié)構(gòu)136包括浮置柵極(TO) 138、控制柵極(CG) 140以及相應(yīng)的絕緣氧化層142、 144。閃存單元130中的每一個基本作為改性的η溝道金屬氧化物半導(dǎo)體場效應(yīng)晶體管 (MOSFET)而工作。對浮置柵極(FC) 138施加合適的柵電壓將在毗鄰的摻雜區(qū)域134之間建 立導(dǎo)電通道(CH)，從而產(chǎn)生漏源導(dǎo)電路徑。在編程操作期間，流過通道的寫電流導(dǎo)致電荷通過下氧化層144到浮置柵極 (FG) 138。浮置柵極138上存在的累計電荷用于改變需要被施加到控制柵極140以通過通道建立導(dǎo)電的所需閾值電壓VT。因此，閃存單元130可以存儲與浮置柵極138上不同的累 積電荷量有關(guān)的不同編程值。在隨后的寫操作期間，增加的電荷的量可以連續(xù)地被加到浮置柵極。需要單獨(dú)的 擦除操作以從浮置柵極去除累積電荷，從而使浮置柵極返回不帶電狀態(tài)。擦除操作可以同 時對整塊的閃存單元執(zhí)行。雖然可作為非易失性存儲單元工作，但諸如130的閃存單元可具有相對長的寫入 編程時間(諸如200微秒(μ s)量級)和擦除時間(例如，約2毫秒，ms)，并以相應(yīng)低的數(shù) 據(jù)通過率傳輸數(shù)據(jù)(例如，約20兆字節(jié)每秒，MB/s)。通過對比，諸如動態(tài)隨機(jī)存取存儲器 (DRAM)的易失性存儲單元可以有顯著更高的性能水平，例如沒有單獨(dú)擦除需求且數(shù)據(jù)I/ 0(讀/寫)速率為在1千兆比特每秒(GB/s)量級或更高。因此，本發(fā)明的各個實(shí)施例一般涉及一種新穎的存儲器架構(gòu)，該存儲器架構(gòu)可以 被用于提供具有高帶寬讀取性能的非易失性存儲塊。在一些實(shí)施例中，閃存設(shè)置有一行 DRAM存儲單元。存儲在DRAM存儲單元上的電荷被用于讀取閃存單元的編程狀態(tài)。這可產(chǎn) 生具有接近甚至超過DRAM存儲器陣列可達(dá)到的數(shù)據(jù)傳輸速率的閃存塊。這里所示的各個示例性實(shí)施例利用閃存和DRAM的組合，但這僅僅是說明性的而 不是限制性的。其它適合非易失性存儲單元的結(jié)構(gòu)包括但不限于鐵電隨機(jī)存取存儲器 (FeRAM)、自旋扭矩轉(zhuǎn)移隨機(jī)存取存儲器(STRAM)和電阻式隨機(jī)存取存儲器(RRAM)。其它適 合易失性存儲單元的結(jié)構(gòu)包括但不限于包括電容性和電感性元件的各種電荷儲存器件、靜 態(tài)隨機(jī)存取存儲器(SRAM)以及各種鎖存器或門邏輯。圖4A示出適用于圖1的數(shù)據(jù)存儲設(shè)備100的示例性存儲塊150的一實(shí)施例。塊 150由非易失性閃存部分152和易失性DRAM部分IM構(gòu)成。非易失性部分152包括被排 列成行和列的閃存單元。雖然可以使用任何數(shù)量的大小，但部分152的示例性大小可以是 32行X 4096列(32 X 4K)。DRAM部分巧4包括單個行的4096個DRAM單元(1 X 4K)。每個 DRAM單元連接到閃存部分152中相應(yīng)的列。圖4B示出可以由圖4A中的多個存儲器模塊150構(gòu)成的較大的存儲器陣列155。 圖4B中的陣列155由512個存儲塊150(塊0到511)組成，不過也可使用其它數(shù)量的塊。 在數(shù)據(jù)傳輸操作期間，頁緩沖器156可以和存儲器模塊150 —起使用。如下所述，存儲器陣 列155可以支持高達(dá)512個并發(fā)數(shù)據(jù)操作，每個塊150對應(yīng)一個操作。圖5示出圖4A中的塊150的諸部分的示例性示意圖。圖4A的閃存部分152在圖 5中通過較大的虛線框表示，且由閃存非易失性存儲單元158組成。閃存單元被排列成列 160和行162，其中閃存單元158沿著每個列以NAND結(jié)構(gòu)連接。閃存單元158經(jīng)由相應(yīng)的 字線164(諸如行N的示例性字線WL-N)進(jìn)一步沿著每行162連接。圖4A的DRAM存儲器部分在圖5中通過相對較小的虛線框表示，且被示為由各自 包括晶體管168和電容器170的DRAM易失性存儲單元166組成。晶體管168連接到易失 性存儲單元字線VWL 172。DRAM單元166分別沿著相應(yīng)位線174連接到各個列160中的閃 存單元158。位線174分別被標(biāo)識為BL-O到BL-4K。上下控制晶體管(MOSFET) 176,178如圖所示地約束各個列160。上晶體管176 的柵極連接到高電平源線(SSL) 180，且下晶體管178的柵極連接到第一低電平全局源線 (GSL-O) 182。下晶體管178的漏極連接到第二低電平全局源線(GSL-I) 184。
在頁模式操作中，讀操作可以逐行執(zhí)行，以使沿著特定行162的非易失性存儲單 元158的編程狀態(tài)被取回。根據(jù)一些實(shí)施例，通過對字線WL-N施加具有選定大小的柵極控 制電壓，可讀取行N的內(nèi)容，其中可將沿著列的閃存單元158的不同的可能編程狀態(tài)區(qū)分 開。根據(jù)多個單元分別的編程狀態(tài)，沿著行N的單元將響應(yīng)于WL-N上施加的電壓轉(zhuǎn)換 到導(dǎo)通狀態(tài)或保持不導(dǎo)通狀態(tài)。剩余的字線164接收第二高電壓以確保框152中其余的所 有閃存單元158將被置于導(dǎo)通狀態(tài)。適合的電壓被提供到SSL和GSL-O線180、182以將上 下晶體管176、178置于導(dǎo)電狀態(tài)。在一些實(shí)施例中，SSL線可被提供VCC電壓(例如，+3V)， 而GSL-O線可被提供VSS電壓(例如，接地電壓)。GSL-I線也可被設(shè)置成VSS。非選定字 線可被提供約+5V的通過電壓。電壓源將VCC電壓施加至位線BL-O到BL-4K中的各條位線。當(dāng)選定位線174接收 VCC電壓時，DRAM單元166中的電容器170將儲存電荷以提供電容性電壓。應(yīng)當(dāng)理解，以這 種方式進(jìn)行的電荷儲存構(gòu)成對DRAM單元166的編程操作，且在所有電容器170上的電荷儲 存可以表征為向DRAM單元的行寫入多位值(如，11111...)。取決于電容器170的大小，在 各個電容器上存儲電荷所需的時間可以是執(zhí)行一個標(biāo)準(zhǔn)DRAM寫操作所需要的時間量級。在一些實(shí)施例中，同時向所有位線174供應(yīng)電流，以使所有DRAM電容器170同時 存儲關(guān)聯(lián)量的電荷。或者，電壓源可以按順序向各條位線174和電容器170輪流施加所需 電荷。由選定的易失性存儲單元166存儲的電荷然后通過關(guān)聯(lián)列中的非易失性存儲單 元158釋放。這些釋放的電荷形成通過該列的讀取電流，且由該讀取電流生成的該列兩端 的感測電壓可被用于確定沿著選定行的非易失性單元158的編程狀態(tài)?？蓸?gòu)想，感測給定列中的選定非易失性單元158的編程狀態(tài)所需的時間會比對與 該列相關(guān)聯(lián)的易失性存儲單元166中的電容器170充電所需的時間長。因此，在至少一些 實(shí)施例中，感測操作將在電荷被電容器170存儲的同時發(fā)起，并在電壓源已從晶體管解耦 之后將繼續(xù)，因?yàn)樗鎯﹄姾傻尼尫艑⒈３蛛娏髁鬟^列以供感測操作。在其它實(shí)施例中，該 陣列可被配置成使電容器最開始被充電，且直到充電操作完成才開始感測操作。電壓源可 以以多種方式從位線解耦，例如通過上游開關(guān)電路單獨(dú)地解耦或通過將VWL字線172置為 無效來全局地解耦。圖6提供根據(jù)示例性結(jié)構(gòu)的圖5的框150的立面示圖。多個局部η+摻雜區(qū)域186 在襯底188中形成。相鄰的摻雜區(qū)域186對形成各個晶體管158、168、176以及178相應(yīng) 的漏極和源極區(qū)域。各列中的電容器170可以由各自的單元板190、192構(gòu)成，單元板190、 192可沿著列的長度在列上延伸，如圖中所示采用128F2(32X4F2)的大小，但是也可以使用 其它大小或形狀，包括U形板集合。在一些實(shí)施例中，各個閃存單元158可以配置有大小為2. 5F2的控制柵極、70埃隧 穿氧化物層，以及0. 5比例，并設(shè)置有約15. 8阿托法(aF)的電容(15. 8X I(T18F)。這提供 沿著每個列的32個閃存單元，以及約0.505飛法(fF) (0.505 X I(T12F)的組合電容。沿著 選定位線的總電容將取決于包括結(jié)構(gòu)、間距和長度的多個因素。塊150的示例性的總位線電容值為約136fF量級。因此，給電容器170約位線電 容十分之一的電容值，即給電容器170約13. 6fF的電容值相比于傳統(tǒng)DRAM可提供10 :1數(shù)據(jù)I/O性能比。本領(lǐng)域普通技術(shù)人員應(yīng)當(dāng)理解，13. 6fF的值對于電容器170是相對小的，且 可利用諸如圖6中的結(jié)構(gòu)容易地實(shí)現(xiàn)。本領(lǐng)域普通技術(shù)人員將理解，對傳統(tǒng)閃存塊的讀操作可能需要對每個塊的未選定 字線輪流施加通過電壓達(dá)到約25微秒(ys) (25X10-6s)的時長，以便于輸出4K (4096單 元)的數(shù)據(jù)。這提供約25“8/41( = 20.41^/420.4\106字節(jié)/8)的總體數(shù)據(jù)I/O速率。相反，圖7示出時序圖200，以闡明對圖4B中的示例性存儲器陣列155進(jìn)行讀操作 的時序。應(yīng)當(dāng)理解，時序圖200僅僅是代表性的，并且不一定按比例繪制。最初在202處示出激活脈沖，這表示為陣列155中的所有512個塊150并發(fā)將非 選定字線置為有效(通過字線)。間隔204表示脈沖202的時長，其約為200納秒(ns) (200X ΙΟΛ)量級?？蓸?gòu)想，在整個讀取操作期間，控制柵極的電容值足以維持非選定閃存 單元處于導(dǎo)通狀態(tài)。各條DRAM VffL字線(VWL-0到VWL-511)接著輪流連續(xù)被置為有效，如脈沖206所 示。這些脈沖導(dǎo)致每個塊中沿相應(yīng)DRAM行(部分154)的相應(yīng)電容器170充電，以及存儲在 電容器中的電荷向位線并通過關(guān)聯(lián)列的釋放。作為參考，圖7中的脈沖206表示既最初通 過位線電壓源后來又通過來自DRAM電容器的電荷轉(zhuǎn)移對各條位線充電的整個時間間隔。圖7中的第二曲線208 —般表示在讀取操作期間位線各自的相關(guān)聯(lián)位線電壓的分 布。在一些實(shí)施例中，位線可以被預(yù)充電到1/2VCC(例如約IV)的值，由基線210表示。脈 沖202的通過字線激活導(dǎo)致部分212處位線電壓的降低，隨后是與相應(yīng)的VWL字線206的 置為有效同時發(fā)生的相關(guān)聯(lián)的上升部分214。對各個塊150數(shù)據(jù)的感測將在如邊界線216 所示的充電/放電間隔內(nèi)完成，且對所有512個塊的讀取操作將在邊界218處完成。在一些實(shí)施例中，各個充電/放電間隔206約是30納秒(ns) (30Χ10Λ)量級，其 中有約IOns的預(yù)充電、IOns的保持時間、以及在DRAM字線VWL被置為無效之后的約IOns 的電荷傳輸時間。這些僅僅是示例性的，且可以使用其它值和比例。由此斷定從單個塊讀取一頁數(shù)據(jù)GK)可在約30ns或更少時間內(nèi)完成。因?yàn)?12 條DRAM字線VWL-I到VWL-512是連續(xù)選通的，可構(gòu)想在約15. 36微秒(μ s) (30ns X 512) 的時間內(nèi)可從閃存陣列155輸出2.09MB(4KX512)的數(shù)據(jù)。這比從傳統(tǒng)閃存陣列輸出單頁 數(shù)據(jù)GK)所花費(fèi)的時間快，實(shí)際上是DRAM兼容傳輸速率。甚至可達(dá)到更快的速率，唯一的 限制因素是頁面緩沖器156的列速度(響應(yīng)時間)。易失性存儲單元(例如，DRAM單元166)可以進(jìn)一步用來便于對非易失性存儲單 元(例如，閃存單元158)的寫入(編程)操作。如圖8所示，通過對相關(guān)聯(lián)的字線162施 加合適的寫入電壓(例如20V)，并將SSL和GSL線180、184置為1.8V和0V，可將編程狀態(tài) 寫入選定的閃存單元158A。選定單元158A的位線(在這種情況下為BL-1)被設(shè)置為0V， 其余的位線被設(shè)置成1.8V。以此方式，所需的編程狀態(tài)將被提供給選定的閃存單元158A，而未選定的單元 158將不能接收足夠的電壓以改變它們的現(xiàn)有狀態(tài)。應(yīng)當(dāng)注意的是，各個電壓和大小不是限 制性的，且根據(jù)某一給定應(yīng)用的需求可以是多個值。閃存單元158的列可以用傳統(tǒng)的方式擦除。圖9提供數(shù)據(jù)讀取例程220的流程圖，以概括以上討論的各個方面。在步驟222提 供具有非易失性存儲單元和易失性存儲單元(諸如上述示例性的閃存單元158和DRAM單元166)的存儲器陣列，但這不是限制性的。在步驟224，電荷存儲被儲存在選定的易失性存 儲單元中，并且在步驟226，所存儲的電荷從易失性存儲單元釋放到選定的非易失性存儲單 元。這樣的放電可被用于感測非易失性存儲單元的編程狀態(tài)。如本領(lǐng)域普通技術(shù)人員可以理解地，本文所示的各個實(shí)施例以有效的方式提供從 存儲器陣列的有利的數(shù)據(jù)讀取。利用易失性和非易失性存儲單元存儲和輸出數(shù)據(jù)提供數(shù)據(jù) 傳輸量的增加和長期存儲。此外，電容器或其它電荷儲存設(shè)備的存在使得數(shù)據(jù)可以在沒有 外部電壓存在的情況下輸出，以及對存儲單元的單個塊更迅速的連續(xù)存取?？梢岳斫獾氖?， 本文討論的各個實(shí)施例具有多種可能的應(yīng)用，并且不僅限于某一領(lǐng)域的電子介質(zhì)或某種類 型的數(shù)據(jù)存儲設(shè)備針對本文的目的，對行和列的引用應(yīng)被廣義地理解為有序元件陣列中沿不同軸的 關(guān)系標(biāo)識符，而不構(gòu)成特定物理布局。因此，舉例來說，術(shù)語“行”可構(gòu)成物理列，而“列”可 構(gòu)成物理行?？梢岳斫獾氖牵词乖谏鲜雒枋鲋嘘愂隽吮景l(fā)明的各個實(shí)施例的眾多特征和優(yōu) 點(diǎn)，以及本發(fā)明的各個實(shí)施例的結(jié)構(gòu)和功能的細(xì)節(jié)，但該細(xì)節(jié)描述僅僅是說明性的，且在由 所附權(quán)利要求所表達(dá)的術(shù)語的廣義一般含義所指示的本發(fā)明原理的最大可能范圍內(nèi)，可對 細(xì)節(jié)做修改，特別是對部件的結(jié)構(gòu)和排列的內(nèi)容的修改。
權(quán)利要求
1.一種從包含排列成行和列的多個非易失性存儲單元的存儲器陣列輸出數(shù)據(jù)的方法， 所述方法包括將電荷儲存于連接至所述存儲器陣列的易失性存儲單元中；以及從所述易失性存儲單元經(jīng)由所述非易失性存儲單元的選定列釋放所儲存的電荷。
2.如權(quán)利要求1所述的方法，其特征在于，所述放電步驟進(jìn)一步包括利用所釋放的電 荷來感測在所述選定列中的選定非易失性存儲單元的編程狀態(tài)。
3.如權(quán)利要求1所述的方法，進(jìn)一步包括，在使用步驟期間將耦合到所述易失性存儲 單元的易失性單元字線置為有效，以將所述電荷儲存于所述易失性存儲單元的電容器中， 以及將分別耦合到所述選定列中的不同的非易失性存儲單元的多條非易失性字線置為有 效，以從所述電容器經(jīng)由所述選定列釋放所述電荷。
4.如權(quán)利要求1所述的方法，其特征在于，在所述儲存步驟期間，電壓源耦合到所述易 失性存儲單元的電容器以儲存所述電荷，且在所述釋放步驟期間，所述電壓源從所述電容 器解耦。
5.如權(quán)利要求1所述的方法，其特征在于，包括提供與非易失性存儲單元的存儲器陣 列毗鄰的一行所述易失性存儲單元的先驗(yàn)步驟，其中各個易失性存儲單元分別耦合到不同 列的所述非易失性存儲單元。
6.如權(quán)利要求5所述的方法，其特征在于，所述易失性存儲單元被表征為動態(tài)隨機(jī)存 取存儲器(DRAM)單元，而沿著所述存儲器陣列的各個列的所述非易失性存儲單元被表征 為以NAND結(jié)構(gòu)連接的閃存單元。
7.如權(quán)利要求1所述的方法，其特征在于，沿所述存儲器陣列中的各個列的所述非易 失性存儲單元包括以NAND結(jié)構(gòu)連接的閃存單元。
8.如權(quán)利要求1所述的方法，其特征在于，在釋放步驟期間，附加電荷被儲存于耦合到 所述存儲器陣列的第二選定列的第二易失性存儲單元中。
9.如權(quán)利要求1所述的方法，其特征在于，一行非易失性存儲單元被耦合到所述存儲 器陣列，其中各個存儲單元連接到相應(yīng)的列。
10.如權(quán)利要求9所述的方法，其特征在于，儲存在所述易失性存儲單元中的所述電 荷提供選定大小的電容性電壓，且在其中所述非易失性存儲單元的選定行被讀取的頁面模 式讀取操作期間，所述選定大小的電容性電壓被分別施加于所述易失性存儲單元中的每一 個。
11.一種裝置，包括存儲器陣列，所述存儲器陣列包括排列成行和列的多個非易失性存儲單元；以及連接到所述存儲器陣列的一行易失性存儲單元，其中儲存于選定易失性存儲單元的電 荷從所述選定易失性存儲單元經(jīng)由所述存儲器陣列的關(guān)聯(lián)列釋放。
12.如權(quán)利要求11所述的裝置，其特征在于，讀取電路利用所釋放的電荷來感測所述 關(guān)聯(lián)列中的選定非易失性存儲單元的編程狀態(tài)。
13.如權(quán)利要求11所述的裝置，其特征在于，耦合到所述那行易失性存儲單元的易失 性單元字線的置為有效將電壓源耦合到所述選定易失性存儲單元的電容器以將所述電荷 儲存于所述電容器上，且其中在所述電荷經(jīng)由所述關(guān)聯(lián)列放電期間，所述電壓源從所述電 容器解耦合。
14.如權(quán)利要求11所述的裝置，其特征在于，當(dāng)所述電荷經(jīng)由所述關(guān)聯(lián)列從所述易失 性存儲單元放電時，多條非易失性單元字線被置為有效，所述多條非易失性單元字線中的 各條非易失性單元字線被耦合到所述關(guān)聯(lián)列中不同的非易失性存儲單元。
15.如權(quán)利要求11所述的裝置，其特征在于，電荷分別被儲存在各個非易失性存儲單 元中，隨后經(jīng)由所述存儲器陣列的相應(yīng)列從所述各個非易失性存儲單元放電，以讀出沿所 述存儲器陣列的選定列的所述非易失性存儲單元各自的編程狀態(tài)。
16.如權(quán)利要求11所述的裝置，其特征在于，所述易失性存儲單元被表征為動態(tài)隨機(jī) 存取存儲器(DRAM)單元，而沿著所述存儲器陣列的各個列的所述非易失性存儲單元被表 征為以NAND結(jié)構(gòu)連接的閃存單元。
17.如權(quán)利要求11所述的裝置，其特征在于，當(dāng)電荷經(jīng)由所述關(guān)聯(lián)列從所述選定的易 失性存儲單元釋放時，附加電荷被儲存于沿著所述那行易失性存儲單元的第二選定易失性 存儲單元中。
18.如權(quán)利要求11所述的裝置，其特征在于，儲存于所述選定易失性存儲單元中的所 述電荷提供選定大小的電容性電壓，且在選定行的所述非易失性存儲單元被讀取的頁面模 式讀操作期間，所述選定大小的電容性電壓分別被施加于沿所述行的易失性存儲單元中的 每一個。
19.一種裝置，包括存儲器陣列，所述存儲器陣列包括排列成行和列的多個非易失性存儲單元；以及連接至所述存儲器陣列的第一裝置，所述第一裝置通過用電荷的形式存儲多位數(shù)據(jù)然 后通過經(jīng)由所述存儲器陣列釋放所述電荷來讀取所述非易失性存儲單元的選定行各自的 編程狀態(tài)。
20.如權(quán)利要求19所述的裝置，其特征在于，所述第一裝置包括連接到所述存儲器陣 列的一行易失性存儲單元，其特征在于，儲存于選定易失性存儲單元中的電荷經(jīng)由所述存 儲器陣列的相關(guān)聯(lián)列從所述選定的易失性存儲單元釋放。
全文摘要
用于從具有排列成行和列的多個非易失性存儲單元的存儲器陣列輸出數(shù)據(jù)的方法和裝置。根據(jù)多個實(shí)施例，電荷被儲存于連接到存儲器陣列的易失性存儲單元中，且所存儲的電荷然后從易失性存儲單元通過選定的列釋放。在一些實(shí)施例中，易失性存儲單元是來自所述單元的行的動態(tài)隨機(jī)存取存儲器(DRAM)單元，其中沿該行的各個DRAM單元被耦合到存儲器陣列中相應(yīng)的列，且非易失性存儲單元的各個列包括以NAND結(jié)構(gòu)連接的閃存單元。
文檔編號G11C16/26GK102057440SQ201080001812
公開日2011年5月11日 申請日期2010年2月24日 優(yōu)先權(quán)日2009年5月29日
發(fā)明者B·李, C·鄭, D·塞迪亞蒂, H·劉, Y·陸 申請人:希捷科技有限公司