專利名稱：增益單元eDRAM單元、存儲(chǔ)器及其制備方法
技術(shù)領(lǐng)域：
本發(fā)明屬于動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DRAM)技術(shù)領(lǐng)域，具體涉及一種嵌入式動(dòng)態(tài)隨 機(jī)存儲(chǔ)器(eDRAM)技術(shù)，尤其涉及一種寫MOS晶體管為非對(duì)稱結(jié)構(gòu)的增益單元eDRAM (GainCelleDRAM)單元、存儲(chǔ)器及其制備方法。
背景技術(shù)：
存儲(chǔ)器可以分為片外存儲(chǔ)器和嵌入式存儲(chǔ)器，嵌入式存儲(chǔ)器是一種集成在芯片內(nèi) 與芯片系統(tǒng)中各個(gè)邏輯、混合信號(hào)等IP模塊共同組成芯片的基本組成部分。嵌入式存儲(chǔ)器 包括嵌入式靜態(tài)隨機(jī)存儲(chǔ)器(eSRAM)和嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器(eDRAM)，其中，eDRAM由于 其單元只包括一個(gè)晶體管和一個(gè)電容，相對(duì)eSRAM單元的六個(gè)晶體管，具有單元面積小的 特點(diǎn)。但是，傳統(tǒng)的eDRAM的難點(diǎn)在于其電容的制造一般不與標(biāo)準(zhǔn)MOS工藝兼容，從而 DRAM工藝與常規(guī)邏輯工藝差異很大，工藝的整合相當(dāng)困難。因此業(yè)界提出了用MOS管自身 的寄生電容來等效代替DRAM中電容的思想。請(qǐng)參閱圖1，圖1所示為現(xiàn)有技術(shù)的增益單元eDRAM單元的電路結(jié)構(gòu)示意圖。該 eDRAM是由Intel公司在美國專利US7120072中提出的，如圖1所示，該GainCelleDRAMlOO 包括寫MOS晶體管101、讀MOS晶體管102、寫字線(WriteWordLine，WffL) 105、讀字線 (ReadWordLine，RWL) 106、寫位線(WriteBitLine，WBL) 107、讀位線(ReadBitLine，RBL) 108 以及等效寄生電容104(等效寄生電容不是作為一個(gè)獨(dú)立器件而存在的，圖中只是示意性地 單獨(dú)圖示出)。其中，寫MOS晶體管101的漏區(qū)連接于讀MOS晶體管102的柵極，MN點(diǎn)103 為存儲(chǔ)節(jié)點(diǎn)，等效寄生電容104—端與103連接，另一端接地，因此，MN點(diǎn)的電位的高低能控 制讀MOS晶體管102的導(dǎo)通與關(guān)斷；例如，電容104存儲(chǔ)電荷時(shí)，代表存儲(chǔ)“1”，麗點(diǎn)103為 高電位，可以控制讀MOS晶體管102關(guān)斷。讀MOS晶體管102的一端接RBL，另一端接RWL ； 寫MOS晶體管101的一端接WBL，另一端接讀MOS晶體管102的柵極。通常地，等效寄生電 容104為寫MOS晶體管101的有源區(qū)寄生電容(也即漏區(qū)的寄生電容)或讀MOS晶體管102 的柵電容，也或者是兩者的結(jié)合。以下結(jié)合操作列表具體說明其操作過程
1、寫操作(Write)寫“0”時(shí)，RWL、RBL置0電位，讀MOS晶體管102不工作；WffL 置-400mV，寫MOS晶體管101導(dǎo)通，WBL置0V，從而等效寄生電容104放電，存儲(chǔ)節(jié)點(diǎn)103電 位為0。寫“ 1 ”時(shí)，RWL、RBL置0電位，讀MOS晶體管102不工作；WffL置_400mV，寫MOS晶 體管101導(dǎo)通，WBL置IV，從而等效寄生電容104充電，存儲(chǔ)節(jié)點(diǎn)103電位為高電位。2、數(shù)據(jù)保持時(shí)(Hold) :RWL、RBL置0電位，讀MOS晶體管102不工作，WffL置IV， 寫MOS晶體管101關(guān)斷，存儲(chǔ)節(jié)點(diǎn)103的電位不受外界影響。3、讀操作(Read)讀“0”時(shí)，WffL置IV，WBL置0V,寫MOS晶體管101關(guān)斷；RffL偏 置小于IV，RBL置0V，此時(shí)讀MOS晶體管102導(dǎo)通，RffL通過讀MOS晶體管對(duì)RBL充電，由 于讀出電路具有鉗位作用，RBL的電位能達(dá)到200mV，從而可以讀出數(shù)據(jù)“0”。讀“1”時(shí)，WWL置IV，WBL置0V，寫MOS晶體管101關(guān)斷；RWL偏置小于IV，此時(shí)讀MOS晶體管102關(guān) 斷，RffL不會(huì)通過讀MOS晶體管對(duì)RBL充電，RBL維持OV電位，從而可以讀出數(shù)據(jù)“1”。圖1所示的GainCelleDRAM單元不需要另外制造電容，采用標(biāo)準(zhǔn)CMOS工藝，并且 其結(jié)構(gòu)相對(duì)eSRAM更簡單，可以實(shí)現(xiàn)高密度的嵌入式存儲(chǔ)。但是，由于等效寄生電容104為 寫MOS晶體管101的有源區(qū)寄生電容或者讀MOS晶體管102的柵電容、或者為寫MOS晶體 管101的有源區(qū)寄生電容和讀MOS晶體管102的柵電容的組合，等效寄生電容104的電容 值相對(duì)較小。等效寄生電容104存儲(chǔ)的電荷保持時(shí)間反映了該增益單元eDRAM單元的數(shù)據(jù) 保持特性，電荷保持時(shí)間越長，所需刷新的頻率就越低、存儲(chǔ)器的功耗也就越低。通常情況 下，該增益單元eDRAM單元的等效寄生電容104所存儲(chǔ)電荷的漏電途徑有多種，例如，通過 寫MOS晶體管10的亞閾值漏電、通過寫MOS晶體管101和讀MOS晶體管102的柵氧層的漏電。其中，寫MOS晶體管101的有源區(qū)(漏區(qū))寄生電容所存儲(chǔ)的電荷更容易通過源端與襯 底之間的結(jié)(PN結(jié))泄漏，從而大大降低該存儲(chǔ)器的數(shù)據(jù)保持時(shí)間。特別是在在65nm下采 用標(biāo)準(zhǔn)邏輯工藝只有IOus的數(shù)據(jù)保持時(shí)間，從而存儲(chǔ)器刷新頻率高、功耗增大。圖2所示為圖1所示增益單元eDRAM單元的俯視圖，圖3所示為圖1所示增益單 元eDRAM單元的截面正視圖?，F(xiàn)有技術(shù)中，圖1所示的增益單元eDRAM單元通過應(yīng)用圖2和 圖3所示的物理結(jié)構(gòu)并完成制造。在該實(shí)施例中，寫MOS晶體管和讀MOS晶體管均為PMOS 管。結(jié)合圖2和圖3所示，其中，201為寫MOS晶體管101的源端，202為寫MOS晶體管101 的柵極，203為寫MOS晶體管101的漏端，205為讀MOS晶體管102的有源區(qū)(源端或者漏 端)，206為讀MOS晶體管102的柵極；用于存儲(chǔ)電荷的電容(等效寄生電容)即為圖3中虛 線所示的電容(漏端203的結(jié)電容和柵極206的柵電容)，為寫MOS晶體管的漏端203和讀 MOS晶體管的柵極206通過金屬線207連接。圖2中所示虛線框圖中的區(qū)域即為該eDRAM 單元的存儲(chǔ)節(jié)點(diǎn)204 (即圖3所示的204所指的漏端和柵極)。存儲(chǔ)節(jié)點(diǎn)204的金屬線207 上，可以反映出等效寄生電容的存儲(chǔ)電位(等效寄生電容中電荷越多、電位越高)。圖3中的 虛線所示的電容所組成的等效寄生電容在存儲(chǔ)電荷時(shí)，容易通過寫MOS晶體管的漏端的結(jié) 電容泄漏。有鑒于此，有必要提出一種新型結(jié)構(gòu)的eDRAM單元以提高eDRAM單元的數(shù)據(jù)保持 時(shí)間。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問題是，改善eDRAM單元的等效寄生電容的存儲(chǔ)電荷泄漏問 題，以提高eDRAM單元的數(shù)據(jù)保持時(shí)間。為解決以上技術(shù)問題，按照本發(fā)明的第一個(gè)方面，提供一種增益單元eDRAM單元， 其包括讀MOS晶體管、寫MOS晶體管、寫字線、寫位線、讀字線、讀位線以及等效寄生電容，所 述寫MOS晶體管的漏端與讀MOS晶體管的柵極電連接，所述寫MOS晶體管的漏端的深度大 于所述寫MOS晶體管的源端的深度，設(shè)置所述寫MOS晶體管的漏端摻雜濃度分布以減小漏 端的PN結(jié)的漏電流。作為較佳技術(shù)方案，所述寫MOS晶體管的漏端的平均摻雜濃度低于所述寫MOS晶 體管的源端的平均摻雜濃度。具體地，所述寫MOS晶體管的漏端的平均摻雜濃度是所述寫 MOS晶體管的源端的平均摻雜濃度的40%到90%。
作為又一較佳技術(shù)方案，所述寫MOS晶體管的漏端所占的面積大于所述MOS晶體 管的源端所占的面積。具體地，在垂直于溝道方向、所述寫MOS晶體管的漏端的尺寸大于所 述寫MOS晶體管的源端的尺寸。作為再一較佳技術(shù)方案，所述寫MOS晶體管的漏端的摻雜濃度在垂直于襯底表面 方向、從上至下以緩變形式降低。具體地，所述所述寫MOS晶體管的漏端的深度是所述寫MOS晶體管的源端的深度 的1. 1至2倍。按照本發(fā)明的又一方面，提供一種制備本發(fā)明的增益單元eDRAM單元的方法，其 中，增加對(duì)寫MOS晶體管的漏端的單獨(dú)構(gòu)圖摻雜步驟，以增加MOS晶體管的漏端的深度并調(diào) 整其摻雜濃度分布。具體地，包括以下步驟
(1)提供第一摻雜類型的、用于形成讀MOS晶體管和寫MOS晶體管的襯底；
(2)對(duì)所述讀MOS晶體管、寫MOS晶體管的源端以及漏端，同時(shí)進(jìn)行第二摻雜類型的第 一次輕摻雜；
(3)單獨(dú)對(duì)所述寫MOS晶體管的漏端進(jìn)行第二摻雜類型的第二次輕摻雜以增加MOS晶 體管的漏端的深度；
(4)對(duì)所述寫MOS晶體管的源端、讀MOS晶體管的源端以及漏端，同時(shí)進(jìn)行第二摻雜類 型的重?fù)诫s。所述第一次輕摻雜為輕摻雜漏區(qū)摻雜。按照本發(fā)明的再一方面，提供一種增益單元eDRAM，其包括
增益單元eDRAM陣列，其包括按行和列的形式排列的多個(gè)以上所述及的任一中增益單 元eDRAM單元； 行譯碼器； 列譯碼器； 靈敏放大器； 字線驅(qū)動(dòng)模塊； 位線驅(qū)動(dòng)模塊；
邏輯控制模塊，用于控制所述字線驅(qū)動(dòng)模塊和所述位線驅(qū)動(dòng)模塊在讀操作、寫操作、數(shù) 據(jù)保持操作以及刷新操作中的時(shí)序。本發(fā)明的技術(shù)效果是，通過對(duì)增益單元eDRAM單元的寫MOS晶體管的結(jié)構(gòu)進(jìn)行改 進(jìn)，增加其漏端的深度并調(diào)整其摻雜分布，以減小寫MOS晶體管的漏端的PN結(jié)處的電場強(qiáng) 度，從而減小漏端的PN結(jié)的漏電流，減慢存儲(chǔ)節(jié)點(diǎn)的等效寄生電容的存儲(chǔ)電荷的泄漏速 度，增加了增益單元eDRAM的數(shù)據(jù)保持時(shí)間，降低了由該增益單元eDRAM單元組成的存儲(chǔ)器 的刷新頻率，減小了的存儲(chǔ)器的功耗。


圖1是現(xiàn)有技術(shù)的增益單元eDRAM單元的電路結(jié)構(gòu)示意圖。圖2是圖1所示增益單元eDRAM單元的俯視圖。圖3是圖1所示增益單元eDRAM單元的截面正視圖。
圖4是按照本發(fā)明提供的第一實(shí)施例的增益單元eDRAM單元的俯視圖。圖5是圖4所示實(shí)施例增益單元eDRAM單元的A-A截面正視圖。圖6是按照本發(fā)明提供的第二實(shí)施例的增益單元eDRAM單元的俯視圖。圖7是本發(fā)明提供的eDRAM存儲(chǔ)器結(jié)構(gòu)示意圖。圖8A-8C是制備增益單元eDRAM的讀MOS晶體管以及寫MOS晶體管的方法過程。
具體實(shí)施例方式下面介紹的是本發(fā)明的多個(gè)可能實(shí)施例中的一些，旨在提供對(duì)本發(fā)明的基本了解，并不旨在確認(rèn)本發(fā)明的關(guān)鍵或決定性的要素或限定所要保護(hù)的范圍。圖4所示為按照本發(fā)明提供的第一實(shí)施例的增益單元eDRAM單元的俯視圖；圖5 所示為圖4所示實(shí)施例增益單元eDRAM單元的A-A截面正視圖。如圖4和圖5所示，該實(shí) 施例的eDRAM單元300同樣為圖1所示的包括寫MOS晶體管、讀MOS晶體管、寫字線、寫位 線、讀字線和讀字線的結(jié)構(gòu)，因此，eDRAM單元300的電路結(jié)構(gòu)示意圖與圖1所示的eDRAM單 元的電路結(jié)構(gòu)示意圖相同，寫MOS晶體管、讀MOS晶體管、寫字線、寫位線、讀字線和讀字線 之間的連接關(guān)系以及所實(shí)現(xiàn)的功能也相同，在此不再作贅述。繼續(xù)如圖4和圖5所示，其中圖4省略給出了寫字線、寫位線、讀字線、讀位線。具 體地，301為寫MOS晶體管的源端，302為寫MOS晶體管的柵極，303為寫MOS晶體管的漏端， 305為讀MOS晶體管的有源區(qū)(源端或者漏端)，306為讀MOS晶體管的柵極；寫MOS晶體管 的源端301和讀MOS晶體管的柵極306通過金屬線307連接。其中虛線框區(qū)域?yàn)樵撛鲆鎲?元eDRAM單元的存儲(chǔ)節(jié)點(diǎn)304，該存儲(chǔ)節(jié)點(diǎn)304包括了寫MOS晶體管的有源區(qū)寄生電容(Cj) 以及讀MOS晶體管的柵電容(Cox)。在該發(fā)明中，為了減小寫MOS晶體管的PN結(jié)的漏電流、以使存儲(chǔ)節(jié)點(diǎn)的用來存儲(chǔ) 信息的寄生電容的電荷泄漏更慢，將寫MOS晶體管設(shè)計(jì)為非對(duì)稱結(jié)構(gòu)，其中，如圖5所示，寫 MOS晶體管的漏端303的深度加大，其大于寫MOS晶體管的源端301的深度；另外，設(shè)置寫 MOS晶體管的漏端303的摻雜濃度，減小寫MOS晶體管的漏端303的PN結(jié)(漏端303會(huì)與襯 底形成PN結(jié))處的電場強(qiáng)度，這樣，PN結(jié)的漏電流就會(huì)減小。較佳地，寫MOS晶體管的漏端 303的平均摻雜濃度低于源端301的平均摻雜濃度，例如，漏端303和源端301均為P型摻 雜時(shí)，源端301可為重?fù)诫s，而漏端303為相對(duì)輕摻雜，具體地，漏端303的平均摻雜濃度可 以為源端301的平均摻雜濃度的40%到90%。較佳的實(shí)施例中，在垂直于襯底表面方向(也 即圖5中的水平方向)，漏端303的摻雜濃度從上至下以緩變方式降低，這樣在，PN結(jié)處的漏 端303的電場強(qiáng)度分布可以更低，更進(jìn)一步減小PN結(jié)的漏電流。例如，漏端303的電場強(qiáng) 度可以將為傳統(tǒng)型寫MOS晶體管的漏端303的電場強(qiáng)度的30%-60%。另外，具體地，寫MOS 晶體管的漏端303的深度可以為寫MOS晶體管的源端301的深度的1. 1至2倍。圖6所示為按照本發(fā)明提供的第二實(shí)施例的增益單元eDRAM單元的俯視圖。如圖 6所示，在該第二實(shí)施例中，相對(duì)于圖4所示第一實(shí)施例的主要區(qū)別在于漏端403，在對(duì)寫 MOS晶體管的漏端403作圖4所示晶體管的變化設(shè)置時(shí)，還在垂直于寫MOS晶體管的溝通的 方向(也即MOS晶體管的寬度)增加漏端403尺寸，從而增加MOS晶體管的漏端403所占的 面積，使其面積大于源端301的面積，這樣，作為存儲(chǔ)電容的等效寄生電容會(huì)因面積增大而 增加，可以相對(duì)更進(jìn)一步提高增益單元eDRAM單元400的數(shù)據(jù)保持時(shí)間(尤其是數(shù)據(jù)“1”的保持時(shí)間)，降低刷新頻率，減小由該增益單元eDRAM單元組成的存儲(chǔ)器的功耗。該發(fā)明進(jìn)一步提供包括任一具體實(shí)施例中所描述的增益單元eDRAM單元的存儲(chǔ)
ο 圖7所示為本發(fā)明提供的eDRAM存儲(chǔ)器結(jié)構(gòu)示意圖。該增益單eDRAM存儲(chǔ)器包括 增益單元陣列，增益單元陣列是由增益單元eDRAM單元按行和列的形式排列而成，其中，增 益單元eDRAM單元是以上圖4或者圖6實(shí)施例的增益單元eDRAM單元。字線和位線交叉排 列，增益單元置于交叉排列點(diǎn)。該增益單元eDRAM存儲(chǔ)器還包括行譯碼器、列譯碼器、靈敏 放大器、字線驅(qū)動(dòng)模塊、位線驅(qū)動(dòng)模塊、邏輯控制模塊。邏輯控制模塊的功能是控制字線驅(qū) 動(dòng)模塊和位線驅(qū)動(dòng)模塊在讀操作、寫操作、數(shù)據(jù)保持操作以及刷新操作中的時(shí)序。其中選中 行選中列的位線電壓變化可通過靈敏放大器分辨，并與Vref (參考電壓)比較，得到讀出數(shù) 據(jù)。行地址數(shù)輸入行譯碼器，用于選中陣列中的WWL和RWL，列地址輸入列譯碼器。以下實(shí)施例中進(jìn)一步說明制備圖6所示實(shí)施例的增益單元eDRAM單元的方法。圖8A-8C所示為制備增益單元eDRAM的讀MOS晶體管以及寫MOS晶體管的方法過 程。由于該發(fā)明中，主要集中于對(duì)寫MOS晶體管的結(jié)構(gòu)進(jìn)行改進(jìn)以減小增益單元eDRAM單 元的存儲(chǔ)電荷泄漏速度，因此，對(duì)其制備方法，主要介紹寫MOS晶體管的制備方法過程，尤 其涉及源漏端的制備過程。在該實(shí)施例中，以制備的增益單元eDRAM單元的寫MOS晶體管 和讀MOS晶體管均為PMOS晶體管為例進(jìn)行說明。如圖8A所示，在完成源漏摻雜之前的相關(guān)工藝步驟后(例如溝道摻雜、淺溝槽隔 離層形成等等眾多的工藝步驟)，欲形成源漏區(qū)域的部分被曝露以準(zhǔn)備進(jìn)行第一次摻雜，在 該實(shí)施例中，襯底為N型摻雜，對(duì)寫MOS晶體管的源端301以及漏端403、讀MOS晶體管的源 端以及漏端進(jìn)行P型輕摻雜，具體地，為LDD (輕摻雜漏區(qū))摻雜(以防止電子退化效應(yīng))。其 中，可以選擇BF2等作為摻雜源，摻雜方式通常為離子注入。在此過程中，控制摻雜的深度。 需要說明的是，在該實(shí)施例中，漏端403的構(gòu)圖的面積大于源端301的構(gòu)圖的面積，在垂直 于溝道方向，漏端403的尺寸大于源端301的尺寸(圖中未示出)。繼續(xù)如圖8B所示，在進(jìn)行完以上步驟后，通常還會(huì)在柵302和306的左右邊沿兩 側(cè)形成邊墻，其主要是為了形成LDD區(qū)。然后，單獨(dú)對(duì)漏端403進(jìn)行構(gòu)圖，例如，形成如圖所 示的光刻膠405的圖形，以其作為摻雜的掩膜，對(duì)漏端403的面積區(qū)域進(jìn)行第二次P型輕摻 雜以大大增加MOS晶體管的漏端的深度，具體地，寫MOS晶體管的漏端403的深度可以為 最終形成的寫MOS晶體管的源端301的深度的1. 1至2倍。其中，可以選擇B等作為摻雜 源，摻雜方式通常為離子注入。以上所述及的輕摻雜主要是相對(duì)于以下步驟的重?fù)诫s來說 的。第二次輕摻雜的具體濃度，本領(lǐng)域技術(shù)人員可以根據(jù)具體要求選擇，較佳地，可以使寫 MOS晶體管的漏端的摻雜濃度在垂直于襯底表面方向、從上至下以緩變形式降低，從而有利 于減小漏端的PN結(jié)的漏電流。繼續(xù)如圖8C所示，完成漏端403的摻雜后，采用光刻膠406作為掩膜掩蓋漏端403 區(qū)域，對(duì)寫MOS晶體管的源端301、讀MOS晶體管的源端以及漏端，同時(shí)進(jìn)行P型的重?fù)诫s， 以最終形成讀MOS晶體源端以及漏端、寫MOS晶體管的源端301，因此，寫MOS晶體管的源 端301的平均摻雜濃度會(huì)大于漏端403的平均摻雜濃度。在此摻雜過程中，例如采用離子 注入摻雜時(shí)，控制離子注入的能量，以控制摻雜的深度，從而使所形成的寫MOS晶體管的源 端301、讀MOS晶體源端以及漏端的深度均小于寫MOS晶體管的漏端403的深度。
在以上步驟之后，還會(huì)依次形成增益單元eDRAM的讀字線、讀位線、寫字線、寫位 線等，其形成的方法與現(xiàn)有技術(shù)的形成方法基本相同，并為本領(lǐng)域技術(shù)人員所公知，在此不
作一一贅述。
需要說明的是，以上只是以形成PMOS晶體管類型的讀MOS晶體管和寫MOS晶體管 進(jìn)行說明，本領(lǐng)域技術(shù)人員同樣可以將其類似的方法用于形成NMOS晶體管類型的讀MOS晶 體管和寫MOS晶體管。以上實(shí)施例中，盡管只是對(duì)類似于圖1所示電路結(jié)構(gòu)的增益單元eDRAM單元的具 體結(jié)構(gòu)進(jìn)行了說明，但是，其在寫MOS晶體管上的結(jié)構(gòu)及其制備方法改進(jìn)的思想，同樣可 以應(yīng)用于不同電路結(jié)構(gòu)增益單元eDRAM單元中，例如，還可以應(yīng)用到位線合并的增益單元 eDRAM單元、帶隔離MOS管的用于可編程邏輯器件的增益單元eDRAM單元、另外帶存儲(chǔ)MOS 電容的增益單元eDRAM單元等。以上例子主要說明了本發(fā)明的增益單元eDRAM單元、制備方法以及由該增益單元 eDRAM單元所形成的存儲(chǔ)器。盡管只對(duì)其中一些本發(fā)明的實(shí)施方式進(jìn)行了描述，但是本領(lǐng)域 普通技術(shù)人員應(yīng)當(dāng)了解，本發(fā)明可以在不偏離其主旨與范圍內(nèi)以許多其他的形式實(shí)施。因 此，所展示的例子與實(shí)施方式被視為示意性的而非限制性的，在不脫離如所附各權(quán)利要求 所定義的本發(fā)明精神及范圍的情況下，本發(fā)明可能涵蓋各種的修改與替換。
權(quán)利要求
一種增益單元eDRAM單元，包括讀MOS晶體管、寫MOS晶體管、寫字線、寫位線、讀字線、讀位線以及等效寄生電容，所述寫MOS晶體管的漏端與讀MOS晶體管的柵極電連接，其特征在于，所述寫MOS晶體管的漏端的深度大于所述寫MOS晶體管的源端的深度，設(shè)置所述寫MOS晶體管的漏端摻雜濃度分布以減小漏端的PN結(jié)的漏電流。
2.如權(quán)利要求1所述的增益單元eDRAM單元，其特征在于，所述寫MOS晶體管的漏端的 平均摻雜濃度低于所述寫MOS晶體管的源端的平均摻雜濃度。
3.如權(quán)利要求1或2所述的增益單元eDRAM單元，其特征在于，所述寫MOS晶體管的漏 端所占的面積大于所述MOS晶體管的源端所占的面積。
4.如權(quán)利要求1或2或3所述的增益單元eDRAM單元，其特征在于，所述寫MOS晶體管 的漏端的摻雜濃度在垂直于襯底表面方向、從上至下以緩變形式降低。
5.如權(quán)利要求3所述的增益單元eDRAM單元，其特征在于，在垂直于溝道方向、所述寫 MOS晶體管的漏端的尺寸大于所述寫MOS晶體管的源端的尺寸。
6.如權(quán)利要求1所述的增益單元eDRAM單元，其特征在于，所述所述寫MOS晶體管的漏 端的深度是所述寫MOS晶體管的源端的深度的1. 1至2倍。
7.如權(quán)利要求2所述的增益單元eDRAM單元，其特征在于，所述寫MOS晶體管的漏端的 平均摻雜濃度是所述寫MOS晶體管的源端的平均摻雜濃度的40%到90%。
8.一種制備如權(quán)利要求1所述增益單元eDRAM單元的方法，其特征在于，增加對(duì)MOS 晶體管的漏端的單獨(dú)構(gòu)圖摻雜步驟，以增加MOS晶體管的漏端的深度并調(diào)整其摻雜濃度分 布。
9.如權(quán)利要求8所述的方法，其特征在于，包括以下步驟(1)提供第一摻雜類型的、用于形成讀MOS晶體管和寫MOS晶體管的襯底；(2)對(duì)所述讀MOS晶體管、寫MOS晶體管的源端以及漏端，同時(shí)進(jìn)行第二摻雜類型的第 一次輕摻雜；(3)單獨(dú)對(duì)所述寫MOS晶體管的漏端進(jìn)行第二摻雜類型的第二次輕摻雜以增加MOS晶 體管的漏端的深度；(4)對(duì)所述寫MOS晶體管的源端、讀MOS晶體管的源端以及漏端，同時(shí)進(jìn)行第二摻雜類 型的重?fù)诫s。
10.如權(quán)利要求9所述的方法，其特征在于，所述第一次輕摻雜為輕摻雜漏區(qū)摻雜。
11.一種增益單元eDRAM，其特征在于，包括增益單元eDRAM陣列，其包括按行和列的形式排列的多個(gè)權(quán)利要求1至7任一所述的 增益單元eDRAM單元；行譯碼器；列譯碼器；靈敏放大器；字線驅(qū)動(dòng)模塊；位線驅(qū)動(dòng)模塊；邏輯控制模塊，用于控制所述字線驅(qū)動(dòng)模塊和所述位線驅(qū)動(dòng)模塊在讀操作、寫操作、數(shù) 據(jù)保持操作以及刷新操作中的時(shí)序。
全文摘要
本發(fā)明屬于動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DRAM)技術(shù)領(lǐng)域，具體為一種增益單元eDRAM單元、存儲(chǔ)器及其制備方法。該增益單元eDRAM單元包括讀MOS晶體管、寫MOS晶體管、寫字線、寫位線、讀字線、讀位線以及等效寄生電容，所述寫MOS晶體管的漏端與讀MOS晶體管的柵極電連接，寫MOS晶體管的漏端的深度大于寫MOS晶體管的源端的深度，設(shè)置寫MOS晶體管的漏端摻雜濃度分布以減小漏端的PN結(jié)的漏電流。該增益單元eDRAM具有數(shù)據(jù)保持時(shí)間長的特點(diǎn)，由該增益單元eDRAM單元組成的存儲(chǔ)器的刷新頻率低、功耗小。
文檔編號(hào)G11C11/4063GK101853697SQ20101021717
公開日2010年10月6日 申請(qǐng)日期2010年7月5日 優(yōu)先權(quán)日2010年7月5日
發(fā)明者李慧, 林殷茵 申請(qǐng)人:復(fù)旦大學(xué)