專利名稱：非易失性半導(dǎo)體存儲(chǔ)裝置及其寫(xiě)入方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于可電性重寫(xiě)的非易失性半導(dǎo)體存儲(chǔ)器裝置(EEPROM)，如閃存等， 及其寫(xiě)入方法。
背景技術(shù)：
將位線(bit line)與源極線(source line)間的多個(gè)存儲(chǔ)單元晶體管(以下稱 為存儲(chǔ)單元)串接，用以構(gòu)成與非門(mén)串(NAND string)，進(jìn)而實(shí)現(xiàn)目前已知的高密度NAND型 非易失性半導(dǎo)體存儲(chǔ)裝置(例如參考專利文獻(xiàn)1-4)。 對(duì)一般的NAND型非易失性半導(dǎo)體存儲(chǔ)裝置進(jìn)行抹除時(shí)，是將如20V的高電壓 施加于半導(dǎo)體基板，并將OV施加于字線(word line)上。如此一來(lái)，電子會(huì)從浮接?xùn)艠O (floating gate)，亦即，由多晶硅所形成的電荷累積層被拉出，且啟始電壓(threshold voltage)低于抹除啟始電壓(例如-3V)。另一方面，進(jìn)行寫(xiě)入(program)時(shí)，是將OV給 予半導(dǎo)體基板，并將如20V的高電壓施加于控制柵極。如此一來(lái)，電子從半導(dǎo)體基板注入浮 接?xùn)艠O，使得啟始電壓高于寫(xiě)入啟始電壓(例如1V)。對(duì)于采用這些啟始電壓的存儲(chǔ)單元 而言，通過(guò)將寫(xiě)入啟始電壓及讀取啟始電壓間的讀取電壓(例如0V)施加于控制柵極，藉 以得知存儲(chǔ)單元中是否有電流流動(dòng)，而能夠判斷其狀態(tài)。 舉例來(lái)說(shuō)，專利文獻(xiàn)5提供用以降低誤寫(xiě)率的半導(dǎo)體存儲(chǔ)裝置，包括多個(gè)彼此串 接的可電性重寫(xiě)非易失性存儲(chǔ)單元，并配置具有第一及第二選擇柵極晶體管的NAND單元 組(cell unit)，用以將非易失性存儲(chǔ)單元的兩端分別連接至位線及源極線，并構(gòu)成存儲(chǔ)單 元陣列。于該NAND單元組中，該第一及第二選擇柵極晶體管是各自鄰接。之后，將一虛擬 單元(dummy cell)插入半導(dǎo)體存儲(chǔ)裝置中，并以高于存儲(chǔ)單元抹除狀態(tài)的啟始電壓狀態(tài)來(lái) 設(shè)定該虛擬單元。專利文獻(xiàn)1特開(kāi)平9-147582號(hào)公報(bào)。
專利文獻(xiàn)2特開(kāi)2000-285692號(hào)公報(bào)。
專利文獻(xiàn)3特開(kāi)2003-346485號(hào)公報(bào)。
專利文獻(xiàn)4特開(kāi)2001-028575號(hào)公報(bào)。
專利文獻(xiàn)5特開(kāi)2008-084471號(hào)公報(bào)。
專利文獻(xiàn)6特開(kāi)2007-226897號(hào)公報(bào)。 圖4是顯示與已知相關(guān)的存儲(chǔ)單元陣列10的一位線的記錄方法示意電路圖。如 圖4所示，已知上，將位線兩端的選擇晶體管Qsl與Qs2所各自鄰接的存儲(chǔ)單元晶體管Q0 及Q33作為虛擬晶體管(dummy transistor)，對(duì)于其它存儲(chǔ)單元晶體管Ql Q32而言，舉 例來(lái)說(shuō)，可作為多階存儲(chǔ)單元(multi-levelcell，MLC)，用以記錄多個(gè)數(shù)值。
于圖4中，已知上，對(duì)于插入兩個(gè)虛擬晶體管的字線而言，兩鄰接的字線WLO及 WL31可能因?yàn)闁艠O引發(fā)漏極漏電流(gate-induced-drain leakage, GIDL)而導(dǎo)致誤寫(xiě)發(fā) 生。于此，柵極引發(fā)漏極漏電流(GIDL)，如專利文獻(xiàn)6的圖7所示，特指將反向偏壓施加于 柵極和漏極時(shí)所產(chǎn)生的問(wèn)題。也就是說(shuō)，柵極上加了比較大的負(fù)電壓時(shí)，電場(chǎng)集中變大，最大電場(chǎng)也增加。于此情況下，漏電流上升，并由于高電場(chǎng)效應(yīng)而產(chǎn)生熱載子(hot carrier)。
于圖4中，當(dāng)數(shù)據(jù)寫(xiě)入時(shí)，位線選擇控制電壓VseD設(shè)定為1. 5V，而位線選擇控制電 壓V^設(shè)定為0V。若具有啟始電壓Vth的選擇存儲(chǔ)單元為禁止寫(xiě)入(program inhibit), 則將正電位(V^ > VseD-Vth)加至位線，使得NAND串內(nèi)的源極/漏極之間及通道變成浮接
狀態(tài)。當(dāng)浮接電位非常高時(shí)，會(huì)在控制電壓v^或U勺位線選擇晶體管的擴(kuò)散層邊緣產(chǎn)生
崩潰(breakdown)，造成熱電子從各位線選擇晶體管注入至與第一或第二字線WL相連的存 儲(chǔ)單元。由于字線WLdl及WLd2的第一存儲(chǔ)單元為虛擬，即使注入少許熱電子也不會(huì)有問(wèn) 題。然而，因?yàn)榈诙鎯?chǔ)單元為操作于多階存儲(chǔ)單元(MLC)的存儲(chǔ)器體單元，而會(huì)有上述的 問(wèn)題。

發(fā)明內(nèi)容
本發(fā)明的目的在解決以上的問(wèn)題，提供能防止柵極引發(fā)漏極漏電流(GIDL)誤寫(xiě) 的非易失性半導(dǎo)體存儲(chǔ)裝置和其寫(xiě)入方法。 第一發(fā)明相關(guān)的非易失性半導(dǎo)體存儲(chǔ)裝置包括非易失性的存儲(chǔ)單元陣列，通過(guò)對(duì) 每一存儲(chǔ)單元晶體管設(shè)定多個(gè)相異啟始電壓，用以記錄多個(gè)數(shù)值，其中，每一存儲(chǔ)單元晶體 管串接于所選位線兩端的選擇晶體管間；及控制電路，用以對(duì)來(lái)自于該存儲(chǔ)單元陣列的數(shù) 據(jù)進(jìn)行寫(xiě)入控制， 其特征在于，針對(duì)分別鄰接于該兩端的選擇晶體管的至少多個(gè)第一存儲(chǔ)單元晶體
管，該控制電路記錄兩個(gè)數(shù)值，另一方面，針對(duì)該等第一存儲(chǔ)單元晶體管以外的多個(gè)第二晶 體管，該控制電路則記錄三個(gè)以上的多個(gè)數(shù)值，用以進(jìn)行控制。 于該非易失性半導(dǎo)體存儲(chǔ)裝置中，針對(duì)分別鄰接于該兩端的選擇晶體管的兩個(gè)第 一存儲(chǔ)單元晶體管，該控制電路記錄兩個(gè)數(shù)值。 此外，于該非易失性半導(dǎo)體存儲(chǔ)裝置中，該控制電路將數(shù)據(jù)分割為一既定數(shù)量，并
寫(xiě)入至以該兩個(gè)數(shù)值加以記錄的該等第一存儲(chǔ)單元晶體管中用來(lái)記錄數(shù)據(jù)的每一頁(yè)面。 進(jìn)一步，于該非易失性半導(dǎo)體存儲(chǔ)裝置中，該控制電路將以該兩個(gè)數(shù)值加以記錄
的該等第一存儲(chǔ)單元晶體管的寫(xiě)入/驗(yàn)證電壓，設(shè)定為比記錄數(shù)據(jù)的驗(yàn)證電壓還要低的電
壓，而于該多個(gè)數(shù)值記錄的該等記錄數(shù)據(jù)中，該記錄數(shù)據(jù)的驗(yàn)證電壓具有最大啟始電壓電平。 更進(jìn)一步，于該非易失性半導(dǎo)體存儲(chǔ)裝置中，該控制電路將以該兩個(gè)數(shù)值加以記 錄的該等第一存儲(chǔ)單元晶體管的寫(xiě)入/驗(yàn)證電壓，設(shè)定為比記錄數(shù)據(jù)的驗(yàn)證電壓還要低的 電壓，而于該多個(gè)數(shù)值記錄的該等記錄數(shù)據(jù)中，該記錄數(shù)據(jù)的驗(yàn)證電壓具有小于最大啟始 電壓電平的低啟始電壓電平。 第二發(fā)明相關(guān)的非易失性半導(dǎo)體存儲(chǔ)裝置的寫(xiě)入方法，該非易失性半導(dǎo)體存儲(chǔ)裝 置包括非易失性的存儲(chǔ)單元陣列及控制電路，該存儲(chǔ)單元陣列通過(guò)對(duì)每一存儲(chǔ)單元晶體管 設(shè)定多個(gè)相異啟始電壓，用以記錄多個(gè)數(shù)值，且每一存儲(chǔ)單元晶體管串接于所選位線兩端 的選擇晶體管間，該控制電路用以對(duì)來(lái)自于該存儲(chǔ)單元陣列的數(shù)據(jù)進(jìn)行寫(xiě)入控制，該寫(xiě)入 方法包括 控制步驟，針對(duì)分別鄰接于該兩端的選擇晶體管的至少多個(gè)第一存儲(chǔ)單元晶體 管，記錄兩個(gè)數(shù)值，另一方面，針對(duì)該等第一存儲(chǔ)單元晶體管以外的多個(gè)第二晶體管，記錄
5三個(gè)以上的多個(gè)數(shù)值，用以進(jìn)行控制。 于該非易失性半導(dǎo)體存儲(chǔ)裝置的寫(xiě)入方法中，該控制步驟的特征在于，將以該兩 個(gè)數(shù)值加以記錄的該等第一存儲(chǔ)單元晶體管的寫(xiě)入/驗(yàn)證電壓，設(shè)定為比記錄數(shù)據(jù)的驗(yàn)證 電壓還要低的電壓，而于該多個(gè)數(shù)值記錄的該等記錄數(shù)據(jù)中，該記錄數(shù)據(jù)的驗(yàn)證電壓具有 小于最大啟始電壓電平的低啟始電壓電平。 此外，于該非易失性半導(dǎo)體存儲(chǔ)裝置的寫(xiě)入方法中，該控制步驟的特征在于，將數(shù) 據(jù)分割為一既定數(shù)量，并寫(xiě)入至以該兩個(gè)數(shù)值加以記錄的該等第一存儲(chǔ)單元晶體管中用來(lái) 記錄數(shù)據(jù)的每一頁(yè)面。 進(jìn)一步，于該非易失性半導(dǎo)體存儲(chǔ)裝置的寫(xiě)入方法中，該控制步驟的特征在于，將 以該兩個(gè)數(shù)值加以記錄的該等第一存儲(chǔ)單元晶體管的寫(xiě)入/驗(yàn)證電壓，設(shè)定為比記錄數(shù)據(jù) 的驗(yàn)證電壓還要低的電壓，而于該多個(gè)數(shù)值記錄的該等記錄數(shù)據(jù)中，該記錄數(shù)據(jù)的驗(yàn)證電 壓具有最大啟始電壓電平。 更進(jìn)一步，于該非易失性半導(dǎo)體存儲(chǔ)裝置的寫(xiě)入方法中，該控制步驟的特征在于， 將以該兩個(gè)數(shù)值加以記錄的該等第一存儲(chǔ)單元晶體管的寫(xiě)入驗(yàn)證電壓，設(shè)定為比記錄數(shù)據(jù) 的驗(yàn)證電壓還要低的電壓，而于該多個(gè)數(shù)值記錄的該等記錄數(shù)據(jù)中，該記錄數(shù)據(jù)的驗(yàn)證電 壓具有小于最大啟始電壓電平的低啟始電壓電平。 因此，根據(jù)本發(fā)明相關(guān)的非易失性半導(dǎo)體存儲(chǔ)裝置及其寫(xiě)入方法，由于該控制電 路針對(duì)分別鄰接于該兩端的選擇晶體管的至少多個(gè)第一存儲(chǔ)單元晶體管，記錄兩個(gè)數(shù)值， 另一方面，針對(duì)該等第一存儲(chǔ)單元晶體管以外的多個(gè)第二晶體管，記錄三個(gè)以上的多個(gè)數(shù) 值，相較于已知使用虛擬晶體管，除了確保存儲(chǔ)容量之外，柵極引發(fā)漏極漏電流(GIDL)的 效應(yīng)較已知緩和，而能夠防止柵極引發(fā)漏極漏電流(GIDL)所導(dǎo)致的誤寫(xiě)。


圖1是顯示依據(jù)本發(fā)明實(shí)施例的NAND型快閃EEPR0M的整體結(jié)構(gòu)方塊圖。 圖2是顯示圖1的存儲(chǔ)單元陣列10及其周邊電路結(jié)構(gòu)的電路圖。 圖3是顯示與本發(fā)明實(shí)施例相關(guān)的存儲(chǔ)單元陣列10的一位線的記錄方法示意電
路圖。


意圖。







圖4是顯示與已知相關(guān)的存儲(chǔ)單元陣列10的一位線的記錄方法示意電路圖。 圖5是顯示依據(jù)本發(fā)明第一實(shí)施例的頁(yè)面內(nèi)分割寫(xiě)入方法示意圖。 圖6是顯示本發(fā)明第二實(shí)施例的單階存儲(chǔ)單元(SLC)的啟始電壓Vth設(shè)定方法示
10 非易失性半導(dǎo)體存儲(chǔ)裝置； 11 控制電路；
12 列解碼器； 13 高電壓產(chǎn)生電路； 14 數(shù)據(jù)重寫(xiě)及讀取電路(頁(yè)面緩沖器)；14a、14b 拴鎖電路；
Ll 、 L2 栓鎖； 15 行解碼器；
17 命令暫存器； 18 地址暫存器；
19 操作邏輯控制器； 50 數(shù)據(jù)輸入/輸出緩沖器；
51 數(shù)據(jù)輸入/輸出端； 52 數(shù)據(jù)線；
Q0 Q 33 存儲(chǔ)單元晶體管； SGD、 SGS 選擇柵極線； CELSRC 共同源極線； Qsl、 Qs2 位線選擇晶體管；及 WLO WL33 字線。
具體實(shí)施例方式
下文是配合圖示說(shuō)明本發(fā)明相關(guān)的實(shí)施方式。此外，于下文的實(shí)施方式中，相同或 類似的構(gòu)成元件是以相同或類似的符號(hào)表示之。 圖1是顯示本發(fā)明實(shí)施例相關(guān)的與非門(mén)(NAND)型快閃可電性抹除及寫(xiě)入只讀存 儲(chǔ)器(Electrically-Erasable Programmable Read-Only Memory,以下簡(jiǎn)稱為EEP匪)的 整體結(jié)構(gòu)方塊圖。進(jìn)一步，圖2是顯示圖1的存儲(chǔ)單元陣列IO及其周邊電路結(jié)構(gòu)的電路圖。 首先，以下說(shuō)明此實(shí)施例相關(guān)的NAND型快閃EEPR0M的結(jié)構(gòu)。 于圖1中，此實(shí)施例相關(guān)的NAND型快閃EEPROM包括存儲(chǔ)單元陣列10、控制其操作 的控制電路11、列解碼器12、高電壓產(chǎn)生電路13、數(shù)據(jù)重寫(xiě)及讀取電路14、行解碼器15、命 令暫存器17、地址暫存器18、操作邏輯控制單元19、數(shù)據(jù)輸入/輸出緩沖器50、及數(shù)據(jù)輸入 /輸出端51。 存儲(chǔ)單元陣列10，如圖2所示，舉例來(lái)講，是由NAND單元組(NU0、NU1等)所構(gòu)成， 每一NAND單元組是由34個(gè)具有堆棧柵極(stacked gate)結(jié)構(gòu)的可電性重寫(xiě)非易失性存 儲(chǔ)單元MC0 MC33所串接而成。各NAND單元組的漏極側(cè)通過(guò)選擇柵極晶體管SG1連接于 位線BL，而源極側(cè)通過(guò)選擇柵極晶體管SG2連接于共同源極線CELSRC。列方向上并列的存 儲(chǔ)單元MC0 MC33的控制柵極各自連接于字線WL0 WL33，而選擇柵極晶體管SG1及SG2 的柵極電極連接于與字線WL0 WL33平行設(shè)置的選擇柵極線SGD及SGS。于此，由一字線 (WL0 WL33其中之一)所選擇的存儲(chǔ)單元范圍，為寫(xiě)入及讀取單位的一個(gè)頁(yè)面(page)。 一 個(gè)頁(yè)面或其整數(shù)倍范圍，即多個(gè)NAND單元組NU范圍，為數(shù)據(jù)抹除單位的一個(gè)區(qū)塊(block)。 數(shù)據(jù)重寫(xiě)及讀取電路14用以進(jìn)行頁(yè)面單位的數(shù)據(jù)寫(xiě)入及讀取，其包括設(shè)置于每一位線的 感測(cè)放大器電路(SA)及拴鎖電路(DL)，以下稱為頁(yè)面緩沖器(page buffer)。
圖2的存儲(chǔ)單元陣列10亦具有簡(jiǎn)化的結(jié)構(gòu)，多個(gè)位線可共有頁(yè)面緩沖器。在此情 況下，數(shù)據(jù)寫(xiě)入或讀取操作時(shí)，選擇性地連接于頁(yè)面緩沖器的位線數(shù)量即為一個(gè)頁(yè)面的單 位。除此之外，圖2表示在1個(gè)輸入/輸出端51之間進(jìn)行數(shù)據(jù)輸入/輸出的單元陣列范圍。 為了選擇存儲(chǔ)單元陣列10的字線WL0 WL33及位線BL，分別設(shè)置列解碼器12及行解碼器 15?？刂齐娐?1進(jìn)行數(shù)據(jù)寫(xiě)入、抹除及讀取的序列控制。由控制電路ll所控制的高電壓 產(chǎn)生電路13，用以產(chǎn)生數(shù)據(jù)重寫(xiě)、抹除及讀取時(shí)所使用的升壓高電壓及中間電壓。
數(shù)據(jù)輸入/輸出緩沖器50用于數(shù)據(jù)的輸入/輸出及地址信號(hào)的輸入。也就是說(shuō)， 通過(guò)數(shù)據(jù)輸入/輸出緩沖器50及數(shù)據(jù)線52，在數(shù)據(jù)輸入/輸出端51及頁(yè)面緩沖器14之間 進(jìn)行數(shù)據(jù)的傳送。自數(shù)據(jù)輸入/輸出端51所輸入的地址信號(hào)，保存于地址暫存器18中，再 送至列解碼器12及行解碼器15進(jìn)行解碼。操作控制用的命令亦從數(shù)據(jù)輸入/輸出端51 輸入。所輸入的命令解碼后保存于命令暫存器17中，藉以對(duì)控制電路11進(jìn)行控制。芯片 致能(chip enable)信號(hào)CEB、命令拴鎖致能(command latch enable)信號(hào)CLE、地址拴鎖 致能(addresslatch enable)信號(hào)ALE、寫(xiě)入致能信號(hào)WEB、讀取致能信號(hào)REB、、等外部控 制信號(hào)被讀取至操作邏輯控制單元19，然后對(duì)應(yīng)于操作模式產(chǎn)生內(nèi)部控制信號(hào)。內(nèi)部控制信號(hào)用于數(shù)據(jù)輸入/輸出緩沖器50的數(shù)據(jù)拴鎖、傳送等控制，進(jìn)一步地被傳送至控制電路 ll，用以進(jìn)行操作控制。 于此，頁(yè)面緩沖器14由兩個(gè)拴鎖電路14a及14b所構(gòu)成，能夠?qū)崿F(xiàn)切換多個(gè)數(shù)值 操作的功能及快取(cache)的功能。 接著，以下配合圖3，就本發(fā)明的能防止柵極引發(fā)漏極漏電流(GIDL)誤寫(xiě)的非易 失性半導(dǎo)體存儲(chǔ)裝置寫(xiě)入方法加以說(shuō)明。圖3是顯示與本發(fā)明實(shí)施例相關(guān)的存儲(chǔ)單元陣列 10的一位線的記錄方法示意電路圖。 于圖3的實(shí)施例中，是各自于兩端至少配置兩個(gè)單階存儲(chǔ)單元(single-level cell, SLC)的存儲(chǔ)單元半導(dǎo)體Q0、Q1、Q32及Q33，且分別鄰接于選擇柵極晶體管Qsl及Qs2。 此結(jié)構(gòu)能夠緩和柵極引發(fā)漏極漏電流(GIDL)，且增加所容許的誤寫(xiě)限度(margin)。
換言之，于本發(fā)明相關(guān)的實(shí)施例中，由于第一及第二字線WL是各自鄰接(最靠近) 于位線選擇晶體管Qsl及Qs2，且與其相連的存儲(chǔ)單元晶體管Q0、 Ql、 Q32及Q33用以作為 儲(chǔ)存一位兩個(gè)數(shù)值的單階存儲(chǔ)單元(SLC)，因此能緩和已知的問(wèn)題。這是因?yàn)橛斜匾獙⒂?以表示多階存儲(chǔ)單元(MLC)的存儲(chǔ)單元晶體管Q2 Q31的狀態(tài)(例如為四個(gè)數(shù)值"ll"、 "01"、"10"及"00")的啟始電壓(Vth)分布幅度控制在IV左右，且于禁止寫(xiě)入時(shí)需嚴(yán)格防 止多余熱電子的注入。不過(guò)，對(duì)于單階存儲(chǔ)單元的存儲(chǔ)單元晶體管Q0、Q1、Q32及Q33而言， 因?yàn)槟軌驅(qū)⒂靡员硎?l"及"O"兩個(gè)狀態(tài)的啟始電壓(Vth)分布幅度維持在2V以上，即使 注入少許多余熱電子，也能有效防止誤寫(xiě)。另外，于兩個(gè)數(shù)值的情況下，因?yàn)槟軌蛉〉脙蓚€(gè) 較大的啟始電壓分布間隔，即使少許熱電子注入使得間隔縮小，亦能夠設(shè)定適當(dāng)?shù)淖x取電 壓及寫(xiě)入(program)/驗(yàn)證(verify)電壓。 如上所述，根據(jù)本發(fā)明實(shí)施例相關(guān)的非易失性半導(dǎo)體存儲(chǔ)裝置及其寫(xiě)入方法，將 位線兩端的選擇晶體管Qsl與Qs2所各自鄰接的兩個(gè)存儲(chǔ)單元晶體管QO、 Ql及QO、 Q33作 為單階存儲(chǔ)單元(SLC)來(lái)進(jìn)行記錄，另一方面，其它的存儲(chǔ)單元晶體管Q2 Q31則作為多 階存儲(chǔ)單元(MLC)進(jìn)行記錄控制。因此，相較于已知使用虛擬晶體管，除了確保存儲(chǔ)容量 之外，柵極引發(fā)漏極漏電流(GIDL)的效應(yīng)較已知緩和，而能夠防止柵極引發(fā)漏極漏電流 (GIDL)所導(dǎo)致的誤寫(xiě)。 [OO56]《第一變形例》 圖5是顯示依據(jù)本發(fā)明第一實(shí)施例的頁(yè)面內(nèi)分割寫(xiě)入方法示意圖。于上述的實(shí)施 例中，盡管沒(méi)有允許單階存儲(chǔ)單元(SLC)記錄的存儲(chǔ)單元進(jìn)行頁(yè)面內(nèi)分割寫(xiě)入，不過(guò)，如圖 5所示，仍可以進(jìn)行分割寫(xiě)入。換句話說(shuō)，控制電路11，如圖5所示，亦可將數(shù)據(jù)分割為一既 定數(shù)量后，再寫(xiě)入至以單階存儲(chǔ)單元(SLC)進(jìn)行記錄的個(gè)存儲(chǔ)單元晶體管Q0、Q1及Q0、Q33 中所用來(lái)記錄數(shù)據(jù)的每一頁(yè)面。于圖5中，一個(gè)頁(yè)面的記錄范圍(地址0 1023)，舉例來(lái) 說(shuō)，可以每256個(gè)地址進(jìn)行相異數(shù)據(jù)的寫(xiě)入操作。具體地，像是可將個(gè)存儲(chǔ)單元晶體管Q33 的單階存儲(chǔ)單元(SLC)范圍作為數(shù)據(jù)的管理范圍，便于之后追加數(shù)據(jù)的寫(xiě)入。舉例而言，于 存儲(chǔ)單元晶體管Q33的數(shù)據(jù)頁(yè)面范圍中，亦可儲(chǔ)存參數(shù)的變更，或者是否使用旗標(biāo)(flag) 或計(jì)數(shù)值等。 [OO58]《第二變形例》 圖6是顯示本發(fā)明第二實(shí)施例的單階存儲(chǔ)單元(SLC)的啟始電壓Vt h設(shè)定方法 示意圖。于此，圖6(a)是顯示以多階存儲(chǔ)單元(MLC)記錄的情況下，啟始電壓分布及寫(xiě)入/驗(yàn)證電壓Vpvl、 Vpv2及Vpv3。于圖6(b)中，當(dāng)以單階存儲(chǔ)單元(SLC)進(jìn)行記錄時(shí)，是將 單階存儲(chǔ)單元(SLC)高位數(shù)據(jù)(記錄數(shù)據(jù)0)的寫(xiě)入/驗(yàn)證電壓Vpv設(shè)定至多階存儲(chǔ)單元 (MLC)記錄的中央記錄數(shù)據(jù)10(比最大電平記錄數(shù)據(jù)還低的啟始電壓電平記錄數(shù)據(jù)即可) 以下。進(jìn)一步，于圖6(c)中，當(dāng)以單階存儲(chǔ)單元(SLC)進(jìn)行記錄時(shí)，是將單階存儲(chǔ)單元(SLC) 高位數(shù)據(jù)(記錄數(shù)據(jù)0)的寫(xiě)/驗(yàn)證電壓Vpv設(shè)定至多階存儲(chǔ)單元(MLC)記錄的最大啟始 電壓電平，即記錄數(shù)據(jù)00的寫(xiě)入/驗(yàn)證電壓Vpv3以下。 對(duì)單階存儲(chǔ)單元記錄的存儲(chǔ)單元晶體管Q0、 Ql、 Q32及Q33而言，于啟始電壓Vth 的設(shè)定中，通常讀取電壓R1 = 0V，而寫(xiě)入/驗(yàn)證電壓Vpv = 0. 5 l.OV。如上所述，于此 可彈性設(shè)定Rl = 0. 5 1. OV，及Vpv = 1. 0 2. 0V。當(dāng)單階存儲(chǔ)單元(SLC)記錄的存儲(chǔ) 單元晶體管Q0、 Ql、 Q32及Q33的寫(xiě)入/驗(yàn)證電壓，被設(shè)定至多階存儲(chǔ)單元(MLC)記錄的最 大啟始電壓電平以下時(shí)，其可靠度亦將大于多階存儲(chǔ)單元(MLC)的記錄，且具有用于上述 第一變形例的特定效果。
《其它變形例》 于上述的實(shí)施例中，是以NAND型快閃EEPROM進(jìn)行說(shuō)明。但本發(fā)明不限于此，亦可 廣泛地應(yīng)用于或非門(mén)(N0R)型快閃EEPROM等的非易失性半導(dǎo)體存儲(chǔ)裝置中，而能將數(shù)據(jù)寫(xiě) 入至浮接?xùn)艠O中。 于上述的實(shí)施例中，是將多階存儲(chǔ)單元(MLC)作為四個(gè)數(shù)值階存儲(chǔ)單元，但本發(fā) 明不限于此，可為三個(gè)數(shù)值以上的多階存儲(chǔ)單元(MLC)。 再者，根據(jù)上述的實(shí)施例，將分別鄰接于所選位線兩端的位線選擇晶體管的兩個(gè) 存儲(chǔ)單元晶體管以單階存儲(chǔ)單元(SLC)進(jìn)行記錄。不過(guò)，亦可將分別鄰接于兩端的位線選 擇晶體管的三個(gè)以上存儲(chǔ)單元晶體管以單階存儲(chǔ)單元(SLC)進(jìn)行記錄。
如上所詳述，根據(jù)本發(fā)明相關(guān)的非易失性半導(dǎo)體存儲(chǔ)裝置及其寫(xiě)入方法，是針對(duì) 分別鄰接于該兩端的選擇晶體管的至少多個(gè)第一存儲(chǔ)單元晶體管，該控制電路記錄兩個(gè)數(shù) 值，另一方面，是針對(duì)該等第一存儲(chǔ)單元晶體管以外的多個(gè)第二晶體管，該控制電路則記錄 三個(gè)以上的多個(gè)數(shù)值，用以進(jìn)行控制。如此一來(lái)，相較于已知使用虛擬晶體管，除了確保存 儲(chǔ)容量之外，柵極引發(fā)漏極漏電流(GIDL)的效應(yīng)較已知緩和，而能夠防止柵極引發(fā)漏極漏 電流(GIDL)所導(dǎo)致的誤寫(xiě)。
權(quán)利要求
一種非易失性半導(dǎo)體存儲(chǔ)裝置，包括非易失性的存儲(chǔ)單元陣列，通過(guò)對(duì)每一存儲(chǔ)單元晶體管設(shè)定多個(gè)相異啟始電壓，用以記錄多個(gè)數(shù)值，其中，每一存儲(chǔ)單元晶體管串接于所選位線兩端的選擇晶體管間；及控制電路，用以對(duì)來(lái)自于該存儲(chǔ)單元陣列的數(shù)據(jù)進(jìn)行寫(xiě)入控制，其特征在于，針對(duì)分別鄰接于該兩端的選擇晶體管的至少多個(gè)第一存儲(chǔ)單元晶體管，該控制電路記錄兩個(gè)數(shù)值，另一方面，針對(duì)該多個(gè)第一存儲(chǔ)單元晶體管以外的多個(gè)第二晶體管，該控制電路則記錄三個(gè)以上的多個(gè)數(shù)值，用以進(jìn)行控制。
2. 根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其中，針對(duì)分別鄰接于該兩端的選擇晶體管的兩個(gè)第一存儲(chǔ)單元晶體管，該控制電路記錄兩個(gè)數(shù)值。
3. 根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其中，該控制電路將數(shù)據(jù)分割為一既定數(shù)量，并寫(xiě)入至以該兩個(gè)數(shù)值加以記錄的該多個(gè)第一存儲(chǔ)單元晶體管中用來(lái)記錄數(shù)據(jù)的每一頁(yè)面。
4. 根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其中，該控制電路將以該兩個(gè)數(shù)值加以記錄的該多個(gè)第一存儲(chǔ)單元晶體管的寫(xiě)入/驗(yàn)證電壓，設(shè)定為比記錄數(shù)據(jù)的驗(yàn)證電壓還要低的電壓，而于該多個(gè)數(shù)值記錄的該多個(gè)記錄數(shù)據(jù)中，該記錄數(shù)據(jù)的驗(yàn)證電壓具有最大啟始電壓電平。
5. 根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其中，該控制電路將以該兩個(gè)數(shù)值加以記錄的該等第一存儲(chǔ)單元晶體管的寫(xiě)入/驗(yàn)證電壓，設(shè)定為比記錄數(shù)據(jù)的驗(yàn)證電壓還要低的電壓，而于該多個(gè)數(shù)值記錄的該多個(gè)記錄數(shù)據(jù)中，該記錄數(shù)據(jù)的驗(yàn)證電壓具有小于最大啟始電壓電平的低啟始電壓電平。
6. —種非易失性半導(dǎo)體存儲(chǔ)裝置的寫(xiě)入方法，該非易失性半導(dǎo)體存儲(chǔ)裝置包括非易失性的存儲(chǔ)單元陣列及控制電路，該存儲(chǔ)單元陣列通過(guò)對(duì)每一存儲(chǔ)單元晶體管設(shè)定多個(gè)相異啟始電壓，用以記錄多個(gè)數(shù)值，且每一存儲(chǔ)單元晶體管串接于所選位線兩端的選擇晶體管間，該控制電路用以對(duì)來(lái)自于該存儲(chǔ)單元陣列的數(shù)據(jù)進(jìn)行寫(xiě)入控制，該寫(xiě)入方法包括控制步驟，針對(duì)分別鄰接于該兩端的選擇晶體管的至少多個(gè)第一存儲(chǔ)單元晶體管，記錄兩個(gè)數(shù)值，另一方面，針對(duì)該多個(gè)第一存儲(chǔ)單元晶體管以外的多個(gè)第二晶體管，記錄三個(gè)以上的多個(gè)數(shù)值，用以進(jìn)行控制。
7. 根據(jù)權(quán)利要求6所述的非易失性半導(dǎo)體存儲(chǔ)裝置的寫(xiě)入方法，其中，該控制步驟還包括針對(duì)分別鄰接于該兩端的選擇晶體管的兩個(gè)第一存儲(chǔ)單元晶體管，記錄兩個(gè)數(shù)值。
8. 根據(jù)權(quán)利要求6所述的非易失性半導(dǎo)體存儲(chǔ)裝置的寫(xiě)入方法，其中，該控制步驟還包括將數(shù)據(jù)分割為一既定數(shù)量，并寫(xiě)入至以該兩個(gè)數(shù)值加以記錄的該多個(gè)第一存儲(chǔ)單元晶體管中用來(lái)記錄數(shù)據(jù)的每一頁(yè)面。
9. 根據(jù)權(quán)利要求6所述的非易失性半導(dǎo)體存儲(chǔ)裝置的寫(xiě)入方法，其中，該控制步驟還包括將以該兩個(gè)數(shù)值加以記錄的該多個(gè)第一存儲(chǔ)單元晶體管的寫(xiě)入/驗(yàn)證電壓，設(shè)定為比記錄數(shù)據(jù)的驗(yàn)證電壓還要低的電壓，而于該多個(gè)數(shù)值記錄的該等記錄數(shù)據(jù)中，該記錄數(shù)據(jù)的驗(yàn)證電壓具有最大啟始電壓電平。
10.根據(jù)權(quán)利要求6所述的非易失性半導(dǎo)體存儲(chǔ)裝置的寫(xiě)入方法，其中，該控制步驟還包括將以該兩個(gè)數(shù)值加以記錄的該多個(gè)第一存儲(chǔ)單元晶體管的寫(xiě)入/驗(yàn)證電壓，設(shè)定為比 記錄數(shù)據(jù)的驗(yàn)證電壓還要低的電壓，而于該多個(gè)數(shù)值記錄的該多個(gè)記錄數(shù)據(jù)中，該記錄數(shù) 據(jù)的驗(yàn)證電壓具有小于最大啟始電壓電平的低啟始電壓電平。
全文摘要
本發(fā)明提供能防止柵極引發(fā)漏極漏電流(GIDL)誤寫(xiě)的非易失性半導(dǎo)體存儲(chǔ)裝置及其寫(xiě)入方法，非易失性半導(dǎo)體存儲(chǔ)裝置包括非易失性的存儲(chǔ)單元陣列10，通過(guò)對(duì)串接于所選位線兩端的選擇晶體管Qs1與Qs2間的每一存儲(chǔ)單元晶體管設(shè)定多個(gè)相異啟始電壓，用以記錄多個(gè)數(shù)值；及控制電路11，對(duì)來(lái)自于該存儲(chǔ)單元陣列10的數(shù)據(jù)進(jìn)行寫(xiě)入控制?？刂齐娐?1針對(duì)分別鄰接于位線兩端的選擇晶體管Qs1與Qs2的至少多個(gè)第一存儲(chǔ)單元晶體管Q0、Q1、Q32與Q33記錄兩個(gè)數(shù)值，并針對(duì)該等第一存儲(chǔ)單元晶體管以外的多個(gè)第二晶體管Q2～Q31記錄三個(gè)以上的多個(gè)數(shù)值。
文檔編號(hào)G11C16/34GK101783178SQ20091025317
公開(kāi)日2010年7月21日 申請(qǐng)日期2009年12月4日 優(yōu)先權(quán)日2008年12月4日
發(fā)明者白田理一郎 申請(qǐng)人:力晶半導(dǎo)體股份有限公司