專利名稱：利用升高電壓的靜態(tài)隨機(jī)訪問存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有隨機(jī)訪問存儲(chǔ)器元件的集成電路，并且更具體地，涉及具有使用提升電壓的靜態(tài)隨機(jī)訪問存儲(chǔ)器元件的集成電路。
背景技術(shù)：
集成電路經(jīng)常包含存儲(chǔ)器元件。靜態(tài)隨機(jī)訪問存儲(chǔ)器元件可以
基于交叉耦合倒相器(inverter),并且可以用來存儲(chǔ)數(shù)據(jù)。每個(gè)存儲(chǔ)器元件可以存儲(chǔ)單個(gè)數(shù)據(jù)位。存儲(chǔ)器元件通常布置在陣列中。雙端口存儲(chǔ)器元件允許在兩個(gè)分離的端口上執(zhí)行讀操作和寫操作。
雙端口存儲(chǔ)器陣列在諸如集成電路存儲(chǔ)器和可編程邏輯器件的集成電路中使用。
可編程邏輯器件是一類可由用戶進(jìn)行編程以實(shí)現(xiàn)預(yù)期的定制邏輯功能的集成電路。在典型的情況中，邏輯設(shè)計(jì)者使用計(jì)算機(jī)輔助設(shè)計(jì)(CAD)工具來設(shè)計(jì)定制邏輯電路。這些工具幫助設(shè)計(jì)者使用給定的可編程邏輯器件上可用的資源來實(shí)現(xiàn)定制邏輯電路。當(dāng)設(shè)計(jì)過程完成時(shí)，CAD工具生成配置數(shù)據(jù)文件。將該配置數(shù)據(jù)文件加載到可編程邏輯器件，以將這些可編程邏輯器件配置為執(zhí)行預(yù)期的定制邏輯功能。
可編程邏輯器件通常包含靜態(tài)隨機(jī)訪問存儲(chǔ)器(RAM)的陣列。這些存儲(chǔ)器陣列有時(shí)稱為嵌入式陣列塊(EAB),其用來處理器件上的電路的存儲(chǔ)需要。在可編程邏輯器件的正常操作期間，器件的硬連線和可編程電路對(duì)塊的存儲(chǔ)器執(zhí)行讀操作和寫操作?？删幊踢壿嬈骷系拇鎯?chǔ)器陣列的大小通常從幾千位到大約兆位或者更多。
諸如可編程邏輯器件的集成電路通常配置用于實(shí)現(xiàn)基于存儲(chǔ)器的電路，諸如時(shí)鐘轉(zhuǎn)換先進(jìn)先出(FIFO)電路。在通常情況下，使用 一個(gè)時(shí)鐘信號(hào)將數(shù)據(jù)寫入FIFO,并且使用另 一時(shí)鐘信號(hào)將數(shù)據(jù)讀出FIFO。
可編程邏輯器件上的電路(諸如FIFO電^各)4吏用雙端口隨機(jī)訪問存儲(chǔ)器陣列來實(shí)現(xiàn)。在專用集成電路以及單機(jī)存儲(chǔ)器芯片中，也使用雙端口存儲(chǔ)器陣列。
雙端口存儲(chǔ)器陣列具有兩個(gè)獨(dú)立的端口 ，其可以用于讀操作和寫操作。在具有雙端口存儲(chǔ)器陣列的可編程邏輯器件集成電路上，可編程邏輯電路和雙端口存儲(chǔ)器陣列可被配置用于實(shí)現(xiàn)FIFO。雙端口存儲(chǔ)器陣列的 一 個(gè)端口用于寫操作，而雙端口存儲(chǔ)器陣列的另一個(gè)端口用于讀纟乘作。
雙端口存儲(chǔ)器陣列包含存儲(chǔ)器單元的行和列。使用字線和位線來訪問雙端口存儲(chǔ)器陣列單元。因?yàn)槊總€(gè)單元與兩個(gè)端口相關(guān)聯(lián)，因此每個(gè)存儲(chǔ)器陣列與兩組字線和兩組位線相關(guān)聯(lián)。
在現(xiàn)代集成電路設(shè)計(jì)中，必須對(duì)設(shè)計(jì)存儲(chǔ)器元件單元給予關(guān)注，以使其消耗相對(duì)較少量的電路基板面。同時(shí)，存儲(chǔ)器元件的設(shè)計(jì)必須使得對(duì)存儲(chǔ)器元件的操作能夠可靠地執(zhí)行。這些設(shè)計(jì)要求有時(shí)給電路設(shè)計(jì)者提出了挑戰(zhàn)。例如，為了保證可靠地執(zhí)行讀操作，可能期望在交叉耦合倒相器中提供具有相對(duì)較大的晶體管的存儲(chǔ)器元件。使交叉耦合倒相器中的晶體管較強(qiáng)有助于確保預(yù)充電的數(shù)據(jù)線不會(huì)在讀操作期間使存儲(chǔ)器元件變?yōu)榉D(zhuǎn)(flip)狀態(tài)。同時(shí)，在存儲(chǔ)器元件中使用過大的晶體管可能消耗集成電路上的大量基板面，這是不期望的。
因此，期望提供改進(jìn)的存儲(chǔ)器元件。
發(fā)明內(nèi)容
按照本發(fā)明，提供一種集成電路，其包含靜態(tài)隨機(jī)訪問存儲(chǔ)器元件，諸如使用提升的電源電壓的雙端口靜態(tài)隨機(jī)訪問存儲(chǔ)器元件。該存儲(chǔ)器元件可以在諸如專用集成電路、存儲(chǔ)器芯片或者可編程邏輯器件集成電路之類的集成電路上使用。該存儲(chǔ)器元件可以以陣列形成。每個(gè)存儲(chǔ)器元件可以包括一對(duì)交叉耦合倒相器，其充當(dāng)雙穩(wěn)態(tài)數(shù)據(jù)存儲(chǔ)電路。該集成電路可以具有讀寫控制電路，該讀寫控制電路具有用于數(shù)據(jù)寫操作和數(shù)據(jù)讀操作的地址譯碼器電路和數(shù)據(jù)寄存器電路。在數(shù)據(jù)寫操作期間，可以將數(shù)據(jù)載入陣列的存儲(chǔ)器元件中。在數(shù)據(jù)讀操作期間，可以從陣列讀取數(shù)據(jù)。
根據(jù)每個(gè)存儲(chǔ)器單元的操作，可以選擇性地通過提升的電源電
供電。例如，在數(shù)據(jù)讀操作期間，可以利用提升的電源電壓來為交叉耦合倒相器供電。在數(shù)據(jù)寫操作期間，可以利用未提升的電源電壓(例如，核心邏輯電源電壓)來為交叉耦合倒相器供電。
按照一種布置，集成電路中的地址寄存器電路可以生成寫使能
號(hào)的多路器。在對(duì)存儲(chǔ)器元件進(jìn)行數(shù)據(jù)寫操作期間，地址寄存器電路可以生成高電平寫使能信號(hào)(例如，可以對(duì)寫使能信號(hào)進(jìn)行斷言
(assert)),以指示多路器為與該存儲(chǔ)器元件相關(guān)聯(lián)的陣列的列提供未提升的電源電壓。由此，與該列相關(guān)聯(lián)的交叉耦合倒相器將由未提升的電壓來供電。在對(duì)存儲(chǔ)器元件的列進(jìn)行數(shù)據(jù)讀操作期間，地址寄存器電路可以生成低電平寫使能信號(hào)(例如，可以對(duì)寫禁止信號(hào)進(jìn)行斷言，或者可以對(duì)寫使能信號(hào)進(jìn)行解斷言(deassert))，以指示多路器為該存儲(chǔ)器元件的列提供提升的電源電壓。
按照另 一適當(dāng)?shù)牟贾?，與每個(gè)存儲(chǔ)器元件相關(guān)聯(lián)的電源電路可以接收提升的電源電壓和未提升的電源電壓。該電源電路可以使用字線信號(hào)為每個(gè)元件選擇適當(dāng)?shù)墓β市盘?hào)。例如，在數(shù)據(jù)讀操作期間，可以通過未提升的電壓來提供字線信號(hào)。電源電路可以通過將提升的電壓耦合至交叉耦合倒相器的電源端子，對(duì)該字線信號(hào)進(jìn)行響應(yīng)。在數(shù)據(jù)寫操作期間，字線信號(hào)可以位于提升的電壓處。電源響應(yīng)。
在數(shù)據(jù)讀操作期間，地址寄存器電路在特定的字線上生成字線信號(hào)，以訪問期望的存儲(chǔ)器元件。每個(gè)存儲(chǔ)器元件可以具有地址晶體管，其由相關(guān)聯(lián)字線上的邏輯高信號(hào)導(dǎo)通。在數(shù)據(jù)讀操作期間，字線信號(hào)可以位于未提升的電源電壓處，并且可以用來導(dǎo)通與每個(gè)存儲(chǔ)器元件相關(guān)聯(lián)的地址晶體管。
在數(shù)據(jù)讀操作之前，與存儲(chǔ)器元件相關(guān)聯(lián)的位線可以預(yù)充電(例如，預(yù)充電到未提升的電源電壓)。在數(shù)據(jù)讀操作期間，數(shù)據(jù)寄存器電路可以確定其相關(guān)聯(lián)的位線或者其相關(guān)聯(lián)的逆位線是否被拉低(例如，被其倒相器之一接地)，從而確定特定存儲(chǔ)器元件的狀態(tài)。
在數(shù)據(jù)寫操作期間，數(shù)據(jù)寄存器電路可以用來通過相關(guān)聯(lián)的位線將數(shù)據(jù)信號(hào)驅(qū)動(dòng)到交叉耦合倒相器中，同時(shí)地址寄存器電路生成構(gòu)成寫地址的字線信號(hào)?？梢砸蕴嵘碾娫措妷簛硖峁┰撟志€信號(hào)。
在寫操作期間使用提升的地址線(例如，字線)以及在讀操作
期間使用提升的存儲(chǔ)器元件電源電壓有助于確保存儲(chǔ)器單元陣列的正確4喿作。
根據(jù)附圖以及下文對(duì)優(yōu)選實(shí)施方式的詳細(xì)描述，本發(fā)明的其他特征、其特性以及各種優(yōu)點(diǎn)將更為易見。
圖1是按照本發(fā)明實(shí)施方式的示范性可編程邏輯器件集成電路的框圖。
圖2是按照本發(fā)明實(shí)施方式的、可以利用提升的電源電壓來供電的示范性存儲(chǔ)器元件的框圖。
圖3是按照本發(fā)明實(shí)施方式的示范性集成電路的框圖，該集成電路例如是具有圖2所示類型的存儲(chǔ)器元件陣列以及相關(guān)聯(lián)的讀寫控制電路的可編程邏輯器件集成電路。
圖4示出了按照本發(fā)明實(shí)施方式的、涉及將數(shù)據(jù)寫入圖2所示類型的存儲(chǔ)器元件的示范性信號(hào)電壓的圖示。
圖5示出了按照本發(fā)明實(shí)施方式的、涉及從圖2所示類型的存儲(chǔ)器元件讀取數(shù)據(jù)的示范性信號(hào)電壓的圖示。的示范性存儲(chǔ)器元件的框圖。
圖7是按照本發(fā)明實(shí)施方式的示范性集成電路的框圖，該集成
電路例如是具有圖6所示類型的存儲(chǔ)器元件陣列以及相關(guān)聯(lián)讀寫控
制電路的可編程邏輯器件集成電路。
圖8示出了按照本發(fā)明實(shí)施方式的、涉及使用第一端口(端口 A)將數(shù)據(jù)寫入圖6所示類型的存儲(chǔ)器元件以及從圖6所示類型的存儲(chǔ)器元件讀取數(shù)據(jù)的示范性信號(hào)電壓的圖示。
圖9示出了按照本發(fā)明實(shí)施方式的、涉及使用第二端口(端口 B)將數(shù)據(jù)寫入圖6所示類型的存儲(chǔ)器元件以及從圖6所示類型的存儲(chǔ)器元件讀取數(shù)據(jù)的示范性信號(hào)電壓的圖示。
圖10是涉及從按照本發(fā)明實(shí)施方式的示范性存儲(chǔ)器元件讀取數(shù)據(jù)的示范性步驟的流程圖。
圖11是涉及將數(shù)據(jù)寫入按照本發(fā)明實(shí)施方式的示范性存儲(chǔ)器元件的示范性步驟的流程圖。
圖12是按照本發(fā)明實(shí)施方式的示范性存儲(chǔ)器元件和示范性體偏置電路的框圖。
具體實(shí)施例方式
本發(fā)明涉及靜態(tài)隨機(jī)訪問存儲(chǔ)器電路。本發(fā)明的存儲(chǔ)器電路可以在任何適當(dāng)?shù)募呻娐分惺褂?。例如，該存?chǔ)器電路可以用于集成電路存儲(chǔ)器器件或者專用集成電路(ASIC)。該存儲(chǔ)器電路還可
電路或者可編程集成電路，諸如包含可編程邏輯的數(shù)字信號(hào)處理器或者包含可編程邏輯區(qū)域的定制集成電路。本發(fā)明有時(shí)將在集成電路(例如，作為示例的可編程邏輯器件集成電路)的上下文中進(jìn)行描述。
圖1示出了按照本發(fā)明的一種示范性集成電路，諸如可編程邏輯器件10?？删幊踢壿嬈骷?0具有輸入/輸出電路12，其用于經(jīng)由輸入管腳/輸出管腳14將信號(hào)驅(qū)動(dòng)出器件10以及從其他器件接收信號(hào)?；?br>
連資源16例如是全局的垂直和水平導(dǎo)線以及總線和局部的垂直和水平導(dǎo)線以及總線，其可以用來路由器件IO上的信號(hào)。互連資源16包括導(dǎo)線和各導(dǎo)線之間的可編程連接，因此有時(shí)將其稱為可編程互連16。
可編程邏輯器件10包含可編程邏輯18和存儲(chǔ)器陣列22?？删幊踢壿?8可以包括組合時(shí)序邏輯電路?？删幊踢壿?8可
被配置用于執(zhí)行定制邏輯功能?？梢詫⒖删幊袒ミB16視為一類可編
程邏輯18。
可編程邏輯器件IO可以包含可編程存儲(chǔ)器元件20。可以使用管腳14以及輸入/輸出電路12將配置數(shù)據(jù)(也稱為編程數(shù)據(jù))加載至存儲(chǔ)器元件20。 一旦加載，則每個(gè)存儲(chǔ)器元件可以提供相應(yīng)的靜態(tài)控制輸出信號(hào)，其控制可編程邏輯18中相關(guān)聯(lián)邏輯組件的狀態(tài)。存儲(chǔ)器元件20可以使用任何適當(dāng)?shù)囊资院?或非易失性存儲(chǔ)器結(jié)構(gòu)，諸如隨機(jī)訪問存儲(chǔ)器(RAM)單元、熔絲、阻熔、可編程只讀存儲(chǔ)器單元、掩模編程的結(jié)構(gòu)和激光編程的結(jié)構(gòu)，等等。由于在編程期間向存儲(chǔ)器元件20加載配置數(shù)據(jù)，因此有時(shí)將存儲(chǔ)器元件20稱為配置存儲(chǔ)器。
存儲(chǔ)器陣列22包含易失性存儲(chǔ)器元件，諸如靜態(tài)隨機(jī)訪問存儲(chǔ)器(SRAM)單元。存儲(chǔ)器陣列22用于在器件10的正常操作期間存儲(chǔ)數(shù)據(jù)信號(hào)。存儲(chǔ)器陣列22無需是相同的大小。例如，同一可編程邏輯器件中可以包括小、中和大存儲(chǔ)器陣列22。例如，可以存在數(shù)百個(gè)小存儲(chǔ)器陣列，其中每個(gè)陣列具有大約512比特的容量；2個(gè)到9個(gè)大存儲(chǔ)器陣列，其中每個(gè)陣列具有大約50萬比特的容量；以及中間數(shù)量的中等大小存儲(chǔ)器陣列，其中每個(gè)陣列具有4千比特到8千比特的容量。這僅僅是示范性的存儲(chǔ)器塊大小和量。 一般地，器件10上可以具有任意適當(dāng)大小和數(shù)量的存儲(chǔ)器陣列22。還可以存在任意適當(dāng)數(shù)量的可編程邏輯18的區(qū)域。在系統(tǒng)中正常使用期間，通常經(jīng)由管腳14和輸入/輸出電路12從配置器件集成電路向存儲(chǔ)器元件20加載配置數(shù)據(jù)。已加載的存儲(chǔ)器元件20的輸出提供至可編程邏輯18中的金屬氧化物半導(dǎo)體晶體管的柵極，以便導(dǎo)通或者截止特定的晶體管，從而配置可編程邏輯18中的邏輯?？梢园凑者@種方式來控制的可編程邏輯電路元件包括傳輸晶體管、部分多路器(例如，用于形成可編程互連16中的路由路徑的多路器)、查詢表、邏輯陣列、與(AND)、或(OR)、與非(NAND)以及或非(NOR)邏輯門，等等。
可以使用任何適當(dāng)?shù)募軜?gòu)來組織器件10的電路。作為示例，可以將可編程邏輯器件10的邏輯組織在較大的可編程邏輯區(qū)域的 一 系列行和列中，其中每個(gè)較大的可編程邏輯區(qū)域包含多個(gè)較小的邏輯區(qū)域?？梢酝ㄟ^可編程互連16來互連器件10的資源，諸如可編程邏輯18和存儲(chǔ)器22?；ミB16通常包括垂直的和水平的導(dǎo)體。這些導(dǎo)體可以包括基本上跨越整個(gè)器件IO的全局導(dǎo)線、跨越器件10 —部分的部分線(諸如半線或者四分之一線)、特定長(zhǎng)度的交錯(cuò)線(例如，足以互連若干邏輯區(qū))、較小的局部線、或者任何其他適當(dāng)?shù)幕ミB資源布置。如果期望，器件10的邏輯可以布置在更多的級(jí)別或者層中，其中多個(gè)大區(qū)域被互連，以形成更大的邏輯部分。其他的器件布置可以使用不是布置在行和列中的邏輯。
存儲(chǔ)器22可以包括單端口和/或雙端口存儲(chǔ)器。作為示例，在此描述包括雙端口陣列的存儲(chǔ)器22的使用。雙端口存儲(chǔ)器陣列22具有用于寫數(shù)據(jù)和讀數(shù)據(jù)的兩個(gè)獨(dú)立端口。在通常情況下，例如從可編程邏輯18的部分實(shí)現(xiàn)的用戶邏輯之類的邏輯生成數(shù)據(jù)。數(shù)據(jù)存儲(chǔ)在雙端口存儲(chǔ)器陣列22中。通過將數(shù)據(jù)寫入存儲(chǔ)器陣列內(nèi)特定地址處的存儲(chǔ)器單元來存儲(chǔ)數(shù)據(jù)。可以通過執(zhí)行讀操作來訪問存儲(chǔ)的數(shù)據(jù)。因?yàn)榇鎯?chǔ)器陣列具有兩個(gè)端口 ， 一個(gè)端口可以用來執(zhí)行讀操作或者寫操作，同時(shí)另一端口用來執(zhí)行讀操作或者寫操作。對(duì)于每個(gè)端口，可以-使用獨(dú)立的時(shí)鐘。
圖2中示出了按照本發(fā)明實(shí)施方式的一類示范性存儲(chǔ)器元件24，其可以在諸如陣列22的存儲(chǔ)器元件陣列中使用。如圖2所示，存儲(chǔ)器元件24可以根據(jù)兩個(gè)交叉耦合倒相器(諸如，倒相器34和40)來形成。倒相器34具有p溝道金屬氧化物半導(dǎo)體(PMOS)晶體管36和n溝道金屬氧化物半導(dǎo)體(NMOS)晶體管38。倒相器40具有PMOS晶體管42和NMOS晶體管44。利用閂鎖(latch)電源電壓LSUP和地電源電壓Vss向倒相器34和40供電。
閂鎖電源電壓可以按照存儲(chǔ)器元件24的預(yù)期操作而隨時(shí)間變化。例如，在讀#:作期間，LSUP可以是I是升的電源電壓(例如，Vcchg)，而在寫操作期間，LSUP可以是未提升的電源電壓(例如，核心邏輯電壓Vcc)。在典型的集成電路中，Vcchg可以是1.5伏，Vcc可以是1.0伏，而Vss可以是O伏。 一般地，可以4吏用Vcchg、Vcc和Vss的任何適當(dāng)值。
存儲(chǔ)器單元24具有四個(gè)相關(guān)聯(lián)的位線26。在通過端口 A的讀操作期間，數(shù)據(jù)通過互補(bǔ)的位線BITA和BITNA被讀出存J諸器單元24,并且使用相關(guān)聯(lián)的差分感測(cè)放大器電路而感測(cè)。在通過端口 A的寫操作期間，位線BITA和BITNA上的數(shù)據(jù)被載入存儲(chǔ)器單元24。類似地，在通過端口 B的讀操作期間，數(shù)據(jù)通過互補(bǔ)的位線BITB和BITNB被讀出存儲(chǔ)器單元24。在通過端口 B的寫操作期間，位線BITB和BITNB上的數(shù)據(jù)被載入存儲(chǔ)器單元24。
存儲(chǔ)器單元24具有四個(gè)地址晶體管46。 一對(duì)地址晶體管46由用于端口 A的字線(WLA)控制，并且與端口A相關(guān)聯(lián)。另一對(duì)地址晶體管46由用于端口 B的字線(WLB)控制，并且與端口 B相關(guān)聯(lián)。當(dāng)WLA被斷言時(shí)，端口 A地址晶體管的柵極變?yōu)楦唠娖?，并且端?A地址晶體管可以導(dǎo)通。隨著端口 A晶體管導(dǎo)通，位線BITA和BITNA分別連接至節(jié)點(diǎn)N1和N2。當(dāng)WLB被斷言時(shí)，端口B地址晶體管的柵極變?yōu)楦唠娖?，并且端?B地址晶體管可以導(dǎo)通。隨著端口 B地址晶體管導(dǎo)通，位線BITB和BITNB分別連接至節(jié)點(diǎn)Nl和N2。
如圖2所示，節(jié)點(diǎn)N1上的信號(hào)標(biāo)示為"DATA(數(shù)據(jù))"，并且表示存儲(chǔ)器單元24的內(nèi)容，而節(jié)點(diǎn)N2上的信號(hào)表示為"DATAN"，并且表示信號(hào)DATA的逆。當(dāng)邏輯1存儲(chǔ)在單元24中時(shí)，節(jié)點(diǎn)N1為高電平(例如，處于LSUP的電壓)而節(jié)點(diǎn)N2為低電平(例如，Vss)。當(dāng)邏輯0存儲(chǔ)在單元24中時(shí)，節(jié)點(diǎn)Nl為低電平而節(jié)點(diǎn)N2為高電平。
在讀操作期間，閂鎖電源電壓LSUP位于提升的電源電壓(例如，Vcchg),并且通過未提升的電源電壓(例如，Vcc)來導(dǎo)通與給定端口相關(guān)聯(lián)的兩個(gè)地址晶體管，乂人而可以通過差分位線對(duì)26來感測(cè)單元的內(nèi)容。例如，在端口 A上的讀才喿作期間，字線信號(hào)WLA凈皮斷言(利用Vcc)，其導(dǎo)通端口 A地址晶體管，從而分別通過位線BITA和BITNA將信號(hào)DATA和DATAN遞送至差分感測(cè)放大器。使用大于WLA電壓的電壓LSUP有助于為讀操作提供裕度(margin )。
在寫操作期間，閂鎖電源電壓LUSP位于未提升的電源電壓(例如，Vcc)，并且利用提升的電源電壓(例如，Vcchg)來導(dǎo)通與給定端口相關(guān)聯(lián)的兩個(gè)地址晶體管，從而可以將數(shù)據(jù)載入單元(例如，存儲(chǔ)器元件24)。例如，在端口 B上的寫操作期間，字線信號(hào)WLB被斷言(利用Vcchg),其導(dǎo)通端口 B地址晶體管。通過差分位線BITB和BITNB上的位線驅(qū)動(dòng)器來4是供將要載入單元24的數(shù)據(jù)。當(dāng)通過導(dǎo)通端口 B地址晶體管而將位線BITB和BITNB連接至節(jié)點(diǎn)Nl和N2時(shí)，線BITB和BITNB上的數(shù)據(jù)被驅(qū)動(dòng)到存儲(chǔ)器元件24中。例如，如果邏輯1存儲(chǔ)在元件24中，則將通過位線BITB上的高電平信號(hào)將節(jié)點(diǎn)Nl驅(qū)動(dòng)為高電平(例如，驅(qū)動(dòng)到Vcc),同時(shí)通過互補(bǔ)位線BITNB上的低電平信號(hào)將節(jié)點(diǎn)N2拉低(例如，拉低至Vss )。使用小于WLB電壓的電壓LSUP有助于為寫操作提供裕度。
當(dāng)存儲(chǔ)器元件布置在陣列中時(shí)，可以使用水平的和垂直的導(dǎo)體以及相關(guān)聯(lián)的加載電路來向存儲(chǔ)器元件加載數(shù)據(jù)以及從存儲(chǔ)器元件讀取數(shù)據(jù)。圖3中示出了一個(gè)示范性數(shù)據(jù)加載和讀取布置。圖3的布置具有存儲(chǔ)器元件24的2x2陣列22。(實(shí)際的存儲(chǔ)器陣列通常具有數(shù)百個(gè)或者數(shù)千個(gè)行和列，不過使用2x2陣列是作為示例)。陣列22通過閂鎖電源線48和地電源線50接收供電。
如圖3所示，器件10使用輸入-輸出管腳14從外部源接收電源信號(hào)，諸如正電源信號(hào)Vcc和地電源信號(hào)Vss。正電源信號(hào)Vcc可以具有任何適當(dāng)?shù)碾妷?例如，1.0伏，大于1.0伏，小于1.0伏等)。地電源信號(hào)Vss可以具有0伏的電壓或者其他適當(dāng)?shù)牡匦盘?hào)電壓。如果期望，可以向器件IO提供附加的電源電壓。例如，也可以4吏用輸入-輸出管腳14從外部源向器件IO提供提升的電源信號(hào)Vcchg。提升的電源電壓也可以基于從外部接收的電壓而內(nèi)部生成。作為示例，可以使用片上分壓器電路、充電電路或者其他功率調(diào)節(jié)器電路來生成適當(dāng)?shù)碾娫措妷骸?br>
存儲(chǔ)器陣列讀寫控制電路52可以用來控制諸如數(shù)據(jù)加載操作和數(shù)據(jù)讀取沖喿作之類的操作。讀寫控制電路52可以包括電源電路54。電源電路54可以接收電源電壓(諸如電源電壓Vss和Vcc)，并且可以生成提升的電源信號(hào)，諸如Vcchg和核心邏輯電源信號(hào)Vcc (或者可以從外部源接收Vcchg)。按照一個(gè)適當(dāng)?shù)牟贾?，可以使用等于Vss的地電源電壓和等于Vcc的正電源電壓來作為用于器件10上的核心邏輯(例如，核心可編程邏輯18)的核心邏輯電源電壓。可以使用地電源電壓(Vss)、正電源電壓(Vcc)以及等于Vcchg(并且大于Vcc)的提升電源電壓作為用于存儲(chǔ)器24 (以及陣列22)和讀寫控制電路52的電源電壓。
可以經(jīng)由路徑56將數(shù)據(jù)提供給數(shù)據(jù)寄存器電路60 (例如，從外部源或者從可編程邏輯18)。繼而可以經(jīng)由位線26將該數(shù)據(jù)提供給陣列22。在圖3的示例中，示出了兩組位線，這是因?yàn)榇鎯?chǔ)器元件24存在兩個(gè)相應(yīng)的行。這僅僅是示范性的。在陣列22中可以存在存儲(chǔ)器元件24的任意適當(dāng)數(shù)量的行，并且可以存在任意適當(dāng)數(shù)量的位線26。在訪問陣列22時(shí)，可以使用任意適當(dāng)?shù)淖执笮?例如，8位字，16位字，等等)。
多路器58可以用來為陣列22中存儲(chǔ)器24的列中的相應(yīng)列提供閂鎖電源信號(hào)。每個(gè)多路器58可以為其相應(yīng)的列提供提升的電源信
號(hào)Vcchg或者未提升的電源信號(hào)Vcc。每個(gè)多路器58可以由相關(guān)聯(lián)的寫使能信號(hào)WE來控制。根據(jù)特定列中存儲(chǔ)器元件24的預(yù)期操作，可以使用寫使能信號(hào)(例如，WE1、 WE2等)選擇性地利用提升的或者未提升的電源信號(hào)為該列的存儲(chǔ)器元件24供電。例如，在存儲(chǔ)器元件24的端口 A或者端口 B上的數(shù)據(jù)寫操作期間，可以使用寫使能信號(hào)來控制多路器58，并指示多路器為該存儲(chǔ)器元件24的關(guān)聯(lián)列的閂鎖電源線48提供未提升的電源信號(hào)Vcc。在不進(jìn)行寫時(shí)，可以對(duì)寫使能信號(hào)解斷言，并且多路器58可以配置用于沿著閂鎖電源線48向存儲(chǔ)器元件24發(fā)送提升的電源信號(hào)。
在數(shù)據(jù)寫操作期間，地址寄存器電路66可以接收尋址信息(例如，從核心邏輯)。作為響應(yīng)，地址寄存器電路66可以斷言期望的寫使能信號(hào)(例如，通過將信號(hào)WE1或者WE2中的一個(gè)適當(dāng)信號(hào)設(shè)置為邏輯高值)。當(dāng)寫使能信號(hào)被斷言時(shí)，相應(yīng)的多路器(諸如，多路器58 )可以向閂鎖電源線48提供未提升的電源信號(hào)Vcc (而不是提升的電源信號(hào)Vcchg)。未提升的電源信號(hào)可以暫時(shí)降低交叉耦合倒相器34和40的強(qiáng)度，從而提高寫操作的可靠性。
在數(shù)據(jù)寫操作期間并且響應(yīng)于尋址信息，地址寄存器電路6 6還可以對(duì)字線62中的期望字線進(jìn)4亍斷言(例如，通過將信號(hào)WLA1、WLB1、 WLA2或者WLB2中的一個(gè)適當(dāng)信號(hào)設(shè)置為邏輯高值)。當(dāng)在數(shù)據(jù)加載操作期間在給定的列中對(duì)字線上的字線信號(hào)進(jìn)行斷言時(shí)，相應(yīng)位線26上的數(shù)據(jù)可被載入該列中的存儲(chǔ)器元件24。
在數(shù)據(jù)讀操作期間，地址寄存器電路66可以接收尋址信息。作為響應(yīng)，地址寄存器電路可以保持期望寫使能信號(hào)為解斷言，從而使閂鎖電源線48位于提升的電源電壓Vcchg。提升的電源信號(hào)可以在交叉耦合倒相器34和40將信號(hào)驅(qū)動(dòng)到位線上時(shí)提高這兩個(gè)倒相器的強(qiáng)度和穩(wěn)定性，從而增進(jìn)讀操作的穩(wěn)定性。
在數(shù)據(jù)讀操作期間并響應(yīng)于尋址信息，地址寄存器電路6 6可以
對(duì)字線62中的預(yù)期字線進(jìn)行斷言。當(dāng)在數(shù)據(jù)讀操作期間在給定的列中對(duì)字線上的字線信號(hào)進(jìn)行斷言時(shí)，可以從該列中的存儲(chǔ)器元件24中讀取相應(yīng)位線26上的數(shù)據(jù)。
圖4示出了可以涉及將數(shù)據(jù)寫入圖2所示類型的存儲(chǔ)器元件24的示范性信號(hào)的圖示。在圖4的示例中，數(shù)據(jù)由讀寫控制電路52寫入存儲(chǔ)器元件24。邏輯1或者邏輯0可以存儲(chǔ)在存儲(chǔ)器元件24中。當(dāng)邏輯1存儲(chǔ)在存儲(chǔ)器元件24中時(shí)，節(jié)點(diǎn)N1處的電壓為高，而節(jié)點(diǎn)N2處的電壓為低。當(dāng)邏輯0存儲(chǔ)在存儲(chǔ)器元件24中時(shí)，節(jié)點(diǎn)N1處的電壓為低，而節(jié)點(diǎn)N2處的電壓為高。在時(shí)刻t0之前，存儲(chǔ)器元件24的狀態(tài)是未知的，因此DATA和DATAN的狀態(tài)是未知的，如圖4中第四排的框64所示。
在時(shí)刻t0和t3之間，可以將數(shù)據(jù)載入存儲(chǔ)器元件24。在數(shù)據(jù)加載操作的準(zhǔn)備中，可以將數(shù)據(jù)載入數(shù)據(jù)寄存器電路60。繼而可以使用控制電路52的數(shù)據(jù)寄存器電路60和地址寄存器電路66來將該數(shù)據(jù)載入存儲(chǔ)器元件。
地址寄存器電路可以在時(shí)刻t0處斷言寫使能信號(hào)WE。當(dāng)寫使能信號(hào)WE被斷言時(shí)，多路器58可以將閂鎖電源信號(hào)LSUP從提升的電源信號(hào)Vcchg切換為未提升的電源信號(hào)Vcc,如圖4的第二排所示。通過降低閂鎖電源線上的電壓，器件10可以使存儲(chǔ)器元件24為數(shù)據(jù)寫操作做好準(zhǔn)備。
為了通過端口 A來加載邏輯1,數(shù)據(jù)寄存器電路將位線BITA設(shè)為高電平，將位線BITNA設(shè)為低電平，如圖4的第五排和第六排所示。通過BITA為高電平且BITNA為低電平，可以在字線WLA上斷言字線信號(hào)(例如，使用提升的電源信號(hào)Vcchg)。如圖4的第三排所示，可以通過在時(shí)刻U將字線WLA設(shè)置為提升的電源電壓Vcchg來斷言字線信號(hào)WLA 。當(dāng)以這種方式將字線WLA設(shè)為高電平時(shí)，對(duì)應(yīng)于端口 A的地址晶體管46導(dǎo)通。這將端口A的線路26電連接至節(jié)點(diǎn)Nl和N2。
在時(shí)刻tl和t2之間，數(shù)據(jù)寄存器電路60可以將信號(hào)驅(qū)動(dòng)到存儲(chǔ)器元件24上。例如，可以將位線BITA的邏輯1驅(qū)動(dòng)到DATA上，而將位線BITNA的低信號(hào)驅(qū)動(dòng)到DATAN上。在時(shí)刻t2,對(duì)字線信號(hào)WLA解斷言，以完成數(shù)據(jù)寫過程。在時(shí)刻t3，將寫使能信號(hào)設(shè)為低電平，從而使閂鎖電源電壓LSUP返回到提升的電源電壓Vcchg的水平。隨著LSUP升高，存儲(chǔ)在DTTA上的邏輯高值從未提升的電壓Vcc提高到提升電壓Vcchg,如圖4的第四排所示。
由于使用提升的電源信號(hào)Vcchg來導(dǎo)通地址晶體管46，并且閂鎖電源位于未提升的電源電壓Vcc處，因此可以在不增加地址晶體管46的尺寸(以及強(qiáng)度)的情況下可靠地執(zhí)行數(shù)據(jù)寫操作。這允許將晶體管46的尺寸最小化。因?yàn)閷?dǎo)通地址晶體管的電壓信號(hào)高于向交叉耦合倒相器34和40供電的電壓，因此地址晶體管46可以優(yōu)于晶體管36、 38、 42和44，即4吏晶體管36、 38、 42、 44和46的尺寸全都類似(例如，具有類似的強(qiáng)度)。由于晶體管46不必強(qiáng)于(以及因此不必大于)交叉耦合倒相器中的晶體管，因此可以認(rèn)為存儲(chǔ)器元件24是平衡的，因?yàn)樗芯w管可以是類似尺寸。因此，與傳統(tǒng)存儲(chǔ)器元件的尺寸相比，存儲(chǔ)器元件24的總體尺寸(例如，節(jié)距(pitch))可以降低。
當(dāng)期望將邏輯0載入存儲(chǔ)器元件24時(shí)，可以將位線BITA和BITNA分別i殳為低電平和高電平。例如，可以在時(shí)刻t4將位線BITA設(shè)為低電平，而將位線BITNAi史為高電平。
地址寄存器電路可以在時(shí)刻t5斷言寫使能信號(hào)WE,以便將閂鎖電源電壓LSUP降低為未提升的電源電壓Vcc。地址寄存器電路可以在時(shí)刻t6斷言字線WLA上的字線信號(hào)，以便導(dǎo)通與通過其將數(shù)據(jù)寫入元件24的端口 (例如，端口 A)相對(duì)應(yīng)的地址晶體管46。當(dāng)?shù)刂肪w管46導(dǎo)通時(shí)，位線BITA和BITNA可以電連接至倒相器34和40,并且數(shù)據(jù)寄存器電路可以將BITA和BITNA的信號(hào)驅(qū)動(dòng)到元件24上(例如，分別驅(qū)動(dòng)到節(jié)點(diǎn)Nl和N2上)。
在圖4的示例中，邏輯O在時(shí)刻t6和t7之間被加載到存儲(chǔ)器元件20上，以覆蓋先前載入存儲(chǔ)器元件20的邏輯1。如圖4的第四排所示，當(dāng)數(shù)據(jù)寄存器電路通過位線BITA和BITNA將邏輯0驅(qū)動(dòng)到存儲(chǔ)器元件24上時(shí)，可以在時(shí)刻t6和t7之間將DATA拉低，而將DATAN^立高。在時(shí)刻t7,可以對(duì)字線信號(hào)WLA解斷言，以完成該數(shù)據(jù)寫過程。在時(shí)刻t8,將寫使能信號(hào)WE設(shè)為低電平，從而使閂鎖電源電壓LSUP返回到提升的電源電壓Vcchg(例如，指示多路器58向閂鎖電源線48傳送Vcchg )。
圖5示出了可以涉及從圖2所示類型的存儲(chǔ)器元件24中讀取數(shù)據(jù)的示范性信號(hào)的圖示。在數(shù)據(jù)讀操作期間，寫使能信號(hào)WE保持為低電平(被解斷言)，而閂鎖電源信號(hào)LUSP保持在提升的電源電壓Vcchg。
在圖5的示例中，存儲(chǔ)在存儲(chǔ)器元件24中的數(shù)據(jù)是由讀寫控制電路52讀取的。在圖5所示的讀操作中，存儲(chǔ)器元件24用來存儲(chǔ)邏輯1 (例如，節(jié)點(diǎn)N1為高電平，而節(jié)點(diǎn)N2為低電平)，并且端口 A用來從存儲(chǔ)器元件讀取邏輯1。這僅是示范性的示例。
在數(shù)據(jù)讀取操作之前(例如，在時(shí)刻t9之前)，位線BITA和BITNA可以預(yù)充電。例如，在數(shù)據(jù)寄存器電路60在數(shù)據(jù)讀操作之前將正電源電壓Vcc驅(qū)動(dòng)到位線上時(shí)，可以對(duì)位線BITA和BITNA預(yù)充電。在數(shù)據(jù)讀操作期間(例如，在時(shí)刻t9和tl0之間)，數(shù)據(jù)寄存器電路60的預(yù)充電電路可以將位線BITA和BITNA較弱地保持在Vcc。
在時(shí)刻t9和U0之間，可以斷言字線信號(hào)WLA?？梢詫⒆志€信號(hào)WLA設(shè)為未提升的正電源電壓Vcc的水平，從而使得在與倒相器34和40的晶體管(利用Vcchg對(duì)其供電)相比時(shí)，地址晶體管46相對(duì)較弱。地址晶體管46的相對(duì)較弱有助于確保讀操作是可靠的，并且不會(huì)不期望地使存儲(chǔ)器元件24變?yōu)榉D(zhuǎn)狀態(tài)。
在圖5的示例中，當(dāng)字線信號(hào)WLA凈皮斷言時(shí)，與位線BITNA(其與節(jié)點(diǎn)N2相關(guān)聯(lián))相關(guān)聯(lián)的地址晶體管導(dǎo)通，同時(shí)與位線BITA相關(guān)聯(lián)的地址晶體管保持為截止。與位線BITA相關(guān)聯(lián)的地址晶體管保持為截止，這是因?yàn)槠鋿艠O接線端上的電壓(例如，Vcc)低于節(jié)點(diǎn)N1上的電壓(例如，Vcchg)。因此，在圖5所示的示范性讀操作期間，位線BITA保持在其預(yù)充電的水平。位線BITNA可以隨著其相關(guān)聯(lián)的地址晶體管在字線WLA被斷言時(shí)被導(dǎo)通而耦合至DATAN (例如，節(jié)點(diǎn)N2)。
在時(shí)刻t9和t10之間，倒相器40可以將位線BITNA 4立低，如圖5最后一排所示。當(dāng)位線BITNA被拉低時(shí)，數(shù)據(jù)寄存器電路60中的感測(cè)放大器可以檢測(cè)到位線BITNA的低電壓，并且生成指示存儲(chǔ)器元件狀態(tài)(例如，存儲(chǔ)在存儲(chǔ)器元件24中的數(shù)據(jù))的相應(yīng)數(shù)字信號(hào)。存儲(chǔ)器元件24的數(shù)據(jù)繼而可以在器件10中使用，或者通過路徑56發(fā)送至外部器件。在時(shí)刻tlO，可以對(duì)字線信號(hào)WLA解斷言，以完成數(shù)據(jù)讀操作。
圖6中示出了一類可以在按照本發(fā)明實(shí)施方式的存儲(chǔ)器元件陣列(例如，陣列22)中使用的另一示范性存儲(chǔ)器元件68。存儲(chǔ)器元件68可以具有存儲(chǔ)器元件24 (圖2)的多個(gè)屬性和特征，二者的區(qū)別在于每個(gè)存儲(chǔ)器元件中的交叉耦合倒相器如何接收電源信號(hào)(例如，是通過元件24的LSUP，還是通過元件68的電路70)。
如圖6所示，存儲(chǔ)器元件68可以根據(jù)兩個(gè)交叉耦合倒相器(諸如，倒相器34和40)來形成。倒相器34具有p溝道金屬氧化物半導(dǎo)體(PMOS)晶體管36和n溝道金屬氧化物半導(dǎo)體(NMOS)晶體管38。倒相器40具有PMOS晶體管42和NMOS晶體管44。倒相器34和40由閂鎖電源電路70供電。
取決于存儲(chǔ)器元件68的操作，閂鎖電源電路70可以為倒相器34和40提供適當(dāng)?shù)碾娫葱盘?hào)。例如，在數(shù)據(jù)讀操作期間，電路70可以為倒相器34和40提供提升的電源信號(hào)(例如，Vcchg)。在數(shù)據(jù)寫操作期間，電路70可以為倒相器34和40提供未提升的電源信號(hào)(例如，Vcc)。
在不對(duì)元件68進(jìn)行尋址時(shí)，可以對(duì)字線WLA上的字線信號(hào)解斷言。當(dāng)字線WLA處于地電源電壓Vss(例如，字線信號(hào)^皮解斷言)時(shí)，晶體管72可以導(dǎo)通而晶體管74可以截止，從而使節(jié)點(diǎn)N3處的電壓為Vcchg。因?yàn)榫w管72是PMOS晶體管而晶體管74是NMOS晶體管，因此當(dāng)字線WLA上的電壓是Vss時(shí)，晶體管72將導(dǎo)通，而晶體管74將截止。閂鎖電源電路70因此可以為倒相器34和40提供提升的電源信號(hào)(例如，Vcchg)。
在使用端口 A的數(shù)據(jù)讀操作期間，在字線WLA上斷言未提升的電源電壓Vcc。電路70因此可以為倒相器34和40提供提升的電源信號(hào)(例如，Vcchg)。在使用端口 B的數(shù)據(jù)讀操作期間，字線WLA可以位于Vss或者Vcc,并且字線WLB可以用來導(dǎo)通與端口 B相關(guān)聯(lián)的晶體管46 (例如，通過將Vcc斷言到WLB上)。當(dāng)字線WLA處于Vcc(或者Vss)時(shí)，可以導(dǎo)通晶體管72并且可以截止晶體管74,從而使節(jié)點(diǎn)N3處的電壓是Vcchg (例如，這是因?yàn)榫w管72是PMOS晶體管，而晶體管74是NMOS晶體管)。
在使用端口 A或者端口 B的數(shù)據(jù)寫操作期間，在字線WLA上斷言提升的電源電壓Vcchg。因此，電路70將為倒相器34和40提供未提升的電源信號(hào)(例如，Vcc)。當(dāng)字線WLA上的電壓是Vcchg時(shí)，晶體管72將截止且晶體管74將導(dǎo)通，從而使節(jié)點(diǎn)N3處的電壓是Vcc(例如，這是因?yàn)榫w管72是PMOS晶體管，而晶體管74是NMOS晶體管)。當(dāng)端口 A用于寫操作時(shí)，將Vcchg斷言到WLA上不僅將正確地控制電路70,而且還將通過與端口 A相關(guān)聯(lián)的晶體管46把BITA和BITNA分別耦合至DATA和DATAN。當(dāng)端口 B用于寫操作時(shí)，可以將Vcchg斷言至字線WLA和WLB二者上，從而使電路70選擇恰當(dāng)?shù)碾娫措妷?，并且使與端口 B相關(guān)聯(lián)的晶體管46導(dǎo)通。
存儲(chǔ)器單元68具有四個(gè)相關(guān)聯(lián)的位線26。在通過端口 A的讀操作期間，數(shù)據(jù)通過位線BITA和BITNA從存儲(chǔ)器單元68被讀出，并且使用相關(guān)if關(guān)的差分感測(cè)放大器電路而被感測(cè)。在通過端口 A的寫操作期間，位線BITA和BITNA上的數(shù)據(jù)被載入存儲(chǔ)器單元68。類似地，在通過端口 B的讀操作期間，數(shù)據(jù)通過位線BITB和BITNB從存儲(chǔ)器單元68被讀取。在通過端口 B的寫操作期間，位線BITB和BITNB上的數(shù)據(jù)被載入存儲(chǔ)器單元68。存儲(chǔ)器單元68具有四個(gè)相關(guān)聯(lián)的地址晶體管46。 一對(duì)地址晶體 管46由用于端口 A的字線(WLA)控制，并且與端口 A相關(guān)聯(lián)。 另一對(duì)地址晶體管46由用于端口 B的字線(WLB)控制，并且與端 口B相關(guān)聯(lián)。當(dāng)WLA被斷言時(shí)，端口 A地址晶體管的4冊(cè)極變?yōu)楦?電平，并且端口 A地址晶體管可以導(dǎo)通。隨著端口A晶體管導(dǎo)通， 位線BITA和BITNA分別連接至節(jié)點(diǎn)Nl和N2。當(dāng)WLB凈皮斷言時(shí)， 端口 B地址晶體管的柵極變?yōu)楦唠娖剑⑶叶丝?B地址晶體管可以 導(dǎo)通。隨著端口 B地址晶體管導(dǎo)通，位線BITB和BITNB分別連接 至節(jié)點(diǎn)Nl和N2。
如圖6所示，節(jié)點(diǎn)N1上的信號(hào)標(biāo)示為"DATA(數(shù)據(jù))"，并 且表示存儲(chǔ)器單元68的內(nèi)容，而節(jié)點(diǎn)N2上的信號(hào)表示為"DATAN", 并且表示信號(hào)DATA的逆。當(dāng)邏輯1存儲(chǔ)在單元68中時(shí)，節(jié)點(diǎn)N1 為高電平(例如，處于節(jié)點(diǎn)N3的電壓)而節(jié)點(diǎn)N2為4氐電平(例如， Vss)。當(dāng)邏輯0存儲(chǔ)在單元68中時(shí)，節(jié)點(diǎn)N1為低電平(例如， Vss)而節(jié)點(diǎn)N2為高電平(例如，處于節(jié)點(diǎn)N3的電壓)。
在讀^f栗作期間，節(jié)點(diǎn)N3位于提升的電源電壓(例如，Vcchg)， 并且通過未提升的電源電壓(例如，Vcc)來導(dǎo)通與給定端口相關(guān)聯(lián) 的兩個(gè)地址晶體管，從而可以通過差分位線對(duì)2 6來感測(cè)單元的內(nèi)容。 可以在利用未提升的電源電壓(例如，Vcc)來斷言字線信號(hào)WLA (或者WLB)時(shí)導(dǎo)通兩個(gè)地址晶體管。例如，在端口 A上的讀操作 期間，利用電壓Vcc來斷言字線信號(hào)WLA，其導(dǎo)通端口 A地址晶體 管，從而分別通過位線BITA和BITNA將信號(hào)DATA和DAT AN遞 送至差分感測(cè)放大器。
在寫操作期間，節(jié)點(diǎn)N3位于未提升的電源電壓(例如，Vcc)， 并且利用3是升的電源電壓(例如，Vcchg)來導(dǎo)通與給定端口相關(guān)聯(lián) 的兩個(gè)地址晶體管，從而可以將數(shù)據(jù)載入單元(例如，存儲(chǔ)器元件 68)。可以在利用提升的電源電壓(例如，Vcchg)來斷言字線信號(hào) WLA時(shí)導(dǎo)通兩個(gè)地址晶體管。例如，在端口B上的寫操作期間，字 線信號(hào)WLB被斷言(利用Vcchg),其導(dǎo)通端口 B地址晶體管。通過差分位線BITB和BITNB上的位線驅(qū)動(dòng)器來提供將要載入單元68 的數(shù)據(jù)。當(dāng)通過導(dǎo)通端口 B地址晶體管而將位線BITB和BITNB連 接至節(jié)點(diǎn)Nl和N2時(shí)，線BITB和BITNB上的數(shù)據(jù):帔驅(qū)動(dòng)到存儲(chǔ)器 元件68中。例如，如果邏輯1存儲(chǔ)在元件68中，則將通過位線BITB 上的高信號(hào)將節(jié)點(diǎn)N1拉高(例如，拉高至Vcc),同時(shí)通過互補(bǔ)位 線BITNB上的低信號(hào)將節(jié)點(diǎn)N2拉低(例如，拉低至Vss)。
圖7中示出了一種示范性的數(shù)據(jù)加載和讀取布置。圖7示出的 集成電路以及相關(guān)聯(lián)的讀寫控制電路類似于圖3的集成電路和相關(guān) 聯(lián)的控制電路，但對(duì)其進(jìn)行了修改以便與圖6所示類型的存儲(chǔ)器元 件的陣列結(jié)合使用。圖7的布置具有存儲(chǔ)器元件68的2x2陣列22。
(實(shí)際的存儲(chǔ)器陣列通常具有數(shù)百個(gè)或者數(shù)千個(gè)行和列，但是，與 同3的布置一樣，使用2x2陣列作為示例)。陣列22通過提升電源 線76、正電源線78以及;也電源線50來4妄收供電。
可以經(jīng)由路徑56將數(shù)據(jù)提供給數(shù)據(jù)寄存器電路60 (例如，從外 部源或者從可編程邏輯18)。繼而可以經(jīng)由位線26將該數(shù)據(jù)提供給 陣列22。在圖7的示例中，示出了兩組位線，這是因?yàn)榇鎯?chǔ)器元件 68具有兩個(gè)相應(yīng)的行。這僅僅是示范性的。在陣列22中可以存在存 儲(chǔ)器元件68的任意適當(dāng)數(shù)量的行，并且可以存在任意適當(dāng)數(shù)量的位 線26。在訪問陣列22時(shí)，可以4吏用任意適當(dāng)?shù)淖执笮?例如，8位 字，16位字，等等)。
在數(shù)據(jù)讀操作期間并且響應(yīng)于尋址信息(來自核心邏輯)，地 址寄存器電路66可以在字線62中的一個(gè)預(yù)期字線上斷言字線信號(hào)
(例如，通過將信號(hào)WLA1、 WLB1、 WLA2或者WLB2中的一個(gè)適 當(dāng)信號(hào)設(shè)為邏輯高值)。當(dāng)在數(shù)據(jù)加載操作期間在給定的列中對(duì)字 線上的字線信號(hào)進(jìn)行斷言時(shí)，相應(yīng)位線26上的數(shù)據(jù)可凈皮載入該列中 的存儲(chǔ)器元件68。在端口 A或者端口 B上的寫操作期間，還可以利 用提升的電壓Vcchg來斷言與存儲(chǔ)器元件的端口 A相關(guān)聯(lián)的字線， 從而使圖6的電路70選擇未提升的電壓Vcc來為倒相器34和40供 電。在數(shù)據(jù)讀操作期間并響應(yīng)于尋址信息(例如，來自核心邏輯)，
地址寄存器電路66可以對(duì)字線62中的一個(gè)預(yù)期字線進(jìn)行斷言。當(dāng)
在數(shù)據(jù)讀操作期間在給定的列中對(duì)字線上的字線信號(hào)進(jìn)行斷言時(shí)，
可以從該列中的存儲(chǔ)器元件68中讀取相應(yīng)位線26上的數(shù)據(jù)。
圖8示出了可以涉及使用端口 A將數(shù)據(jù)寫入圖6所示類型的存 儲(chǔ)器元件68以及從圖6所示類型的存儲(chǔ)器元件68讀取數(shù)據(jù)的示范 性信號(hào)的圖示。在圖8的示例中，讀寫控制電路52通過端口 A將邏 輯1寫入存儲(chǔ)器元件68,并繼而從存儲(chǔ)器元件68中讀出該邏輯1。 一般地，邏輯1或者邏輯0均可存儲(chǔ)在存儲(chǔ)器元件68中。當(dāng)邏輯l 存儲(chǔ)在存儲(chǔ)器元件68中時(shí)，節(jié)點(diǎn)N1處的電壓為高，而節(jié)點(diǎn)N2處 的電壓為低。當(dāng)邏輯0存儲(chǔ)在存儲(chǔ)器元件68中時(shí)，節(jié)點(diǎn)N1處的電 壓為低，而節(jié)點(diǎn)N2處的電壓為高。在時(shí)刻tll之前，存儲(chǔ)器元件68 的狀態(tài)是未知的，因此DATA和DATAN的狀態(tài)是未知的，如圖8 中第四排的框80所示。
在時(shí)刻tll和tl2之間，可以將數(shù)據(jù)載入存儲(chǔ)器元件68。在數(shù)據(jù) 加載操作的準(zhǔn)備中，可以將數(shù)據(jù)載入數(shù)據(jù)寄存器電路60。繼而可以 使用控制電路52的數(shù)據(jù)寄存器電路60和地址寄存器電路66來將該 數(shù)據(jù)載入存儲(chǔ)器元件。
為了通過端口 A來加載邏輯1，數(shù)據(jù)寄存器電路將位線BITA設(shè) 為高電平，將位線BITNA設(shè)為低電平，如圖8的第五排和第六排所 示。通過BITA為高電平且BITNA為低電平，可以斷言字線信號(hào) WLA(例如，利用提升的電源信號(hào)Vcchg)。如圖8的第一排所示， 可以通過在時(shí)刻tll將信號(hào)WLA設(shè)置為提升的電源電壓Vcchg來斷 言字線信號(hào)WLA。當(dāng)以這種方式將字線信號(hào)WLA設(shè)為高電平時(shí)， 對(duì)應(yīng)于端口 A的地址晶體管46導(dǎo)通。這將端口 A的線路26電連接 至節(jié)點(diǎn)Nl和N2。
當(dāng)字線信號(hào)WLA被設(shè)為提升的電源電壓時(shí)，節(jié)點(diǎn)N3處的電壓 從Vcchg下降為Vcc (例如，如時(shí)刻tll和t12之間圖8的第二排所 示)。節(jié)點(diǎn)N3處電壓的降低發(fā)生在將位于Vcchg的字線信號(hào)WLA應(yīng)用于晶體管72和74的柵極時(shí)。當(dāng)晶體管72和74的柵極位于Vcchg 時(shí)，晶體管72將截止，而晶體管74將導(dǎo)通。節(jié)點(diǎn)N3上的較低電壓 Vcc可以降低交叉耦合倒相器34和40的強(qiáng)度，并因此改進(jìn)數(shù)據(jù)寫操 作的可靠性。
在時(shí)刻tll和tl2之間，數(shù)據(jù)寄存器電路60可以將信號(hào)驅(qū)動(dòng)到 存儲(chǔ)器元件68上。例如，可以將位線BITA的邏輯1驅(qū)動(dòng)到DATA 上，而將位線BITNA的低信號(hào)驅(qū)動(dòng)到DATAN上。在時(shí)刻t12,對(duì) 字線信號(hào)WLA解斷言，以完成數(shù)據(jù)寫過程。當(dāng)字線信號(hào)WLA被解 斷言時(shí)，節(jié)點(diǎn)N3上的電壓將返回到提升的電壓Vcchg (例如，因?yàn)?晶體管72被導(dǎo)通，而晶體管74被截止)。
在數(shù)據(jù)寫操作期間，由于使用提升的電源信號(hào)Vcchg來導(dǎo)通地 址晶體管46，并且交叉耦合倒相器34和40是利用未提升的電源電 壓Vcc來供電的，因此可以在不增加地址晶體管46的尺寸(以及強(qiáng) 度)的情況下可靠地執(zhí)行數(shù)據(jù)寫操作。由于導(dǎo)通地址晶體管的電壓 信號(hào)高于為交叉耦合倒相器34和40供電的電壓，因此地址晶體管 46可以優(yōu)于倒相器34和40的晶體管，即使這些晶體管的尺寸和強(qiáng) 度與地址晶體管46相類似。由于晶體管46不必強(qiáng)于(以及因此大 于)交叉耦合倒相器中的晶體管，因此可以將存儲(chǔ)器元件68視為是 平衡的，因?yàn)樗芯w管的尺寸可以相等。因此，與傳統(tǒng)存儲(chǔ)器元 件的尺寸相比，存儲(chǔ)器元件68的總體尺寸(例如，節(jié)距(pitch)) 可以降4氐。
在時(shí)刻t13,讀寫控制電路52可以從數(shù)據(jù)寫操作切換為數(shù)據(jù)讀 操作。在圖8的示例中，寫入存儲(chǔ)器元件68的數(shù)據(jù)是由讀寫控制電 路52來讀取的。在圖8所示的讀操作中，存儲(chǔ)器元件68包含邏輯1 (例如，節(jié)點(diǎn)N1為高電平而節(jié)點(diǎn)N2為低電平)，并且端口A用來 從存儲(chǔ)器元件讀取邏輯l。這僅是示范性的示例。
在數(shù)據(jù)讀才喿作之前(例如，在時(shí)刻tl4之前)，位線BITA和 BITNA可以預(yù)充電。例如，可以在數(shù)據(jù)寄存器電路60在準(zhǔn)備數(shù)據(jù)讀 操作時(shí)將正電源電壓Vcc驅(qū)動(dòng)到位線上時(shí)，在時(shí)刻tl3對(duì)位線BITA和BITNA預(yù)充電。在數(shù)據(jù)讀才喿作期間(例如，在時(shí)刻tl4和tl5之 間)，數(shù)據(jù)寄存器電路60可以將位線BITA和BITNA較弱地保持在 Vcc。
在時(shí)刻tl4和tl5之間，可以斷言字線信號(hào)WLA?？梢詫⒆志€ 信號(hào)WLA設(shè)為未提升的正電源電壓(例如，Vcc)的水平。利用位 于未提升電壓Vcc的字線信號(hào)WLA，晶體管72將被導(dǎo)通，且晶體 管74將被截止，從而使節(jié)點(diǎn)N3上的電壓將是Vcchg (例如，如時(shí) 刻U4和tl5之間圖8的第二排所示)。當(dāng)?shù)刂肪w管由未提升電壓 Vcc導(dǎo)通并且節(jié)點(diǎn)N3處于Vcchg時(shí)，與倒相器34和40的晶體管相 比，地址晶體管46相對(duì)較弱。地址晶體管46相對(duì)較弱有助于確保 讀操作是可靠的，并且不會(huì)不期望地使存儲(chǔ)器元件68變?yōu)榉D(zhuǎn)狀態(tài)。
在圖8的示例中，當(dāng)字線4言號(hào)WLA在時(shí)刻tl4和tl5之間-陂斷 言時(shí)，與位線BITNA (其與節(jié)點(diǎn)N2相關(guān)聯(lián))相關(guān)聯(lián)的地址晶體管 導(dǎo)通，同時(shí)與位線BITA相關(guān)聯(lián)的地址晶體管保持為截止。與位線 BITA相關(guān)聯(lián)的地址晶體管保持為截止，這是因?yàn)槠鋿艠O接線端上的 電壓(例如，Vcc)低于節(jié)點(diǎn)N1上的電壓(例如，Vcchg)、并且 等于BITA上的電壓(例如，Vcc)。因此，在圖8所示的示范性讀 操作期間，位線BITA保持在其預(yù)充電的水平。位線BITNA可以隨 著其相關(guān)聯(lián)的地址晶體管在利用處于未提升電壓Vcc的信號(hào)對(duì)字線 WLA進(jìn)行斷言時(shí)被導(dǎo)通(例如，因?yàn)锽ITNA上的電壓是Vss)而耦 合至DATAN (例如，節(jié)點(diǎn)N2)。
在時(shí)刻t14和t15之間，倒相器40可以將位線BITNA拉低，如 圖8最后一排所示。當(dāng)位線BITNA被拉低時(shí)，數(shù)據(jù)寄存器電路60 中的感測(cè);故大器可以檢測(cè)到位線BITNA的低電壓，并且生成指示存 儲(chǔ)器元件狀態(tài)(例如，存儲(chǔ)在存儲(chǔ)器元件68中的數(shù)據(jù))的數(shù)字信號(hào)。 存儲(chǔ)器元件24的數(shù)據(jù)繼而可以在器件10中使用，或者通過路徑56 發(fā)送至外部器件。在時(shí)刻tl5,可以對(duì)字線信號(hào)WLA解斷言，以完 成數(shù)據(jù)讀操作。
圖9示出了可以涉及使用端口 B來將數(shù)據(jù)寫入圖6所示類型的存儲(chǔ)器元件68以及從圖6所示類型的存儲(chǔ)器元件68讀取數(shù)據(jù)的示 范性信號(hào)的圖示。在圖9的示例中，讀寫控制電路52通過端口 B將 邏輯0寫入存儲(chǔ)器元件68,并繼而從存儲(chǔ)器元件68中讀出該邏輯0。 在時(shí)刻tl6之前，存儲(chǔ)器元件68的狀態(tài)是未知的，因此DATA(和 DATAN)的狀態(tài)是未知的，如圖9中第四排的框82所示。
在時(shí)刻tl6和tl7之間，可以將數(shù)據(jù)載入存儲(chǔ)器元件68。為了 通過端口 B載入邏輯0，數(shù)據(jù)寄存器電路可以將位線BITB設(shè)為低電 平，并將位線BITNB設(shè)為高電平，如圖9的第五排和第六排所示。 通過BITB為低電平且BITNB為高電平，可以在字線WLA和WLB 上斷言字線信號(hào)(例如，使用提升的電源信號(hào)Vcchg)。
當(dāng)字線信號(hào)WLA被設(shè)為提升的電源電壓時(shí)，節(jié)點(diǎn)N3處的電 壓從Vcchg下降為Vcc (例如，如時(shí)刻t16和tl7之間圖9的第三排 所示)。節(jié)點(diǎn)N3處電壓的降低發(fā)生在將位于Vcchg的字線信號(hào)WLA 應(yīng)用于晶體管72和74的柵極時(shí)。當(dāng)晶體管72和74的柵極位于Vcchg 時(shí)，晶體管72將截止，而晶體管74將導(dǎo)通。節(jié)點(diǎn)N3上的較低電壓 Vcc可以降低交叉耦合倒相器34和40的強(qiáng)度，并因此改進(jìn)數(shù)據(jù)寫操 作的可靠性。
如圖9的第一排所示，可以通過在時(shí)刻tl6將信號(hào)WLB設(shè)為 提升的電源電壓Vcchg來斷言字線信號(hào)WLB。當(dāng)以這種方式將字線 WLBi殳為高電平時(shí)，與端口 B相對(duì)應(yīng)的地址晶體管46導(dǎo)通。這將 端口 B的線^各26電連4妄至節(jié)點(diǎn)Nl和N2。
在時(shí)刻t16和t17之間，數(shù)據(jù)寄存器電路60可以將信號(hào)驅(qū)動(dòng)到 存儲(chǔ)器元件68上。例如，可以將位線BITB的邏輯O驅(qū)動(dòng)到DATA 上，而將位線BITNB的高信號(hào)驅(qū)動(dòng)到DATAN上。在時(shí)刻t17，對(duì) 字線信號(hào)WLA和WLB解斷言，以完成數(shù)據(jù)寫過程。當(dāng)字線信號(hào) WLA被解斷言時(shí)，節(jié)點(diǎn)N3上的電壓將返回到提升的電壓Vcchg(例 如，因?yàn)榫w管72被導(dǎo)通，而晶體管74被截止)。
在時(shí)刻t18，讀寫控制電路52可以從數(shù)據(jù)寫操作切換為數(shù)據(jù)讀 操作。在圖9的示例中，寫入存儲(chǔ)器元件68的數(shù)據(jù)是由讀寫控制電路52來讀取的。在圖9所示的讀操作中，存儲(chǔ)器元件68用來存儲(chǔ) 邏輯0(例如，節(jié)點(diǎn)N1為低電平，而節(jié)點(diǎn)N2為高電平)，并且端 口 B用來從存儲(chǔ)器元件讀取邏輯0。這僅是示范性的示例。
在數(shù)據(jù)讀取操作之前(例如，在時(shí)刻tl9之前)，位線BITB 和BITNB可以預(yù)充電。例如，可以在^:據(jù)寄存器電路60在數(shù)據(jù)讀 操作之前將正電源電壓Vcc驅(qū)動(dòng)到位線上時(shí)，對(duì)位線BITB和BITNB 預(yù)充電。在數(shù)據(jù)讀操作期間(例如，在時(shí)刻tl9和t20之間)，數(shù)據(jù) 寄存器電路60可以將位線BITB和BITNB較弱地保持在Vcc。
在時(shí)刻U9和t20之間，可以在適當(dāng)?shù)淖志€上斷言字線信號(hào) WLB?？梢詫⒆志€信號(hào)WLB設(shè)為未才是升的正電源電壓(例如，Vcc) 的水平。在時(shí)刻U9和t20之間，可以對(duì)字線信號(hào)WLA解斷言，或 者可以利用未才是升的電源電壓Vcc來斷言字線信號(hào)WLA (例如，在 使用端口 A和端口 B的同步讀才喿作期間)。在使用端口 B的數(shù)據(jù)讀 操作期間，節(jié)點(diǎn)N3上的電壓是Vcchg,如圖9的第三排所示。
當(dāng)與端口 B相關(guān)聯(lián)的地址晶體管由未提升電壓Vcc導(dǎo)通、并 且節(jié)點(diǎn)N3處于Vcchg時(shí)，與倒相器34和40的晶體管相比，地址晶 體管46相對(duì)較弱。地址晶體管46相對(duì)較弱有助于確保讀操作是可 靠的，并且不會(huì)不期望地使存儲(chǔ)器元件68變?yōu)榉D(zhuǎn)狀態(tài)。
當(dāng)字線信號(hào)在時(shí)刻t19和t20之間在字線WLB上一皮斷言時(shí)， 與位線BITNB (例如，與節(jié)點(diǎn)N2相關(guān)聯(lián))相關(guān)聯(lián)的地址晶體管截 止，同時(shí)與位線BITB相關(guān)聯(lián)的地址晶體管導(dǎo)通。與位線BITNB相 關(guān)聯(lián)的地址晶體管截止，這是因?yàn)槠鋿艠O接線端上的電壓(例如， Vcc)低于節(jié)點(diǎn)N2上的電壓(例如，Vcchg)、并且等于BITNB上 的電壓(例如，Vcc)。因此，在圖9所示的示范性讀操作期間，位 線BITNB保持在其預(yù)充電的水平。位線BITB可以隨著其相關(guān)聯(lián)的 地址晶體管在利用處于未提升電壓Vcc的信號(hào)對(duì)字線WLB進(jìn)行斷言 時(shí)被導(dǎo)通而耦合至DATA (例如，節(jié)點(diǎn)Nl )。
在時(shí)刻t19和t20之間，倒相器34可以將位線BITB拉低，如 圖9的第五排所示。當(dāng)位線BITB被拉低時(shí)，數(shù)據(jù)寄存器電路60中的感測(cè)放大器可以檢測(cè)到位線BITB的低電壓，并且生成指示存儲(chǔ)器 元件狀態(tài)(例如，存儲(chǔ)在存儲(chǔ)器元件68中的數(shù)據(jù))的數(shù)字信號(hào)。在 時(shí)刻t20，可以對(duì)字線信號(hào)WLB解斷言，以完成數(shù)據(jù)讀操作。
圖10示出了在從存儲(chǔ)器元件(諸如存儲(chǔ)器元件24和68 )讀 取數(shù)據(jù)時(shí)所涉及的示范性步驟。
在步驟84，與數(shù)據(jù)讀操作的關(guān)聯(lián)端口相對(duì)應(yīng)的位線26可以預(yù) 充電?？梢酝ㄟ^將位線上的信號(hào)較弱地拉至未提升電壓Vcc來對(duì)位 線進(jìn)行預(yù)充電。
在步驟86,可以在數(shù)據(jù)讀操作的關(guān)聯(lián)端口上對(duì)字線信號(hào)進(jìn)行 斷言，同時(shí)將存儲(chǔ)器元件的電源電壓升高到提升電壓Vcchg?？梢詫?字線信號(hào)升高到未提升的電壓Vcc，以導(dǎo)通相關(guān)聯(lián)的地址晶體管。
在步驟88,數(shù)據(jù)寄存器電路60可以使用數(shù)據(jù)寄存器電路來感 測(cè)存儲(chǔ)在存儲(chǔ)器元件中的數(shù)據(jù)。例如，數(shù)據(jù)寄存器電路可以感測(cè)到 存儲(chǔ)器元件的位線的 一 個(gè)給定位線上的電壓降。
在步驟90，對(duì)字線信號(hào)進(jìn)行解斷言，以完成數(shù)據(jù)讀操作。
圖11中示出了將數(shù)據(jù)寫入存儲(chǔ)器元件(諸如存儲(chǔ)器元件24和 68)所涉及的示范性步驟。
在步驟92,可以將存儲(chǔ)器元件的電源電壓降低為未提升電壓 Vcc。例如，可以使用多路器58或者元件68的電路70來降低電源 電壓。
在步驟94，地址寄存器電路66可以斷言字線信號(hào)，以導(dǎo)通與 存儲(chǔ)器元件的給定端口相關(guān)聯(lián)的地址晶體管。地址晶體管可以在處 于提升電壓Vcchg的字線信號(hào)被應(yīng)用于地址晶體管的柵極時(shí)導(dǎo)通。
在步驟9 6,數(shù)據(jù)寄存器電^各6 0可以通過 一 對(duì)相關(guān)聯(lián)的位線(例 如，BITA和BITNA)將數(shù)據(jù)信號(hào)和逆向數(shù)據(jù)信號(hào)驅(qū)動(dòng)到存儲(chǔ)器元件 上。
在步驟98,地址寄存器電路66可以解斷言字線信號(hào)，并且存 儲(chǔ)器元件的電源電壓可以提升至Vcchg。例如，可以^使用多路器58 或者存儲(chǔ)器元件68的電路70來提升電源電壓。圖12示出了諸如存儲(chǔ)器元件24和68的存儲(chǔ)器元件如何具有 相關(guān)聯(lián)的體偏置電路100，該體偏置電路100生成用于存儲(chǔ)器元件的 NMOS晶體管的體偏置信號(hào)Vpw?？梢酝ㄟ^體偏置信號(hào)線106將體 偏置信號(hào)Vpw攜帶至存儲(chǔ)器元件(例如，元件24或者68)中的n 溝道金屬氧化物半導(dǎo)體晶體管。
電路100 (例如，n溝道體偏置生成電路100)可以生成負(fù)體 偏置信號(hào)，以提升NMOS晶體管的閾值電壓，由此使NMOS晶體管 變?nèi)?。體偏置信號(hào)可以用來降低在數(shù)據(jù)讀操作期間在預(yù)充電的位線 上發(fā)生的泄漏。例如，如果NMOS器件沒有經(jīng)過適當(dāng)?shù)钠?，則工 藝變化可能導(dǎo)致過度的泄漏情況，這將在寫操作實(shí)際完成之前錯(cuò)誤 地拉低預(yù)充電的位線。
優(yōu)選地，所生成的體偏置信號(hào)不宜過大(在量級(jí)方面)，從而 防止NMOS晶體管變得過弱。如果NMOS晶體管變得過弱，則在讀 操作期間，保持邏輯0的倒相器可能無法拉低預(yù)充電的位線。
NMOS體偏置電路100可以是可調(diào)節(jié)的。在這類布置中，可以 基于動(dòng)態(tài)的控制信號(hào)或者靜態(tài)的控制信號(hào)來調(diào)節(jié)應(yīng)用于存儲(chǔ)器元件 中的NMOS晶體管的體接線端的體偏置信號(hào)的量值。例如，電路100 可以生成可調(diào)節(jié)的體偏置電壓，其應(yīng)用于晶體管46、 38和44的體 接線端。如果期望，由電路100產(chǎn)生的體偏置信號(hào)可以應(yīng)用于存儲(chǔ) 器元件68中的晶體管74的體接線端?？梢栽谌魏芜m當(dāng)?shù)臅r(shí)刻配置 體偏置信號(hào)Vpw的電壓水平(例如，作為制造過程的一部分，以補(bǔ) 償工藝變化)。
接線端102可以用來向NMOS體偏置電路IOO提供信號(hào)。例 如，接線端102可以用來提供諸如Vcc和Vss的電源信號(hào)、控制電 路100操作的控制信號(hào)(例如，對(duì)電路100進(jìn)行編程以提供特定的 Vpw)、或者用于生成體偏置信號(hào)Vpw的其他信號(hào)。接線端102可 以從外部器件或者從器件10的其他部分接收信號(hào)。
電路100可以包括元件104,其用于對(duì)電路100的操作進(jìn)行編 程。例如，元件104可以存儲(chǔ)配置電路100以提供特定體偏置電壓的數(shù)據(jù)。元件104可以基于任何適當(dāng)?shù)拇鎯?chǔ)器元件結(jié)構(gòu)來形成，諸
如多晶硅熔絲、其他非易失性存儲(chǔ)器元件等。元件104可以在制造
期間配置(作為示例)。
按照一個(gè)實(shí)施方式，提供一種存儲(chǔ)器元件，包括第一晶體管， 其耦合在一對(duì)交叉耦合倒相器與處于第 一 電壓的第 一 電源線之間， 其中該第一晶體管由字線信號(hào)來控制；以及第二晶體管，其耦合在 所述交叉耦合倒相器與處于第二電壓的第二電源線之間，其中該第 二晶體管由所述字線信號(hào)來控制。
按照另一實(shí)施方式，提供一種存儲(chǔ)器元件，進(jìn)一步包括攜帶 所述字線信號(hào)的第一字線；第一位線；以及第一地址晶體管，其耦 合在所述第 一位線與所述交叉耦合倒相器的第 一倒相器之間，并且 具有耦合至所述第 一 字線的柵極接線端。
按照另一實(shí)施方式，提供一種存儲(chǔ)器元件，進(jìn)一步包括第二 位線，其中所述第一位線和第二位線形成一對(duì)位線；以及第二地址 晶體管，其耦合在所述第二位線與所述交叉耦合倒相器的第二倒相 器之間，并且具有耦合至所述第一字線的柵極接線端。
按照另一實(shí)施方式，提供一種存儲(chǔ)器元件，進(jìn)一步包括攜帶 第二字線信號(hào)的第二字線；第二對(duì)位線；第三地址晶體管，其耦合 在來自所述第二對(duì)位線的位線中的第 一位線與所述交叉耦合倒相器 的所述第 一倒相器之間，并且具有耦合至所述第二字線的柵極接線 端；以及第四地址晶體管，其耦合在來自所述第二對(duì)位線的位線中 的第二位線與所述交叉耦合倒相器的所述第二倒相器之間，并且具 有耦合至所述第二字線的柵極接線端。
按照另一實(shí)施方式，提供一種存儲(chǔ)器元件，其中所述第一、第 二、第三和第四地址晶體管分別包括第一、第二、第三和第四n溝 道金屬氧化物半導(dǎo)體地址晶體管，并且其中，交叉耦合倒相器對(duì)中 的每個(gè)倒相器還包括n溝道金屬氧化物半導(dǎo)體晶體管，所述存儲(chǔ)器 元件進(jìn)一步包括攜帶體偏置信號(hào)的體偏置信號(hào)線；以及生成體偏 置信號(hào)的n溝道體偏置電路，其中所述體偏置信號(hào)應(yīng)用于所述第一、第二、第三和第四n溝道金屬氧化物半導(dǎo)體晶體管的體接線端，并 且應(yīng)用于所述交叉耦合倒相器對(duì)的每個(gè)倒相器中的n溝道金屬氧化 物半導(dǎo)體晶體管的體接線端。
按照另一實(shí)施方式，提供一種存儲(chǔ)器元件，進(jìn)一步包括地電
源線，其向所述交叉耦合倒相器提供地電壓，其中所述交叉耦合倒
相器對(duì)中的每個(gè)倒相器包括p溝道金屬氧化物半導(dǎo)體晶體管和n溝
道金屬氧化物半導(dǎo)體晶體管，其中每個(gè)倒相器中的p溝道金屬氧化 物半導(dǎo)體晶體管具有耦合至所述第一和第二晶體管的第一源極-漏極
端子，并具有第二源極-漏極端子，并且其中每個(gè)倒相器中的n溝道 金屬氧化物半導(dǎo)體晶體管具有耦合至所述p溝道金屬氧化物半導(dǎo)體 晶體管的第二源極-漏極端子的第一源極-漏極端子，并且具有耦合至 地電源線的第二源極-漏極端子。
按照另一實(shí)施方式，提供一種存儲(chǔ)器元件，其中，當(dāng)所述字線 信號(hào)處于第二電壓時(shí)，所述第一晶體管由所述字線信號(hào)導(dǎo)通，并且 其中，所述第 一 晶體管包括p溝道金屬氧化物半導(dǎo)體晶體管。
按照另一實(shí)施方式，提供一種存儲(chǔ)器元件，其中所述第二晶體 管包括n溝道金屬氧化物半導(dǎo)體晶體管，并且其中當(dāng)所述字線信號(hào) 位于第二電壓時(shí)，所述第二晶體管由所述字線信號(hào)截止，而當(dāng)所述p 溝道金屬氧化物半導(dǎo)體晶體管導(dǎo)通并且n溝道金屬氧化物半導(dǎo)體晶 體管截止時(shí)，所述p溝道金屬氧化物半導(dǎo)體晶體管將所述交叉耦合 倒相器耦合至第 一電源線，并且所述n溝道金屬氧化物半導(dǎo)體晶體 管將所述交叉耦合倒相器與第二電源線隔開。
按照另一實(shí)施方式，提供一種存儲(chǔ)器元件，其中當(dāng)所述字線信 號(hào)處于地電壓時(shí)，所述第一晶體管由所述字線信號(hào)導(dǎo)通，并且其中 所述第 一 晶體管包括p溝道金屬氧化物半導(dǎo)體晶體管。
按照另一實(shí)施方式，提供一種存儲(chǔ)器元件，其中所述第二晶體 管包括n溝道金屬氧化物半導(dǎo)體晶體管，并且其中，當(dāng)所述字線信 號(hào)處于地電壓時(shí)，所述n溝道金屬氧化物半導(dǎo)體晶體管由所述字線 信號(hào)截止，并且當(dāng)所述p溝道金屬氧化物半導(dǎo)體晶體管導(dǎo)通且所述n溝道金屬氧化物半導(dǎo)體晶體管截止時(shí)，所述p溝道金屬氧化物半導(dǎo) 體晶體管將所述交叉耦合倒相器耦合至第 一 電源線，而所述n溝道 金屬氧化物半導(dǎo)體晶體管將所述交叉耦合倒相器與第二電源線隔 開，其中所述第二電源線包括攜帶未提升電壓的未提升電源線，并 且其中所述第 一電源線包括攜帶提升電壓的提升電源線。
按照另一實(shí)施方式，提供一種存儲(chǔ)器元件，其中，當(dāng)所述字線 信號(hào)處于第一電壓時(shí)，第一晶體管由所述字線信號(hào)截止，并且其中 第一晶體管包括P溝道金屬氧化物半導(dǎo)體晶體管。
按照另一實(shí)施方式，提供一種存儲(chǔ)器元件，其中所述第二晶體
管包括n溝道金屬氧化物半導(dǎo)體晶體管，并且其中當(dāng)所述字線信號(hào) 處于第一電壓時(shí)，所述n溝道金屬氧化物半導(dǎo)體晶體管由所述字線 信號(hào)導(dǎo)通，并且其中當(dāng)所述p溝道金屬氧化物半導(dǎo)體晶體管截止且 所述n溝道金屬氧化物半導(dǎo)體晶體管導(dǎo)通時(shí)，所述p溝道金屬氧化 物半導(dǎo)體晶體管將所述交叉耦合倒相器與第一電源線隔開，并且所
述n溝道金屬氧化物半導(dǎo)體晶體管將所述交叉耦合倒相器耦合至第 二電源線。
按照一個(gè)實(shí)施方式，提供一種電路，包括地址寄存器電路， 其生成字線信號(hào)和寫使能信號(hào)；多個(gè)存儲(chǔ)器元件，其耦合至字線以 及閂鎖電源線，其中所述字線將所述字線信號(hào)攜帶至所述多個(gè)存儲(chǔ) 器元件；以及多路器，其從所述地址寄存器電路接收所述寫使能信 號(hào)，并且耦合至所述閂鎖電源線。
按照另一實(shí)施方式，提供一種電路，進(jìn)一步包括提升的電源 線，其攜帶提升的電源電壓，其中當(dāng)所述寫使能信號(hào)為高電平時(shí)， 所述多路器將所述閂鎖電源線耦合至攜帶提升電源電壓的提升電源 線。
按照另一實(shí)施方式，提供一種電路，進(jìn)一步包括未提升的電 源線，其攜帶未提升的電源電壓，其中當(dāng)所述寫使能信號(hào)為低電平 時(shí)，所述多路器將所述閂鎖電源線耦合至攜帶未提升電源電壓的未 提升電源線。按照另一實(shí)施方式，提供一種電路，其中所述多個(gè)存儲(chǔ)器單元 中的每個(gè)存儲(chǔ)器包括一對(duì)交叉耦合倒相器，所述電路進(jìn)一步包括第 一位線，其中所述多個(gè)存儲(chǔ)器單元中的每個(gè)存儲(chǔ)器單元包括第一地 址晶體管，其耦合在所述第 一位線與所述交叉耦合倒相器對(duì)中的交 叉耦合倒相器的第 一 倒相器之間，并且具有接收所述字線信號(hào)的柵 極接線端。
按照另一實(shí)施方式，提供一種電路，進(jìn)一步包括第二位線， 其中所述第 一位線和第二位線形成一對(duì)位線，并且其中所述多個(gè)存 儲(chǔ)器元件中的每個(gè)存儲(chǔ)器元件包括第二地址晶體管，其耦合在所述 第二位線與所述交叉耦合倒相器對(duì)中的交叉耦合倒相器的第二倒相 器之間，并且具有接收所述字線信號(hào)的柵極接線端。
以上只是對(duì)本發(fā)明原理的說明，在不脫離本發(fā)明的范圍和精神 的情況下，本領(lǐng)域技術(shù)人員可以進(jìn)行各種修改。
權(quán)利要求
1.一種靜態(tài)隨機(jī)訪問存儲(chǔ)器，包括多個(gè)存儲(chǔ)器元件，每個(gè)存儲(chǔ)器元件具有正電源端子以及至少一個(gè)具有柵極的地址晶體管，以及電路，其向所述存儲(chǔ)器元件中的至少一些存儲(chǔ)器元件的所述地址晶體管的所述柵極提供地址信號(hào)，并且向這些存儲(chǔ)器元件的所述正電源端子提供正電源信號(hào)，其中，提供的所述地址信號(hào)和所述正電源信號(hào)具有不同的電壓。
2. 如權(quán)利要求1的靜態(tài)隨機(jī)訪問存儲(chǔ)器，其中所述多個(gè)存儲(chǔ)器 元件包括雙端口存儲(chǔ)器元件。
3. 如權(quán)利要求1的靜態(tài)隨機(jī)訪問存儲(chǔ)器，其中所述多個(gè)存儲(chǔ)器件具有 一 對(duì)交叉耦合倒相器。
4. 如權(quán)利要求1的靜態(tài)隨機(jī)訪問存儲(chǔ)器，其中所述電路包括讀 寫控制電路，其在存儲(chǔ)器寫操作期間以大于所述正電源信號(hào)的電壓 向所述地址晶體管的所述柵極提供所述地址信號(hào)。
5. 如權(quán)利要求1的靜態(tài)隨機(jī)訪問存儲(chǔ)器，其中所述電路包括讀 寫控制電路，其在存儲(chǔ)器讀操作期間以小于所述正電源信號(hào)的電壓 向所述地址晶體管的所述柵極提供所述地址信號(hào)。
6. 如權(quán)利要求1的靜態(tài)隨機(jī)訪問存儲(chǔ)器，其中所述電路包括電 源電路，其在存儲(chǔ)器讀操作期間升高所述正電源信號(hào)。
7. 如權(quán)利要求1的靜態(tài)隨機(jī)訪問存儲(chǔ)器，其中所述電路包括電 源電路，其在存儲(chǔ)器讀操作期間升高所述正電源信號(hào)，并在存儲(chǔ)器 寫操作期間降低所述正電源信號(hào)。
8. 如權(quán)利要求7的靜態(tài)隨機(jī)訪問存儲(chǔ)器，其中所述電源電路包 括多路器，其具有接收不同的相應(yīng)第一電源電壓和第二電源電壓的第一輸入和第二輸入，并且對(duì)控制信號(hào)進(jìn)行響應(yīng)，其中所述多路器 具有提供所述正電源信號(hào)的輸出。
9. 如權(quán)利要求7的靜態(tài)隨機(jī)訪問存儲(chǔ)器，其中所述多個(gè)存儲(chǔ)器元件包括雙端口存儲(chǔ)器元件，并且其中所述電源電路以由存儲(chǔ)器元 件地址信號(hào)控制的電壓來向所述存儲(chǔ)器元件提供所述正電源信號(hào)。
10. —種通過一對(duì)位線來寫數(shù)據(jù)的方法，其中多個(gè)靜態(tài)隨機(jī)訪問存儲(chǔ)器元件通過相應(yīng)的地址晶體管耦合至所述一對(duì)位線，其中在存 儲(chǔ)器元件讀操作期間，利用提升的電源電壓向所述多個(gè)存儲(chǔ)器元件中的每個(gè)存儲(chǔ)器元件供電，所述方法包括降低所述存儲(chǔ)器元件中一個(gè)選定存儲(chǔ)器元件的電源電壓；斷言字線信號(hào)，以導(dǎo)通與所述存儲(chǔ)器元件中的所述一個(gè)選定存儲(chǔ) 器元件相關(guān)聯(lián)的所述地址晶體管，同時(shí)降低所述存儲(chǔ)器元件中的所 述一個(gè)選定存儲(chǔ)器元件的所述電源電壓；使用所述一對(duì)位線將數(shù)據(jù)載入所述存儲(chǔ)器元件中的所述一個(gè)選 定存儲(chǔ)器元件；以及在加載所述數(shù)據(jù)之后，解斷言所述字線信號(hào)，以截止與所述存儲(chǔ) 器元件中的所述一個(gè)選定存儲(chǔ)器元件相關(guān)聯(lián)的所述地址晶體管。
11. 如權(quán)利要求10的方法，其中所述多個(gè)存儲(chǔ)器元件中的每個(gè) 存儲(chǔ)器元件包括 一對(duì)交叉耦合倒相器，以及兩個(gè)晶體管，所述兩 個(gè)晶體管由所述字線信號(hào)控制，并且基于所述字線信號(hào)選擇性地為 所述交叉耦合倒相器供電，并且其中，降低所述存儲(chǔ)器元件中的所 述一個(gè)選定存儲(chǔ)器元件的所述電源電壓包括將提升的字線信號(hào)應(yīng) 用于所述兩個(gè)晶體管，以利用未提升的電源信號(hào)選擇性地為所述存 儲(chǔ)器元件中的所述一個(gè)選定存儲(chǔ)器元件中的所述交叉耦合倒相器供 電。
12. 如權(quán)利要求11的方法，進(jìn)一步包括在將所迷數(shù)據(jù)載入所述存儲(chǔ)器元件中的所述一個(gè)選定存儲(chǔ)器元 件之后，提升所述存儲(chǔ)器元件中的所述一個(gè)選定存儲(chǔ)器元件的所述 電源電壓，其中提升所述存儲(chǔ)器元件中的所述一個(gè)選定存儲(chǔ)器元件 的所述電源電壓包括將所述解斷言的字線信號(hào)應(yīng)用于所述兩個(gè)晶 體管，以利用所述提升的電源信號(hào)選擇性地為所述存儲(chǔ)器元件中的所述一個(gè)選定存儲(chǔ)器元件中的所述交叉耦合倒相器供電。
13.如權(quán)利要求10的方法，其中降低所述電源電壓包括將所述 電源電壓降低至第 一 電壓，并且其中斷言所述字線信號(hào)包括將所述 字線信號(hào)升高至大于所述第一電壓的第二電壓。
全文摘要
本發(fā)明涉及利用升高電壓的靜態(tài)隨機(jī)訪問存儲(chǔ)器。具體地，提供了雙端口存儲(chǔ)器元件和存儲(chǔ)器陣列電路。該存儲(chǔ)器陣列電路可以包括在讀操作和寫操作期間將陣列中存儲(chǔ)器元件的列的電源線切換至適當(dāng)電源電壓的電路。每個(gè)存儲(chǔ)器元件可以包括在讀操作和寫操作期間在電源電壓之間進(jìn)行選擇的電路。在讀操作期間，提升的電源電壓可以為存儲(chǔ)器元件中存儲(chǔ)數(shù)據(jù)的交叉耦合倒相器供電，同時(shí)可以使用未提升的電壓來導(dǎo)通相關(guān)聯(lián)的地址晶體管。在寫操作期間，未提升的電壓可以為交叉耦合倒相器供電，同時(shí)可以使用提升的電壓來導(dǎo)通相關(guān)聯(lián)的地址晶體管。
文檔編號(hào)G11C11/413GK101599300SQ200910139300
公開日2009年12月9日 申請(qǐng)日期2009年6月5日 優(yōu)先權(quán)日2008年6月5日
發(fā)明者S·佩里塞蒂 申請(qǐng)人:阿爾特拉公司