專利名稱：：具有自收斂底電極的相變化存儲(chǔ)單元陣列及其制造方法
技術(shù)領(lǐng)域：
：本發(fā)明有關(guān)于使用可編程電阻材料的高密度存儲(chǔ)元件，而可編程電阻材料包括相變化材料如硫?qū)倩锏?，及此等元件的制造方法?br>背景技術(shù)：
：包括采用相變化材料在內(nèi)的可編程電阻材料，己經(jīng)廣泛運(yùn)用于非易失隨機(jī)存取存儲(chǔ)單元中。相變化材料，諸如硫?qū)倩锊牧系龋衫眉呻娐肥┘舆m當(dāng)?shù)碾娏饕栽诮Y(jié)晶態(tài)與非晶態(tài)之間轉(zhuǎn)換相態(tài)。大致為非晶態(tài)者較大致為結(jié)晶態(tài)者具有較高的電阻率，由此即可感知數(shù)據(jù)。相變化材料可在存儲(chǔ)單元的主動(dòng)區(qū)域中，于大致為結(jié)晶固態(tài)相的第一結(jié)構(gòu)與大致為非晶固態(tài)相的第二結(jié)構(gòu)之間進(jìn)行轉(zhuǎn)換?！悍蔷А皇侵赶噍^于單晶而言，較無(wú)固定晶向的結(jié)構(gòu)，例如較結(jié)晶相具有更高的電阻率等特性。『結(jié)晶』則指相對(duì)于非晶結(jié)構(gòu)而言，較有固定晶向的結(jié)構(gòu)，例如較非晶相具有更低的電阻率等特性。通常而言，可于完全非晶態(tài)與完全結(jié)晶態(tài)之間，利用電流變換相變化材料的相態(tài)。非晶態(tài)與結(jié)晶態(tài)轉(zhuǎn)換所影響的其它材料性質(zhì)，尚包括原子排列、自由電子密度、與活化能。此種材料可轉(zhuǎn)換為兩種相異的固態(tài)相，亦可轉(zhuǎn)換為兩種固態(tài)相的組合，故可于完整非晶相與完整結(jié)晶相之間，形成灰階地帶，材料的電性亦將隨之轉(zhuǎn)換。非晶態(tài)轉(zhuǎn)換至結(jié)晶態(tài)的過(guò)程，通常采用較低的操作電壓，其電流需足以將相變化材料的溫度提升至相變化溫度與熔點(diǎn)之間。由結(jié)晶態(tài)轉(zhuǎn)換為非晶態(tài)的過(guò)程，則通常需要較高的操作電壓；此后稱此過(guò)程為『復(fù)位』(reset)。因?yàn)榇艘贿^(guò)程需要一短時(shí)間且高密度的電流脈沖，以熔化或破壞結(jié)晶結(jié)構(gòu)，隨后快速冷卻相變化材料，經(jīng)淬火處理，將至少一部分的相變化結(jié)構(gòu)穩(wěn)定為非晶態(tài)。此一過(guò)程，通過(guò)復(fù)位電流將相變化材料由結(jié)晶態(tài)轉(zhuǎn)變?yōu)榉蔷B(tài)，而吾人希望盡量降低復(fù)位電流的強(qiáng)度。欲降低復(fù)位電流的強(qiáng)度，可降低存儲(chǔ)單元中主動(dòng)區(qū)域的大小。降低主動(dòng)區(qū)域大小的技術(shù)，包含降低電極與相變化材料的接點(diǎn)區(qū)域面積，因此可在主動(dòng)區(qū)域中獲得較高的電流密度，而以較小的電流絕對(duì)值通過(guò)相變化材料元件。在集成電路結(jié)構(gòu)中制作小孔洞(pores)，為此項(xiàng)技術(shù)發(fā)展方向之一；同時(shí)，亦采用少量的可編程電阻材料填充該小孔洞。顯示小孔洞發(fā)展的專禾lj包含Ovshinsky,"MultibitSingleCellMemoryElementHavingTaperedContact",U.S.Pat，No.5，687,l12，專利發(fā)證日期1997年11月11日；Zahoriketal.，"MethodofMakingChalcogenide[sic]MemoryDevice",U.S.Pat.No.5,789,277，專利發(fā)i正日期1998年8月4日；Doanetal.，"ControllableOvonicPhase-ChangeSemiconductorMemoryDeviceandMethodsofGabractingtheSame,"U.S，Pat.No.6，150，253，專利發(fā)證日期2000年11月21日，以及Reinberg,"ChalcogenideMemoryCellwithaPluralityofChalcogenideElectrodes,"U.S.Pat.No.5,920,788，專利發(fā)證H期1999年7月6曰。另一種發(fā)展中的存儲(chǔ)單元結(jié)構(gòu)，亦稱為傘狀結(jié)構(gòu)，其是因?yàn)槠涞湫徒Y(jié)構(gòu)中底部電極上的主動(dòng)區(qū)域的形狀而得名。該種結(jié)構(gòu)系形成小電極區(qū)域，使之與較大區(qū)域的相變化材料連接，同時(shí)通常利用較大的電極與相變化材料的另一面連接。電流由小接點(diǎn)區(qū)域流向大接點(diǎn)區(qū)域者，可用做存儲(chǔ)單元的讀取、設(shè)定、與復(fù)位操作。小電極區(qū)域可將電流密度集中于接觸點(diǎn)上，因此相變化材料中的主動(dòng)區(qū)域可限制在接近于接觸點(diǎn)的小區(qū)域中。舉例而言，參見(jiàn)Annetal.,"Highlyreliable50nmcontactcelltechnologyfor256MbPRAM",VLSITechnology2005DigestofTechnicalPapers,第98至99頁(yè)，2005年6月4日；Denison,國(guó)際公開(kāi)號(hào)WO2004/055916A2"PhaseChangeMemoryandMethodTherefore",公開(kāi)日期2004年7月1日；以及Songetal.,美國(guó)專利申請(qǐng)公開(kāi)號(hào)US2005/0263829Al,"SemiconductorDevicesHavingPhaseChangeMemoryCells,ElectronicSystemsEmployingtheSameandMethodsofFabricatingtheSame",公開(kāi)日期2005年12月1日。用以制造非常微小底電極的一先前技術(shù)，例如Ahnetal.所發(fā)表的7論文所述，稱為介層孔中栓塞工藝，并且包括形成一介電填充層于存儲(chǔ)單元的存取電路之上、在介電填充層中刻蝕介層孔以形成一開(kāi)口而制造接點(diǎn)連接至此電路、以及沉積電極材料于此介層孔中。所生成的結(jié)構(gòu)接著被平面化以將介層孔中的電極材料外露。接著沉積相變化材料并圖案化，以連接至電極。雖然此介層孔中栓塞工藝技術(shù)適用于形成非常微小的底電極結(jié)構(gòu)，但此技術(shù)也被證實(shí)有可靠性以及良率的問(wèn)題。舉例而言，如Ahnetal.所言，研究證實(shí)此方法難以在非常微小的介層孔與其底部以下的存取電路之間，形成可靠的電連接。此缺憾造成存儲(chǔ)單元陣列中的某些存儲(chǔ)單元永久地與存取電路之間形成斷路。請(qǐng)同日寸參見(jiàn)Horii,etal.，"ANovelsoTechnologyUsingN-dopedGeSbTeFilmsforPhaseChangeRAM,"2003SymposiumonVLSITEechnology,DigestofTechnicalPapers;Hwang,etal,，"FullIntegrationandReliabilityEvaluationofPhase-ChangeRAMBasedon0.24um-CMOS-Technologies,"2003SymposiumonVLSITechnology,DigestofTechnicalPapers;Lai,etal.,"OUM-180nmNonvolatileMemoryCellElementTechnologyforStandAloneandEmbeddedApplications,"IEDM2001.此外，Ahnetal.亦提到在介層孔中栓塞工藝中，難以確保在針對(duì)存儲(chǔ)單元陣列進(jìn)行平面化工藝后，栓塞電極所外露的頂端面積為均勻的。由于底電極的上表面積會(huì)影響在相變化材料中的電流密度，并且是此類型相變化存儲(chǔ)單元的閾值尺寸之一，故接點(diǎn)區(qū)域的變化會(huì)導(dǎo)致在單一陣列中各存儲(chǔ)單元產(chǎn)生劇烈的操作變化。在形成介層孔中栓塞電極時(shí)會(huì)產(chǎn)生另一個(gè)問(wèn)題，其原因在于難以均勻地填充介層孔。尤其，因?yàn)樵谖⑿】锥粗械谋∧こ练e動(dòng)力學(xué)特性，使得所生成的栓塞可能包括一空洞，因?yàn)樵谶€沒(méi)有完全填滿之前介層孔的頂端就已經(jīng)封閉了。將此結(jié)構(gòu)平面化之后可能會(huì)將空洞暴露出來(lái)，因而在電極栓塞的上表面生成一個(gè)孔洞。后續(xù)在電極上形成相變化材料層的時(shí)候，這些孔洞可能會(huì)造成問(wèn)題。用以制造具有柱狀底電極的傘狀存儲(chǔ)單元的另一技術(shù)，是描述于本發(fā)明申請(qǐng)人的另一審査中美國(guó)專利申請(qǐng)案11/764,678，其申請(qǐng)日為2007/6/18。此外，在Ahnetal.的方法中所制造的介層孔，是利用光刻工藝而制造，而光刻工藝具有最小特征尺寸，因此典型地其所生成的介層孔的直徑，會(huì)有最大達(dá)最小特征尺寸的5%的變化量。在某些方法中，側(cè)壁是形成于介層孔中，以減少用于形成電極的介層孔的截面積，進(jìn)而降低存儲(chǔ)單元的閾值尺寸。此側(cè)壁形成工藝牽涉到側(cè)壁材料的順形沉積，其在介層孔的側(cè)壁具有均勻的厚度，并因此將介層孔的尺寸變異帶入到閾值尺寸本身。相似的，在美國(guó)專利申請(qǐng)案號(hào)No.11/764,678號(hào)中所使用的方法，柱狀結(jié)構(gòu)是利用一光刻工藝而對(duì)光刻膠進(jìn)行圖案化、接著修剪圖案中的光刻膠元件以減少其在最小光刻特征尺寸下的尺寸。經(jīng)修剪的光刻膠元件是用以做為形成底電極的刻蝕掩膜，并定義存儲(chǔ)單元的閾值尺寸。此工藝也把光刻膠元件的最小特征尺寸變異帶到存儲(chǔ)單元的閾值尺寸中。因此，對(duì)于大約為90納米的光刻最小特征尺寸而言，其在一陣列之中大約有5%的分布，其介層孔直徑可以的變異最多可達(dá)4.5納米。此4.5納米變異是根據(jù)先前技術(shù)而實(shí)施在次光刻特征尺寸中。因此，一底電極表面其名義上的直徑為30納米、并且利用先前技術(shù)所形成者，在整個(gè)陣列中可能會(huì)有4.5納米的直徑變化，對(duì)于一圓形表面而言，可能會(huì)有大約30%的關(guān)鍵接點(diǎn)面積變異。一可編程電阻存儲(chǔ)單元的閾值尺寸變異會(huì)減低其良率，并且使得從此存儲(chǔ)單元進(jìn)行程序化與讀取的技術(shù)變得更復(fù)雜。因此，較佳是可提供一種可靠的方法，以制造一存儲(chǔ)單元結(jié)構(gòu)其對(duì)于底電極的閾值尺寸以及與底電極進(jìn)行電連接的完整性方面，具有自動(dòng)收斂的控制，而此種結(jié)構(gòu)則適用于高密度集成電路存儲(chǔ)元件中。
發(fā)明內(nèi)容有鑒于此，本發(fā)明是有關(guān)于一種基于傘狀結(jié)構(gòu)的相變化存儲(chǔ)單元元件，其中介于存儲(chǔ)元件與底電極之間的接點(diǎn)面積閾值尺寸會(huì)在陣列之間收縮至一小范圍內(nèi)，而與制造此裝置的光刻工藝或是其它工藝所造成的變異無(wú)關(guān)。一種實(shí)施此存儲(chǔ)單元的工藝包括提供一具有接點(diǎn)陣列的襯底，該接點(diǎn)與存取電路耦接。一分離層形成于一接點(diǎn)陣列上以自該存儲(chǔ)元件與襯底分離。在一特定實(shí)施例中，此分離層或許可以包括一作為刻蝕停止材料的氮化硅。之后，形成一具有與此分離層不同刻蝕特性的圖案化層如二氧化硅或類似材料于該分離層之上。一個(gè)稱為掩膜開(kāi)口陣列，利用光刻工藝形成于圖案化層之上。此掩膜開(kāi)口是使用一個(gè)停止于分離層表面或之中的工藝形成。之后，刻蝕掩膜形成于此陣列的掩膜開(kāi)口中，最好是使用一工藝可以補(bǔ)償光刻工藝形成此掩膜開(kāi)口時(shí)的掩膜開(kāi)口直徑或?qū)挾鹊淖儺?。用于在分離層中形成底電極開(kāi)口的刻蝕工藝時(shí)的刻蝕掩膜會(huì)與掩膜開(kāi)口自動(dòng)對(duì)準(zhǔn)。電極材料被沉積在該多個(gè)電極開(kāi)口中，以形成一底電極陣列而連接至該接點(diǎn)陣列中的對(duì)應(yīng)接點(diǎn)。在此實(shí)施例中，存儲(chǔ)元件，如包含相變化材料的可編程電阻材料可在移除圖案化層及刻蝕掩膜后形成于存儲(chǔ)元件開(kāi)口中的底電極陣列之上。頂電極形成并與存儲(chǔ)元件連接。當(dāng)刻蝕掩膜時(shí)用以補(bǔ)償形成此陣列中掩膜開(kāi)口變異的工藝技術(shù)于此處描述。一種技術(shù)包含形成一犧牲層于該隔離層之上；以及該掩膜開(kāi)口陣列的形成步驟包括在該犧牲層中形成第一上開(kāi)口部分、并在該分隔層中形成第二下開(kāi)口部分。該第一與第二開(kāi)口部分分別具有第一與第二寬度，使得該犧牲層具有一懸凸部位。因此，此犧牲層的開(kāi)口寬度是小于此隔離層的開(kāi)口寬度。一填充材料如二氧化硅被沉積于該掩膜開(kāi)口陣列的開(kāi)口中，該工藝是致使空洞形成于該下開(kāi)口部分之中，該多個(gè)空洞的寬度是由該第一寬度與該第二寬度之間的差異所決定。非等向性地刻蝕該填充材料，以將該多個(gè)空洞打開(kāi)，并接著繼續(xù)非等向性地刻蝕該填充材料至該多個(gè)空洞底部，以將分離層裸露出來(lái)。在此情況下，該多個(gè)裸露區(qū)域的寬度實(shí)質(zhì)上等于該多個(gè)空洞的寬度。于下開(kāi)口側(cè)壁部分的填充材料定義出刻蝕掩膜。在此情況下，此刻蝕掩膜所定義的開(kāi)口尺寸變異取決于懸凸的尺寸，其是由第一寬度與該第二寬度之間的差異所決定。此尺寸無(wú)關(guān)于，且可以被控制于一個(gè)遠(yuǎn)小于，由光刻工藝所導(dǎo)致的存儲(chǔ)元件開(kāi)口變異的尺寸。在一替代工藝中所述，該工藝包含在形成該掩膜開(kāi)口后，由該陣10列的掩膜開(kāi)口內(nèi)移除該刻蝕掩膜。在該電極開(kāi)口內(nèi)及該陣列的掩膜開(kāi)口上沉積電極材料。該電極材料非等向性刻蝕而保留在該掩膜開(kāi)口內(nèi)的電極材料的側(cè)壁，以及該電極開(kāi)口內(nèi)的底電極。舉例來(lái)說(shuō)，使用一旋轉(zhuǎn)涂布工藝來(lái)填充所得的開(kāi)口，然后使用化學(xué)機(jī)械拋光法來(lái)移除圖案化的金屬層，以暴露出在該陣列隔離層的底電極。在另一替代工藝中，在移除該刻蝕掩膜之前，在該電極開(kāi)口內(nèi)沉積該電極材料，并實(shí)質(zhì)地填充該掩膜開(kāi)口。使用一化學(xué)機(jī)械拋光法來(lái)暴露出在該陣列中分離層中的底電極。在該底電極之上沉積可編程電阻材料。形成包含該可編程電阻材料上的位線的頂電極結(jié)構(gòu)。此處所描述的一種存儲(chǔ)裝置，包括一襯底包括存取元件陣列，其具有一對(duì)應(yīng)的接點(diǎn)陣列及多條字線與存取元件陣列耦接。一分離層于襯底與字線陣列之上。一底電極陣列包含柱狀電極材料通過(guò)此分離層與對(duì)應(yīng)的接點(diǎn)陣列連接。一存儲(chǔ)元件陣列包含可編程電阻材料于底電極上，并與其連接。多條位線與存儲(chǔ)元件中的可編程電阻材料電性連接，以提供自底電極通過(guò)對(duì)應(yīng)的可編程電阻材料元件至外圍電路的電流路徑。在此處所描述的，在此陣列中的存儲(chǔ)元件，各自具有寬度是落在由形成其的光刻工藝及其它圖案化工藝所決定的一分布區(qū)間之內(nèi)。此底電極陣列中的底電極具有與形成此存儲(chǔ)元件圖案化工藝無(wú)關(guān)的另一分布區(qū)間內(nèi)的寬度。此處所描述的實(shí)施例技術(shù)中，底電極的寬度變化量范圍不超過(guò)3納米，遠(yuǎn)小于使用光刻技術(shù)所能達(dá)到的。因此，此陣列中一特定存儲(chǔ)元件的寬度會(huì)與此陣列中另一特定存儲(chǔ)元件的寬度相差最多達(dá)到一特定存儲(chǔ)元件寬度的5%到10%。相對(duì)而言，此與特定存儲(chǔ)元件連接的底電極上表面寬度之間的差異，其遠(yuǎn)小一特定存儲(chǔ)元件寬度的5%到10%。舉凡本發(fā)明的實(shí)施例、特征、目的及優(yōu)點(diǎn)等將可透過(guò)下列具體實(shí)施方式及所附圖式獲得充分了解。圖1是繪示依據(jù)本發(fā)明揭露一實(shí)施例的集成電路裝置的方塊圖。圖2是繪示本發(fā)明的圖1中一部分概要代表的存儲(chǔ)陣列。圖3A是繪示依據(jù)本發(fā)明揭露一實(shí)施例的一存儲(chǔ)單元剖面圖，其具有自動(dòng)對(duì)準(zhǔn)及置中的底電極。圖3B是繪示本發(fā)明的圖3A中一存儲(chǔ)單元的該存儲(chǔ)元件及底電極的平視圖。圖4是繪示依據(jù)本發(fā)明揭露一實(shí)施例的存儲(chǔ)單元陣列的剖面圖，所示的一半導(dǎo)體襯底包含存取電路。圖5至圖13是繪示根據(jù)本發(fā)明實(shí)施例的一可編程電阻存儲(chǔ)單元陣列的制造流程的不同階段。圖14是繪示一替代工藝來(lái)取代圖11至圖13可編程電阻存儲(chǔ)單元陣列的制造流程。圖15至圖18是繪示一可編程電阻存儲(chǔ)單元陣列更進(jìn)一步的制造流程。圖19是繪示所發(fā)明所述的一種補(bǔ)償在上述使用光刻工藝以形成閾值尺寸刻蝕掩膜中特征尺寸變動(dòng)的方法。圖20是繪示在所選擇的存儲(chǔ)單元中一存儲(chǔ)陣列閾值尺寸變化的啟發(fā)式圖式。主要元件符號(hào)說(shuō)明10集成電路11存儲(chǔ)陣列12字線或(列)譯碼器13、34、35、61、62字線14位線或(行)譯碼器15、36、37、91位線16總線17感應(yīng)放大器及數(shù)據(jù)輸入結(jié)構(gòu)18數(shù)據(jù)總線19數(shù)據(jù)輸入線20其它電路21數(shù)據(jù)輸出線22控制器23偏壓安排供應(yīng)電壓及電流源24、25、26、27存取晶體管28、29、30、31相變化元件32、60源極線33源極線終端38存儲(chǔ)單元結(jié)構(gòu)39、59襯底41頂電極結(jié)構(gòu)42接點(diǎn)43層間介電層45存取裝置46分離層47圖案化層48底電極49介電材料54存儲(chǔ)元件56行選擇電路57、58存儲(chǔ)單元陣列59半導(dǎo)體襯底61、62字線63、64摻雜區(qū)域66犧牲層67、88掩膜68介層孔70電極層71位線72懸凸部位73U上開(kāi)口區(qū)段73L下開(kāi)口區(qū)段74、75寬度76懸凸尺寸77填充材料77a刻蝕掩膜78自動(dòng)對(duì)準(zhǔn)空洞80底電極開(kāi)口81頂表面82、94存儲(chǔ)元件開(kāi)口83、93電極材料層84底電極86、95存儲(chǔ)材料層87頂電極材料層88相變化存儲(chǔ)材料構(gòu)件92電極材料119、121存儲(chǔ)單元131、134頂表面140、103a、103b、106a、106b底電極102存儲(chǔ)材料矩形區(qū)塊102a、102b存儲(chǔ)元件寬度104存儲(chǔ)元件108頂電極材料130旋轉(zhuǎn)涂布142金屬接地線146覆蓋層148頂接點(diǎn)149位線具體實(shí)施例方式以下將參照?qǐng)Dl至圖20來(lái)詳述本發(fā)明。14參照?qǐng)D1，依據(jù)本發(fā)明可制作的一種集成電路10的簡(jiǎn)化示意方塊圖。電路10包含存儲(chǔ)陣列11，其是利用此處所描述的具有自動(dòng)收斂閾值尺寸的底電極的相變化存儲(chǔ)單元。一字線(或列)譯碼器12與多條字線13具有電性通信，且安排于此存儲(chǔ)陣列11的列方向上。位線(或行)譯碼器14與多條位線15具有電性通信，以由存儲(chǔ)陣列11中的相變化存儲(chǔ)單元沿著行方向上進(jìn)行讀取數(shù)據(jù)或?qū)懭霐?shù)據(jù)。地址經(jīng)由總線16，提供至字線譯碼器12以及位線譯碼器14。方塊17中的感應(yīng)放大器與數(shù)據(jù)輸入結(jié)構(gòu)，包含讀取、設(shè)置及復(fù)位模式的電流源，經(jīng)由數(shù)據(jù)總線18與位線譯碼器14耦合。數(shù)據(jù)由集成電路10上的輸入/輸出端，或由集成電路IO之上的其它內(nèi)部或外部的數(shù)據(jù)源到經(jīng)由數(shù)據(jù)輸入線19，到達(dá)方塊17的數(shù)據(jù)輸入結(jié)構(gòu)。在此例示實(shí)施例中，集成電路10亦包含其它電路20，例如可為通用目的的處理器、特殊目的的應(yīng)用電路、或由相變化存儲(chǔ)單元陣列支持的模塊組合，提供系統(tǒng)單芯片的功能。數(shù)據(jù)由方塊17中的感應(yīng)放大器，經(jīng)過(guò)數(shù)據(jù)輸出線21，到達(dá)集成電路10的輸入/輸出端，或者到達(dá)集成電路10的其它內(nèi)部或外部數(shù)據(jù)終端。本實(shí)施例采用控制器22，其是利用偏壓安排狀態(tài)機(jī)器，控制偏壓安排供應(yīng)電壓及電流源23的狀態(tài)，例如讀取、程序化、擦除、擦除驗(yàn)證、以及程序化驗(yàn)證電壓或電流供應(yīng)給字線及位線，并使用一存取控制過(guò)程控制字線/源極線的操作?？刂破?2可采用習(xí)知技術(shù)所使用的特殊目的邏輯電路。在另一替代實(shí)施例中，控制器22包含一通用目的處理器，其可整合至相同集成電路，以執(zhí)行計(jì)算機(jī)程序，藉以控制裝置的運(yùn)作。在又一實(shí)施例中，可采用特殊目的邏輯電路與通用目的處理器的組合，以完成控制器22。如圖2所示，陣列11的各存儲(chǔ)單元包含一個(gè)存取晶體管(或其它存取裝置，例如二極管)、以及相變化元件，其中四個(gè)存取晶體管是繪示如24、25、26、27，而四個(gè)相變化元件是繪示如28、29、30、31。各存取晶體管24、25、26、27的源極是共同連接至一源極線32，源極線32在一源極線終端33結(jié)束。在另一實(shí)施例中，這些選擇裝置的源極線之間不具電性連接，而可以獨(dú)立控制。多條字線13(包括字線34與35)沿著第一方向平行延伸。字線34、35與字線譯碼器12具有電性通信。存取晶體管24、26的柵極連接至一共同字線(例如字線34)，而存取晶體管25、27的柵極共同連接至字線35。圖中顯示多條位線15(包括位線36、37)。相變化元件28連接于存取晶體管24的漏極與位線36，而相變化元件29連接于存取晶體管25的漏極與位線36。相似地，相變化元件30連接于存取晶體管26的漏極與位線37，而相變化元件31連接于存取晶體管27與位線37。需注意的是，在圖中為了方便起見(jiàn)，僅繪示四個(gè)存儲(chǔ)單元，在實(shí)務(wù)中，陣列l(wèi)l可包括上千個(gè)至上百萬(wàn)個(gè)此種存儲(chǔ)單元。同時(shí)，亦可使用其它陣列結(jié)構(gòu)。圖3A是顯示根據(jù)本發(fā)明一實(shí)施例具有自動(dòng)收斂閾值尺寸的底電極的存儲(chǔ)單元結(jié)構(gòu)38的剖面示意圖。此外，此底電極基本上位于此存儲(chǔ)元件54表底面的中央。此存儲(chǔ)單元結(jié)構(gòu)38形成于包含接點(diǎn)陣列的襯底39上，例如一層間介電層43的接點(diǎn)42。一包含介電材料49與一如電極48的底電極陣列的分離層46，將此接點(diǎn)陣列與上方的存儲(chǔ)元件54分隔。此底電極陣列系與接點(diǎn)陣列對(duì)準(zhǔn)，例如底電極48與接點(diǎn)42電性連接。此接點(diǎn)42具有一底表面與一存取元件45連接，例如由一字線所控制的一晶體管或二極管，以與參考電壓線耦接。一包含介電材料與一包含元件54的相變化存儲(chǔ)元件陣列的分離層，于分離層46之上，與底電極陣列對(duì)準(zhǔn)。一頂電極結(jié)構(gòu)41于此存儲(chǔ)元件陣列之上，且與可編程電阻材料于存儲(chǔ)元件54連接。此頂電極結(jié)構(gòu)41與行選取電路56及其它習(xí)知的元件耦接以完成此陣列。存儲(chǔ)元件的實(shí)施例，包含利用相變化的存儲(chǔ)材料，其中包含硫?qū)倩锊牧弦约捌渌牧希鳛榇鎯?chǔ)元件54。硫?qū)倩锟赡馨?O)、硫(S)、硒(Se)、碲(Te)等四種元素，為元素周期表第VIA族的一部分。硫?qū)倩锇蜃逶氐幕衔?，以及一種正電性較強(qiáng)的元素或化合物基(radical);硫?qū)倩锖辖饎t包含硫族元素與其它元素的組合，例如過(guò)渡金屬。硫?qū)倩锖辖鹜ǔ０环N以上的元素周期表第IVA族元素，例如鍺(Ge)和錫(Sn)。通常，硫?qū)倩锖辖鹬邪环N以上的銻(Sb)、鎵(Ga)、銦(In)、與銀(Ag)元素。文獻(xiàn)中己有許多種類的相變化存儲(chǔ)器材料，例如下列合金Ga/Sb、In/Sb、In/Se、Sb/Te、Ge/Te、Ge/Sb/Te、In/Sb/Te、Ga/Se/Te、Sn/Sb/Te、In/Sb/Ge、Ag/In/Sb/Te、Ge/Sn/Sb/Te、Ge/Sb/Se/Te、以及Te/Ge/Sb/S。Ge/Sb/Te的合金家族中，許多合金組合均可作為相變化存儲(chǔ)器材料，此類組合可特定為TeaGebSb1(MHa+b)，其中a與b代表原子百分比，總原子組成為100%。已有研究人員指出，效能最佳的合金，其沉積材料中的Te平均濃度均低于70y。，通常低于60%，而其范圍多為23%至58%之間，最佳濃度又為48%至58%的Te。Ge的濃度則為5。/。以上，范圍約為8%至30%之間，通常低于50%。最佳實(shí)施例中，Ge的濃度范圍約為8%至40%。此一組成中，最后一項(xiàng)主要組成元素為Sb。(Ovshinsky，112patent,columns10-11)。另一研究人員所評(píng)估的特定合金包含Ge2Sb2Te5、GeSb2Te4、與GeSb4Te7(NoboruTamada,"PotentialofGe國(guó)Sb-TePhase-ChangeOpticalDisksforHigh-Data-Rate-Recording",SPIEv.3109，pp.28-37(1997))。就更為普遍的面向，過(guò)渡金屬，例如絡(luò)(Cr)、鐵(Fe)、鎳(Ni)、鈮(Nb)、鈀(Pd)、鉬(Pt)，與上述元素的合金，均可能與Ge/Sb/Te組成相變化合金，并使其具備程序可編程電阻的性質(zhì)。可作為存儲(chǔ)器材料的特定范例，見(jiàn)于Ovshinsky，112atcolumn11-13，此處的所載的范例即為參考上述文獻(xiàn)所為的組合。在某些實(shí)施例中，可在硫?qū)倩锛捌渌嘧兓牧现袚诫s物質(zhì)以改善使用摻雜硫?qū)倩镒鳛榇鎯?chǔ)元件的導(dǎo)電性、轉(zhuǎn)換溫度、熔化溫度及其它等性質(zhì)。代表性的摻雜物質(zhì)為氮、硅、氧、二氧化硅、氮化硅、銅、銀、金、鋁、氧化鋁、鉭、氧化鉭、氮化鉭、鈦、與氧化鈦?？蓞⒁?jiàn)美國(guó)專利第6,800,504號(hào)與美國(guó)專利申請(qǐng)US2005/0029502號(hào)。相變化合金可于一第一結(jié)構(gòu)態(tài)與第二結(jié)構(gòu)態(tài)之間切換，其中第一結(jié)構(gòu)態(tài)是指此材料大體上為非晶固相，而第二結(jié)構(gòu)態(tài)是指此材料大體上為結(jié)晶固相。這些合金系至少為雙穩(wěn)定的(bistable)。此詞匯「非晶」是用以指稱一相對(duì)較無(wú)次序的結(jié)構(gòu)，其較之一單晶更無(wú)次序性，而帶有可偵測(cè)的特征如比結(jié)晶態(tài)更高的電阻值。此詞匯「結(jié)晶」是用以指稱一相對(duì)較有次序的結(jié)構(gòu)，其較之非晶態(tài)更有次序，因此包括有可偵測(cè)的特征例如比非晶態(tài)更低的電阻值。典型地，相變化材料可電切換至完全結(jié)晶態(tài)與完全非晶態(tài)之間所有可偵測(cè)的不同狀態(tài)。其它受到非晶態(tài)與結(jié)晶態(tài)的改變而影響的材料特中包括，原子次序、自由電子密度、以及活化能。此材料可切換成為不同的固態(tài)、或可切換成為由兩種以上固態(tài)所形成的混合物，提供從非晶態(tài)至結(jié)晶態(tài)之間的灰階部分。此材料中的電性質(zhì)亦可能隨之改變。代表性的硫?qū)倩锊牧暇哂幸韵碌奶匦訥exSbyTez，其中x:y:z=2:2:5，或其它成分為x:0~5;y:05;z:010。以氮、硅、鈦或其它元素?fù)诫s的GeSbTe亦可被使用。用來(lái)形成硫?qū)倩锊牧系氖痉斗椒?，是利用PVD濺射或磁電管(magnetron)濺射方式，其反應(yīng)氣體為氬氣、氮?dú)?、?或氦氣等以及硫?qū)倩?，在壓力?mTorr至100mTorr。此沉積歩驟一般射于室溫下進(jìn)行。一長(zhǎng)寬比為15的準(zhǔn)直器(collimator)可用以改良其注入表現(xiàn)。為了改善其注入表現(xiàn)，亦可使用數(shù)十至數(shù)百伏特的直流偏壓。另一方面，同時(shí)合并使用直流偏壓以及準(zhǔn)直器亦是可行的。有時(shí)需要在真空中或氮?dú)猸h(huán)境中進(jìn)行一沉積后退火處理，以改良硫?qū)倩锊牧系慕Y(jié)晶態(tài)。此退火處理的溫度典型地是介于IOO'C至400°C，而退火時(shí)間則少于30分鐘。硫?qū)倩锊牧系暮穸认惦S著細(xì)胞結(jié)構(gòu)的設(shè)計(jì)而定。一般而言，硫?qū)倩锏暮穸却笥?納米者可以具有相變化特性，使得此材料展現(xiàn)至少雙穩(wěn)定的電阻態(tài)，雖然在某些實(shí)施例中亦合適于更薄的厚度。使用GST或是類似硫?qū)倩锏拇鎯?chǔ)單元實(shí)施例中，合適作為此例示實(shí)施例中的頂電極及底電極的材料包含氮化鈦、氮化鉭、鎢及摻雜硅。或是替代地，電極可以是氮化鋁鈦、氮化鋁鉭等，或是其它導(dǎo)體可為由鈦、鎢、鉬、鋁、鉭、銅、鉬、銥、鑭、鎳、釕、及氧的群組中所選出的一元素或者多種元素。圖3B是顯示根據(jù)本發(fā)明一實(shí)施例具有自動(dòng)收斂閾值尺寸的底電極48的存儲(chǔ)單元結(jié)構(gòu)38的平面示意圖?？删幊屉娮璨牧蠘?gòu)成的存儲(chǔ)元件54與底電極48的頂表面如圖中所示。此底電極48的頂表面區(qū)域是由虛線表示以指示此底電極48是位于相變化存儲(chǔ)元件54的下方。如圖中所示，存儲(chǔ)元件54是圓柱型，且具有一直徑(也稱為寬度)等于F，其最好是用于形成此存儲(chǔ)元件54的光刻工藝的最小特征尺寸。此底電極48是柱狀，且其在此實(shí)施例中也具有圓形上表面，其具有一直徑(也稱為寬度)等于CD(特征尺寸)，其是此存儲(chǔ)單元的一特征尺寸。此尺寸F會(huì)根據(jù)形成此介層孔的光刻與刻蝕工藝而在一區(qū)間AF內(nèi)變動(dòng)。此尺寸CD是與一用來(lái)補(bǔ)償AF變動(dòng)的工藝相關(guān)，則因此CD會(huì)在小于AF的區(qū)間內(nèi)變動(dòng)。此用來(lái)補(bǔ)償AF變動(dòng)的工藝會(huì)導(dǎo)致特征尺寸CD自動(dòng)收斂至一更小的區(qū)間ACD，以改善此存儲(chǔ)陣列操作的均勻性，并改善良率及簡(jiǎn)化所需的感應(yīng)及程序化電路。圖4是顯示根據(jù)本發(fā)明一實(shí)施例存儲(chǔ)單元57、58陣列的剖面示意圖，其是顯示于一半導(dǎo)體襯底59上的存取電路與層間介電層43的接點(diǎn)42陣列耦接。字線61、62和源極線60形成于層間介電層43中。半導(dǎo)體襯底59內(nèi)的摻雜區(qū)域63、64是作為存取晶體管的終端。于柵極介電層之中的字線61、62是作為存取晶體管的柵極，以耦接至共同源極線60的接點(diǎn)42。在其它的實(shí)施例中，此存取電路可以利用二極管來(lái)取代晶體管，以消除字線的需要。在此實(shí)施例中，一存儲(chǔ)元件54作為兩個(gè)存儲(chǔ)單元57和58中的可編程元件。一電極層70于此存儲(chǔ)元件54之上，且隨后會(huì)與位線71耦接。圖5至圖15根據(jù)本發(fā)明一第一實(shí)施例制作如前述存儲(chǔ)單元的制作流程步驟示意圖，為了簡(jiǎn)化起見(jiàn)僅顯示此工藝中不同階段的--單一存儲(chǔ)單元，并省略襯底內(nèi)的存取電路。圖5顯示此工藝第一步驟完成結(jié)構(gòu)的剖面示意圖，包含沉積分離層46的介電材料，一圖案化層47的介電材料以及犧牲上層66的介電材料。在此實(shí)施例中，犧牲上層及分離層包含氮化硅，而圖案化層包含氧化硅。此層次的選取是可以具有以下所描述的刻蝕選擇性。此外，也使用一光刻工藝以形成一掩膜67來(lái)定義接點(diǎn)42之上的開(kāi)口陣列。圖6顯示此工藝第二步驟完成結(jié)構(gòu)的剖面示意圖，其中使用掩膜67來(lái)形成結(jié)構(gòu)之上的介層孔68。此介層孔68是先利用第一刻蝕通過(guò)犧牲層66，其是使用適用于犧牲層的刻蝕配方，以形成一上方開(kāi)口段。然后再利用第二刻蝕，或繼續(xù)使用第一刻蝕假如刻蝕工藝可以共享的話，通過(guò)圖案化層47，而在抵達(dá)接點(diǎn)42之前停止于分離層46之上或之中。此介層孔68延伸通過(guò)犧牲層66和圖案化47層，而裸露分離層的上表面。此介層孔68的直徑或?qū)挾茸詈檬桥c使用工藝的最小特征尺寸相近，通常是一光刻最小特征尺寸，以形成此開(kāi)口。使用傳統(tǒng)的光刻技術(shù)，此介層孔68的直徑或?qū)挾瓤梢允谴蠹s90納米，且通常在5%到10%的范圍內(nèi)變異，其相當(dāng)于大約是4.5納米到9納米。圖7顯示此工藝第三步驟完成結(jié)構(gòu)的剖面示意圖，其中介層孔68會(huì)被進(jìn)行選擇性的側(cè)削工藝，例如使用稀釋的氫氟酸溶液以緩慢地除去圖案化層中的氧化硅，然而保留犧牲層66和分離層46中的氮化硅。此介層孔68則會(huì)包含一上方開(kāi)口段73U其具有一第一寬度74，以及一下方開(kāi)口段73L其具有一第二寬度75。此懸凸72部分的尺寸是相當(dāng)于寬度74和75差距的一半，而以懸凸尺寸76表示。此懸凸尺寸76是由此選擇性刻蝕工藝所決定，且此懸凸尺寸可以于此陣列之中是均勻的，并不會(huì)被尺寸F的變異所嚴(yán)重影響(見(jiàn)以下圖21及圖22中的討論)。在替代的工藝中，此上方犧牲層包含一材料可以選擇性的擴(kuò)展以形成懸凸。舉例而言，使用多晶硅作為上方犧牲層材料，將圖6中的結(jié)構(gòu)氧化會(huì)導(dǎo)致長(zhǎng)出懸凸72部分而不會(huì)增加分離層46或圖案化層47的體積。圖8顯示一化學(xué)氣相沉積所生成填充材料77，例如一非晶硅或其它材料，之后的剖面示意圖，其是使用一工藝可以大致相同的速率在上方開(kāi)口段73U及一下方開(kāi)口段73L側(cè)壁長(zhǎng)出一氧化硅層，導(dǎo)致在填充內(nèi)部時(shí)會(huì)在開(kāi)口上方封閉完成前形成一空洞78。其它具有在高深寬比介層孔內(nèi)長(zhǎng)出順形層能力且刻蝕特性搭配的材料也可以作為填充材料77。此外，其它工藝，例如原子層沉積、物理氣相沉積、低壓化學(xué)氣相沉積(LPCVD)或是高密度等離子體化學(xué)氣相沉積(HDPCVD)可以視所使用材料及幾何形狀被用來(lái)沉積填充材料77。此填充沉積會(huì)在下方開(kāi)口段73L的填充材料77內(nèi)產(chǎn)生一自動(dòng)對(duì)準(zhǔn)空洞78。此空洞78的橫向尺寸或?qū)挾戎饕蓱彝钩叽?6所控制，且會(huì)由上方開(kāi)口段73U和下方開(kāi)口段73L的沉積速率而改變，而與形成此開(kāi)口的光刻工藝無(wú)關(guān)。圖9顯示一結(jié)構(gòu)剖面示意圖，是在使用非等向性刻蝕工藝刻蝕通過(guò)填充材料77以打開(kāi)此空洞78之后，然后再繼續(xù)刻蝕直到位于空洞的下的分離層區(qū)域69被裸露出來(lái)為止，以在介層孔側(cè)邊形成一作為刻蝕掩膜77a的側(cè)壁子。此掩膜77a是作為后續(xù)工藝的刻蝕掩膜，其具有一開(kāi)口尺寸大致由此空洞尺寸所決定。此非等向刻蝕也除去此犧牲層66。因此，此用來(lái)形成刻蝕掩膜的工藝可以補(bǔ)償此介層孔尺寸F的變異，如同圖8所描述的一般，也會(huì)在以下圖19及圖20中進(jìn)一步解釋。之后，使用另一刻蝕工藝刻蝕通過(guò)分離層46至此接點(diǎn)42的上表面81以創(chuàng)造一底電極開(kāi)口80。此底電極開(kāi)口80是利用非等向性刻蝕其會(huì)與掩膜77a對(duì)準(zhǔn)。請(qǐng)參閱圖11，掩膜77a使用一刻蝕工藝移除，例如一使用KOH或TMAH的濕刻蝕，以重新打開(kāi)介層孔，在圖案化層47中創(chuàng)造存儲(chǔ)元件開(kāi)口82，其會(huì)與底電極開(kāi)口80自動(dòng)對(duì)準(zhǔn)，且會(huì)置于存儲(chǔ)元件開(kāi)口82中央處。如圖12所示，一電極材料層83被沉積，可以使用例如化學(xué)氣相沉積，在圖11屮結(jié)構(gòu)之上以注入底電極開(kāi)口80中，形成底電極84，留下一電極材料層于此分離層46的一部分的上表面的上，于存儲(chǔ)元件開(kāi)口82內(nèi)，且沿著存儲(chǔ)元件開(kāi)口82內(nèi)側(cè)壁，并在此圖案化層47的一部分的上表面的上。較佳實(shí)施例中，與存儲(chǔ)元件連接的底電極的全部或部分，包含一電極材料，例如氮化鈦或者其它可與存儲(chǔ)元件的相變化材料兼容的導(dǎo)體。其它種類的導(dǎo)體，諸如鋁、鋁合金、氮化鈦、氮化鉭、氮化鋁鈦、氮化鋁鉭等，可應(yīng)用于拴塞結(jié)構(gòu)、頂部與底部電極結(jié)構(gòu)。其它導(dǎo)體可為由鈦、鴇、鉬、鋁、鉭、銅、鉑、銥、鑭、鎳、釕、及氧的群組中所選出的一元素或者多種元素。氮化鈦為較佳實(shí)施例，因其與GST(如上述)存儲(chǔ)元件具有較佳接點(diǎn)、且為半導(dǎo)體制作通常使用的材料、同時(shí)可在GST轉(zhuǎn)換的較高溫度提供較佳的擴(kuò)散勢(shì)壘，通常約在60(TC至70(TC的范圍。圖13顯示此工藝的下一階段，其中存儲(chǔ)單元開(kāi)口82被旋轉(zhuǎn)涂布130填滿，例如以形成一更平坦的表面131，以為化學(xué)機(jī)械拋光作準(zhǔn)備。料92于移除掩膜77a之前被沉積，覆蓋于此結(jié)構(gòu)及填滿底電極開(kāi)口80以形成底電極84。此完成結(jié)構(gòu)已足夠平坦而不必在進(jìn)行化學(xué)機(jī)械拋光的一旋轉(zhuǎn)涂布步驟。圖15顯示此工藝的下一階段，在施以化學(xué)機(jī)械拋光之后，圖13或圖14中的結(jié)構(gòu)會(huì)裸露底電極陣列中的底電極84上表面134。此化學(xué)機(jī)械拋光或其它平坦化刻蝕，除去圖案化層及其掩膜，會(huì)停止于此分離層之上或之內(nèi)，保留住狀底電極的上表面裸露出來(lái)。圖16顯示此工藝的下一階段，其是一延展剖面圖，其中顯示底電極陣列中的兩個(gè)底電極84、140，其是位于對(duì)應(yīng)的接點(diǎn)之上，例如襯底上接點(diǎn)陣列中的兩個(gè)接點(diǎn)42、141，并與其連接。圖中也顯示一金屬接地線142其與之前所描述圖4中的存取電路的地接點(diǎn)耦接。于圖15顯示的平坦化之后，一存儲(chǔ)材料層86，例如GST，被全面覆蓋沉積于底電極陣列之上。之后，一頂電極材料層87被沉積于存儲(chǔ)材料層86之上。此頂電極可以是與底電極相同的材料，包含之前所討論過(guò)的材料或是為了與選取存儲(chǔ)材料兼容或是其它因素而選取其它合適的材料。--光刻形成的掩膜88，例如光刻膠掩膜圖案化于接點(diǎn)陣列之上以定義存儲(chǔ)元件。在此例子中，此掩膜88定義一長(zhǎng)方形區(qū)塊自左方底電極84延伸通過(guò)此區(qū)域及接地線142而至右方底電極140。圖17顯示工藝下一階段的剖面圖，其是沿著一源極線142之上而平行的存儲(chǔ)元件的剖面，而正交于圖16所示的方向。在利用掩膜88的圖案刻蝕頂電極材料87及存儲(chǔ)材料86之后，定義出包含一長(zhǎng)方形區(qū)塊存儲(chǔ)材料102及頂電極材料108的存儲(chǔ)元件，移除此掩膜88，而提供一存儲(chǔ)單元陣列。如圖中所示，一覆蓋層146被形成于長(zhǎng)方形區(qū)塊存儲(chǔ)材料102及頂電極材料108之上，在此實(shí)施例中包含氮化硅，以保護(hù)存儲(chǔ)元件封閉端的存儲(chǔ)材料。之后，一層間介電填充層145被施加，且使用例如化學(xué)機(jī)械拋光加以平坦化。頂電極接點(diǎn)介層孔于層間介電填充層145，且注入接點(diǎn)材料，例如鎢或銅，已形成頂接點(diǎn)148。此存儲(chǔ)元件頂接點(diǎn)的位置在此實(shí)施例中，是位于介于源極線142之上的底電極之間，以允許兩個(gè)鄰近的存儲(chǔ)單元分享一個(gè)頂接點(diǎn)148。此完成結(jié)構(gòu)然后覆蓋一金屬層再圖案化定義出位線149。圖18是顯示一陣列的布局圖，其具有由圖16和圖17定義的一圖案。字線105a、105b與襯底上的源極線107平行。底電極103a、103b、106a、106b延伸至由字線105a、105b所控制的晶體管漏極終端。此存儲(chǔ)元件102延伸穿過(guò)底電極103a、103b上方。而頂電極接點(diǎn)148延伸介于存儲(chǔ)元件102之上的頂電極間至位線101a。類似地，一存儲(chǔ)元件104延伸穿過(guò)底電極106a、106b上方。而頂電極接點(diǎn)149延伸介于存儲(chǔ)元件104之上的頂電極間至位線101b。金屬位線101a、101b于存儲(chǔ)元件之上而延伸于一與字線正交的方向上。在此工藝中的存儲(chǔ)元件102a、102b寬度是由圖16中所描述的光刻及刻蝕工藝所決定，其產(chǎn)生如圖17中所示的尺寸F。因此，此存儲(chǔ)元件的寬度在此陣列中不同處會(huì)變動(dòng)至少AF，如同之前所描述的，且其會(huì)遠(yuǎn)寬于底電極103a、103b、106a、106b的長(zhǎng)度(和寬度)。此存儲(chǔ)元件于存儲(chǔ)陣列內(nèi)的寬度改變，僅會(huì)對(duì)于此存儲(chǔ)單元的設(shè)置及復(fù)位特性造成很小的影響，因?yàn)榕c底電極接點(diǎn)的面積會(huì)對(duì)主動(dòng)區(qū)域造成更大的影響。圖19是圖8的展視圖，參照本發(fā)明所述的自我收斂目的的特性。該存儲(chǔ)單元結(jié)構(gòu)38的閾值尺寸介于該底電極與該存儲(chǔ)材料間連接的區(qū)域。在本工藝中，這樣的閾值尺寸是由使用該刻蝕掩膜77a形成的該底電極開(kāi)口80的直徑來(lái)決定，如圖9所示。而該刻蝕掩膜77a的直徑是由該圖19所示的空洞78的大小來(lái)決定。該空洞78的CD大小則由在本工藝中該懸凸尺寸O所決定，而該懸凸尺寸O在一實(shí)施例中是由該圖案化層47的選擇性刻蝕來(lái)側(cè)削該犧牲層66。在本圖的繪示中，該尺寸2X是等于圖6中所標(biāo)示的尺寸F，以及在一范圍F+AF中變動(dòng)，如同先前所討論。該尺寸0亦在一范圍0+AO中變動(dòng)。因?yàn)閭?cè)削刻蝕可有效地控制使得AO遠(yuǎn)小于AF，并實(shí)質(zhì)地與F變動(dòng)相互獨(dú)立，而該空洞形成工藝是與F的變動(dòng)互相抵消。本工藝與F變動(dòng)互相抵消的現(xiàn)象可由以下解釋理解。使用一實(shí)質(zhì)地均勻覆蓋沉積工藝來(lái)沉積該填充材料，并使其沉積在圖7中該下開(kāi)口區(qū)段73L內(nèi)的側(cè)壁上，并穿過(guò)該隔離層，以約莫相同速率下使其沉積在圖7中該上開(kāi)口區(qū)段73U內(nèi)的側(cè)壁上，穿過(guò)該犧牲層。因此，當(dāng)該填充材料層的厚度X達(dá)到在該犧牲層開(kāi)口寬度(2X二F+AF)的一半時(shí)，仍留有一空洞78在該圖案化層成長(zhǎng)的填充材料的側(cè)壁間。因?yàn)樵撻_(kāi)口是在該頂部關(guān)閉，不可能穿過(guò)該圖案化層在該下開(kāi)口區(qū)段內(nèi)有更多的成長(zhǎng)，并建立該空洞78。使用該填充沉積工藝使得在所有存儲(chǔ)單元中的開(kāi)口關(guān)閉，也因此當(dāng)頂部關(guān)閉時(shí)，該沉積材料的厚度X隨著F變動(dòng)而改變。然而。在所有存儲(chǔ)單元中該空孔的大小CD仍相等于2(0+AO)，其與F變動(dòng)互相獨(dú)立及抵消。此用于形成掩膜開(kāi)口的圖案化層在此討論的例子中被移除。然而，圖17中所顯示的存儲(chǔ)元件寬度的尺寸F是與圖5中所顯示利用刻蝕掩膜67定義的介層孔68的尺寸F近似。因此，此存儲(chǔ)元件寬度F會(huì)在存儲(chǔ)陣列中不同處改變，其是由形成其的光刻及刻蝕工藝所決定。在此處所描述元件的底電極上表面的閾值尺寸，會(huì)以較遠(yuǎn)小于存儲(chǔ)單元寬度的方式改變，而相同的原因，刻蝕掩膜開(kāi)口的尺寸，也會(huì)以較遠(yuǎn)小于掩膜開(kāi)口的方式改變。圖20是包含一存儲(chǔ)單元陣列的一存儲(chǔ)裝置的啟發(fā)式圖式，并繪示本發(fā)明所述制造一存儲(chǔ)單元陣列的特征。特別是，在一裝置上包含數(shù)以百萬(wàn)存儲(chǔ)單元的一存儲(chǔ)陣列涵蓋了一相對(duì)大面積，當(dāng)該光刻方式形成的存儲(chǔ)元件會(huì)在一范圍AF內(nèi)改變，如同先前所討論。因此，如果抽樣在該陣列中一第一部份120的一存儲(chǔ)單元，并與在該陣列中一第二部份122的另一存儲(chǔ)單元121比較，很有可能地用來(lái)形成該存儲(chǔ)元件的寬度之間的變異最大可達(dá)AF。然而，與該存儲(chǔ)元件相連接的該底電極表面的寬度，在本發(fā)明的一實(shí)施例中其變化最多僅為2AO。舉例來(lái)說(shuō)，使用一具有90納米特征尺寸的光刻工藝，在整個(gè)陣列中具有5%的變異率，則在一陣列中一存儲(chǔ)元件的寬度F變化是在4.5納米的范圍內(nèi)。由該側(cè)削刻蝕工藝或由懸凸成長(zhǎng)工藝所決定的懸凸尺寸76，在一陣列中其變異率亦為5%。如前所述，為了使CD值為40納米，該懸凸尺寸應(yīng)為20納米。如果產(chǎn)生該懸凸工藝的變異率為5%，該懸凸尺寸O在每一側(cè)可改變?yōu)?納米。在一般40納米的孔洞中這樣會(huì)使得CD值在一陣列中具有2納米或5%的變異值。這樣2納米的變異值是實(shí)質(zhì)地低于在光刻尺寸中的變異值F。相反地，在先前技術(shù)側(cè)壁子技術(shù)并無(wú)法抵消該光刻變異值，在一般40納米的孔洞中會(huì)使得其在一陣列中的變異值為4.5納米或11.25%。本發(fā)明所述的自動(dòng)收斂工藝實(shí)質(zhì)地縮小在該陣列間CD值的分布，是在一遠(yuǎn)小于4.5納米的范圍內(nèi)，包含小于3納米，是先前技術(shù)所不可能達(dá)到的分布。因此，對(duì)于一例示實(shí)施例該尺寸F，對(duì)于一般F為90納米，假設(shè)其變化在一特定范圍約5%，以及當(dāng)該CD值尺寸一般為40納米，假設(shè)變化在一特定范圍約5%，該存儲(chǔ)單元119可以具有一F尺寸寬度約92納米及一CD尺寸寬度約39納米，或該存儲(chǔ)單元121也可以具有一F尺寸寬度約88納米及一CD尺寸寬度約41納米。因此，在此例示范例中，一新穎結(jié)構(gòu)會(huì)使得存儲(chǔ)單元119的存儲(chǔ)元件所量測(cè)到的寬度與存儲(chǔ)單元121存儲(chǔ)元件的寬度改變4/92或在存儲(chǔ)單元119中F寬度的4.3%。然而，存儲(chǔ)單元119閾值尺寸的寬度與在存儲(chǔ)單元121的寬度改變2/92或在存儲(chǔ)單元119中F寬度的2.2%。因此，該釆樣存儲(chǔ)單元的閾值尺寸變化值是小于該存儲(chǔ)元件的寬度變異值，在先前技藝中是不可能的。雖然本發(fā)明已參照較佳實(shí)施例來(lái)加以描述，將為吾人所了解的是，本發(fā)明創(chuàng)作并未受限于其詳細(xì)描述內(nèi)容。替換方式及修改樣式已于先前描述中所建議，并且其它替換方式及修改樣式將為熟習(xí)此項(xiàng)技藝的人士所思及。特別是，根據(jù)本發(fā)明的結(jié)構(gòu)與方法，所有具有實(shí)質(zhì)上相同于本發(fā)明的構(gòu)件結(jié)合而達(dá)成與本發(fā)明實(shí)質(zhì)上相同結(jié)果者皆不脫離本發(fā)明的精神范疇。因此，所有此等替換方式及修改樣式系意欲落在本發(fā)明權(quán)利要求書(shū)及其均等物所界定的范疇之中。任何在前文中提及的專利申請(qǐng)案以及印刷文本，均系列為本案的參考。2權(quán)利要求1、一種用以制造一存儲(chǔ)單元陣列的方法，其特征在于，包括形成一分離層于一襯底上，該襯底具有一接點(diǎn)陣列；形成一圖案化層于位于該接點(diǎn)陣列上方的該分離層之上，該圖案化層所包括的材料具有與該分離層不同的刻蝕特性；利用一圖案化工藝形成一掩膜開(kāi)口陣列于位于該接點(diǎn)陣列上方的該圖案化層中，其中該掩膜開(kāi)口陣列中的該多個(gè)掩膜開(kāi)口的寬度是變化于一第一范圍內(nèi)，該第一范圍具有一第一變化量；利用一刻蝕工藝形成刻蝕掩膜于該掩膜開(kāi)口陣列中的該多個(gè)掩膜開(kāi)口內(nèi)以定義刻蝕掩膜開(kāi)口于該多個(gè)掩膜開(kāi)口內(nèi)，其中該多個(gè)刻蝕掩膜開(kāi)口的寬度變化于一第二范圍內(nèi)，該第二范圍具有一第二變化量，且其中該第二變化量小于該第一變化量；利用該多個(gè)刻蝕掩膜而刻蝕穿過(guò)該分離層，以定義一電極開(kāi)口陣列，以裸露該接點(diǎn)陣列中的對(duì)應(yīng)的該多個(gè)接點(diǎn)；沉積電極材料于該多個(gè)電極開(kāi)口中，以形成一底電極陣列與該接點(diǎn)陣列中所對(duì)應(yīng)的該多個(gè)接點(diǎn)連接；形成存儲(chǔ)元件于該底電極陣列中的該多個(gè)底電極之上并且與該多個(gè)底電極連接，該多個(gè)存儲(chǔ)元件包括可編程電阻材料；以及形成頂電極連接至該多個(gè)存儲(chǔ)元件。2、根據(jù)權(quán)利要求1所述的方法，其特征在于，包括在形成該多個(gè)存儲(chǔ)元件之前移除該圖案化層。3、根據(jù)權(quán)利要求1所述的方法，其特征在于，包括形成一犧牲層于該圖案化層之上；且該形成掩膜開(kāi)口陣列的步驟包括在該犧牲層中形成上開(kāi)口部分，以及在該圖案化層中形成下開(kāi)口部分，該上與下開(kāi)口部分分別具有一第一寬度與一第二寬度，該犧牲層具有懸凸部位延伸進(jìn)入該多個(gè)開(kāi)口中使得該第一寬度小于該第二寬度；通過(guò)一可在該下開(kāi)口部分形成空洞的工藝而沉積一填充材料于該掩膜開(kāi)口陣列中的該多個(gè)掩膜開(kāi)口中，該多個(gè)空洞的寬度是由該第一寬度與該第二寬度間的差異所定義；以及非等向性地刻蝕該填充材料以打開(kāi)該多個(gè)空洞，并繼續(xù)非等向性刻蝕該填充材料以將對(duì)應(yīng)至該接點(diǎn)陣列的該多個(gè)接點(diǎn)之上區(qū)域的該分離層外露，該多個(gè)區(qū)域的寬度實(shí)質(zhì)上等于該多個(gè)空洞的寬度，并且將刻蝕停止于該分離層之上或之中，留下填充材料側(cè)壁子于該多個(gè)下開(kāi)口部分的兩側(cè)以定義該多個(gè)刻蝕掩膜。4、根據(jù)權(quán)利要求3所述的方法，其特征在于，包括在刻蝕穿過(guò)該分離層時(shí)移除該犧牲層。5、根據(jù)權(quán)利要求1所述的方法，其特征在于，包括形成一可編程電阻材料層于該底電極陣列之上；形成一電極材料層于該可編程電阻材料層之上并連接至該可編程電阻材料層；圖案化該電極材料層以及該可編程電阻材料層，以形成具有頂電極的分離存儲(chǔ)元件；以及形成位線于該多個(gè)頂電極之上并且連接至該多個(gè)頂電極。6、根據(jù)權(quán)利要求5所述的方法，其特征在于，包括于該圖案化之后，形成一覆蓋層于該多個(gè)存儲(chǔ)元件之上，以密封該可編程電阻材料；以一介電填充工藝填充于該覆蓋層與該多個(gè)存儲(chǔ)元件之上；以及在該多個(gè)存儲(chǔ)元件與該多個(gè)位線之間提供穿透該介電填充層的接點(diǎn)。7、根據(jù)權(quán)利要求3所述的方法，其特征在于，其中該填充材料包括硅。8、根據(jù)權(quán)利要求1所述的方法，其特征在于，其中該分離層包括氮化硅且該圖案化層包括二氧化硅。9、根據(jù)權(quán)利要求1所述的方法，其特征在于，其中該底電極陣列包括對(duì)應(yīng)的表面連接至該可編程電阻材料，該接點(diǎn)表面的寬度小于30納米。10、一種存儲(chǔ)裝置，其特征在于，包括-襯底其包括一存取元件陣列，該存取元件陣列具有--對(duì)應(yīng)的接點(diǎn)陣列；多條字線耦接至該存取元件陣列；一分離層位于該襯底以及該多個(gè)字線之上；一底電極陣列，該底電極包括了穿透該分離層的柱狀電極材料，連接至該接點(diǎn)陣列中的對(duì)應(yīng)接點(diǎn)；一存儲(chǔ)元件陣列，該多個(gè)存儲(chǔ)元件包括可編程電阻材料連接至該底電極陣列；以及多條位線其與該多個(gè)存儲(chǔ)元件形成電性連接，提供從該多個(gè)底電極至對(duì)應(yīng)的該多個(gè)存儲(chǔ)元件的一電流路徑；其中，在該底電極陣列中的該多個(gè)底電極具有各自的寬度，其寬度是在具有小于3納米變化量的一范圍內(nèi)變動(dòng)。11、根據(jù)權(quán)利要求10所述的存儲(chǔ)裝置，其特征在于，其中該分離層包括氮化硅。12、根據(jù)權(quán)利要求10所述的存儲(chǔ)裝置，其特征在于，其中該底電極陣列具有各自的表面連接至該可編程電阻材料，該表面的寬度小于30納米。13、根據(jù)權(quán)利要求10所述的存儲(chǔ)裝置，其特征在于，其中在該存儲(chǔ)元件陣列中的一存儲(chǔ)元件包括一多層條狀結(jié)構(gòu)，包括一第一可編程電阻材料層，其具有一上表面與一下表面、該下表面連接至一個(gè)或以上的對(duì)應(yīng)底接點(diǎn)，以及一第二電極材料層位于該第一可編程電阻材料層的上表面的上，且其中該第二電極材料層耦接至該多條位線中的一位線。14、一種存儲(chǔ)裝置，其特征在于，包括一襯底其包括一存取元件陣列，該存取元件陣列具有一對(duì)應(yīng)的接點(diǎn)陣列；多條字線耦接至該存取元件陣列；一分離層位于該襯底以及該多個(gè)字線之上；一底電極陣列，該底電極包括穿透該分離層的柱狀電極材料，連接至該接點(diǎn)陣列中的對(duì)應(yīng)接點(diǎn)；一存儲(chǔ)元件陣列，該多個(gè)存儲(chǔ)元件包括可編程電阻材料連接至該底電極陣列；以及多條位線，其與該多個(gè)存儲(chǔ)元件形成電性連接，提供從該多個(gè)底電極至對(duì)應(yīng)的該多個(gè)存儲(chǔ)元件的一電流路徑；其中，該存儲(chǔ)元件陣列中的該多個(gè)存儲(chǔ)元件具有各自的寬度、而該寬度在一分布內(nèi)變動(dòng)，且該底電極陣列中的該多個(gè)底電極具有在另一分布內(nèi)變動(dòng)的寬度，且位于該底電極陣列中的一特定底電極之上的該存儲(chǔ)元件陣列中的一特定存儲(chǔ)元件的寬度，與位于另一底電極之上的該存儲(chǔ)元件陣列中的至少一另一存儲(chǔ)元件的寬度不同，而該二寬度的差異可換算為該特定存儲(chǔ)元件寬度的一計(jì)量百分比；且該特定底電極的寬度與該另一底電極的寬度的差異經(jīng)換算后實(shí)質(zhì)上小于該特定存儲(chǔ)元件的該計(jì)量百分比。全文摘要本發(fā)明公開(kāi)了一種具有自收斂底電極的相變化存儲(chǔ)單元陣列及其制造方法，有關(guān)于一種相變化存儲(chǔ)單元陣列，其是通過(guò)形成一分離層于一接點(diǎn)陣列之上、形成一圖案化層于分離層之上、以及通過(guò)光刻工藝形成一掩膜開(kāi)口陣列于圖案化層之中而完成?？涛g掩膜是形成于掩膜開(kāi)口中，其形成方法補(bǔ)償了掩膜開(kāi)口的尺寸變化，因?yàn)殚_(kāi)口的尺寸變化會(huì)受到光刻工藝的影響。刻蝕掩膜用以刻蝕穿過(guò)分離層以定義一電極開(kāi)口陣列及裸露底下的接點(diǎn)。電極材料沉積于電極開(kāi)口之中；以及存儲(chǔ)元件形成于底電極之上；最后，位線形成于存儲(chǔ)元件之上以完成存儲(chǔ)單元。在完成的存儲(chǔ)陣列中，底電極上表面的閾值尺寸變異是小于存儲(chǔ)元件在掩膜開(kāi)口中的寬度。文檔編號(hào)G11C16/02GK101677081SQ20081014914公開(kāi)日2010年3月24日申請(qǐng)日期2008年9月12日優(yōu)先權(quán)日2007年9月14日發(fā)明者林仲漢,J·布雷杜斯克馬修,龍翔瀾申請(qǐng)人:旺宏電子股份有限公司;國(guó)際商用機(jī)器公司