專利名稱：移位寄存器電路及設(shè)有該電路的圖像顯示裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及移位寄存器電路，特別涉及用于例如圖像顯示裝置的掃描線驅(qū)動(dòng)電路等的、僅由同一導(dǎo)電型的場(chǎng)效應(yīng)晶體管構(gòu)成的移位寄存器電路。
背景技術(shù)：
在液晶顯示裝置等的圖像顯示裝置(以下稱「顯示裝置」)中，在多個(gè)像素行列狀配置的顯示屏的每一像素行(像素線)上設(shè)置柵線(掃描線)，通過(guò)在顯示信號(hào)的1個(gè)水平掃描期間的周期依次選擇其柵線來(lái)進(jìn)行驅(qū)動(dòng)，進(jìn)行顯示圖像的更新。這樣一來(lái)，作為用以依次選擇像素行、即柵線并進(jìn)行驅(qū)動(dòng)的柵線驅(qū)動(dòng)電路(掃描線驅(qū)動(dòng)電路)，可以使用在顯示信號(hào)的1幀期間進(jìn)行一遍移位動(dòng)作的移位寄存器。
為了減少顯示裝置的制造工序數(shù)，用于柵線驅(qū)動(dòng)電路的移位寄存器最好僅由同一導(dǎo)電型的場(chǎng)效應(yīng)晶體管構(gòu)成。因此，有種種提案涉及僅用N型或P型場(chǎng)效應(yīng)晶體管構(gòu)成的移位寄存器以及裝有該寄存器的顯示裝置(例如專利文獻(xiàn)1)。作為場(chǎng)效應(yīng)晶體管，可以使用MOS(Metal Oxide Semiconductor金屬氧化物半導(dǎo)體)晶體管或薄膜晶體管(TFTThin Film Transistor)等。
[專利文獻(xiàn)1]特開(kāi)2004-78172號(hào)公報(bào)

發(fā)明內(nèi)容
作為柵線驅(qū)動(dòng)電路的移位寄存器，由每1像素行即每1柵線上設(shè)置的多個(gè)移位寄存器電路進(jìn)行級(jí)聯(lián)連接而構(gòu)成。在本說(shuō)明書中，為方便說(shuō)明，將構(gòu)成柵線驅(qū)動(dòng)電路的多個(gè)移位寄存器電路的各電路稱為「單位移位寄存器電路」。亦即，構(gòu)成柵線驅(qū)動(dòng)電路的各單位移位寄存器電路的輸出端子被連接在其下一級(jí)或后級(jí)的單位移位寄存器電路的輸入端子上。
在專利文獻(xiàn)1的圖7中示出了傳統(tǒng)的單位移位寄存器電路的結(jié)構(gòu)。如同圖所示，傳統(tǒng)的單位移位寄存器電路設(shè)有連接在輸出端子(GOUT[N])與時(shí)鐘端子(CKV)之間的第1晶體管(M1)；連接在輸出端子與第1電源端子(VOFF)之間的第2晶體管(M2)。單位移位寄存器電路的輸出信號(hào)在第1晶體管導(dǎo)通、第2晶體管截止的狀態(tài)下，通過(guò)輸入至?xí)r鐘端子的時(shí)鐘信號(hào)被傳輸至輸出端子而輸出。
特別是，由于柵線驅(qū)動(dòng)電路需用其輸出信號(hào)來(lái)對(duì)柵線高速充電而將其激活，在構(gòu)成它的各單位移位寄存器電路中，對(duì)第1晶體管要求高的驅(qū)動(dòng)能力(電流流過(guò)能力)。因此，最好在第1晶體管成導(dǎo)通的期間，其柵·源極間電壓被維持在高電平狀態(tài)。
在與第1晶體管的柵極連接的第1節(jié)點(diǎn)(N1)上，連接用以對(duì)該第1節(jié)點(diǎn)充電的第3晶體管(M3)。在傳統(tǒng)的單位移位寄存器電路中，第3晶體管連接在第1節(jié)點(diǎn)與第2電源端子(VON)之間，其柵連接在該單位移位寄存器電路的輸入端子(即前級(jí)的單位移位寄存器電路的輸出端子(GOUT[N-1]))上。也就是在第3晶體管在前級(jí)的單位移位寄存器電路的輸出信號(hào)被激活時(shí)成為導(dǎo)通，從連接在第2電源端子的電源向第1節(jié)點(diǎn)供給電荷并對(duì)第1節(jié)點(diǎn)充電(預(yù)充電)。因此，第1晶體管成為導(dǎo)通，之后時(shí)鐘信號(hào)一成為H電平，它就被傳送至輸出端子，并輸出輸出信號(hào)。
在專利文獻(xiàn)1的移位寄存器電路中，在輸出端子即第1晶體管的源極與第1節(jié)點(diǎn)之間設(shè)置電容元件(C)。因此，由于第1節(jié)點(diǎn)的預(yù)充電，第1晶體管成為導(dǎo)通，其后，隨著時(shí)鐘信號(hào)，在輸出端子成為H電平時(shí)，由于通過(guò)該電容元件的耦合，第1節(jié)點(diǎn)升壓，第1晶體管的柵·源極間電壓被維持在高電壓。其結(jié)果，第1晶體管具有高驅(qū)動(dòng)能力。
但是，第1節(jié)點(diǎn)升壓期間的第1晶體管的柵·源極間電壓不是從升壓前的狀態(tài)增大，而只不過(guò)保持大致相同。也就是，單位移位寄存器電路的第1晶體管的驅(qū)動(dòng)能力由第3晶體管在預(yù)充電時(shí)所給予的柵·源極間電壓決定。即，為了提高第1晶體管的驅(qū)動(dòng)能力，在預(yù)充電的階段，必需將第1節(jié)點(diǎn)充電至充分高的電平。
將第2電源端子的電位設(shè)為VDD、第3晶體管的閾值電壓設(shè)為Vth，則在理論上，第1節(jié)點(diǎn)的電位由于預(yù)充電上升至VDD-Vth，但是，如果時(shí)鐘信號(hào)的頻率變高，輸入信號(hào)(前級(jí)的單位移位寄存器電路的輸出信號(hào))的脈沖寬度變窄，則會(huì)使第1節(jié)點(diǎn)到達(dá)至最大的預(yù)充電電平(VDD-Vth)變得困難。其原因例如是，在第1節(jié)點(diǎn)預(yù)充電時(shí)，第3晶體管(M3)以源極跟隨器動(dòng)作。這是因?yàn)椋捎诘?節(jié)點(diǎn)的電平上升時(shí)第3晶體管的柵·源極間電壓變小，隨著第1節(jié)點(diǎn)充電的進(jìn)展，第3晶體管的驅(qū)動(dòng)能力變小，其電平上升的速度大幅度降低。
亦即，在傳統(tǒng)的單位移位寄存器電路中，采用以源極跟隨方式動(dòng)作的第3晶體管，由于第1晶體管的柵(第1節(jié)點(diǎn))被預(yù)充電，將第1節(jié)點(diǎn)充電至最大的預(yù)充電電平需要較長(zhǎng)的時(shí)間。因此，一旦時(shí)鐘信號(hào)的頻率升高，就不能充分地預(yù)充電第1節(jié)點(diǎn)，導(dǎo)致第1晶體管的驅(qū)動(dòng)能力下降。特別是，在柵線驅(qū)動(dòng)電路中，需用單位移位寄存器電路的輸出信號(hào)高速地對(duì)柵線充電而將其激活，存在須使第1晶體管具有高驅(qū)動(dòng)能力的問(wèn)題。即，通過(guò)提高時(shí)鐘信號(hào)的頻率來(lái)謀求柵線驅(qū)動(dòng)電路的動(dòng)作的高速化是困難的，產(chǎn)生了所謂防礙顯示裝置的高分辨率化的問(wèn)題。
本發(fā)明是為了解決上述的課題而作的發(fā)明，其目的在于，提供在時(shí)鐘信號(hào)的頻率變高時(shí)，可以抑制驅(qū)動(dòng)能力下降的移位寄存器電路。
本發(fā)明的第1形態(tài)的移位寄存器電路是設(shè)有下列部件的電路，這些部件是將輸入到時(shí)鐘端子的時(shí)鐘信號(hào)提供給輸出端子的第1晶體管；將第1電源端子的電位提供給上述輸出端子的第2晶體管；在上述第1晶體管的控制電極連接的第1節(jié)點(diǎn)上提供給第2電源端子的電位的第3晶體管；基于預(yù)定的輸入至第1輸入端子信號(hào)，將與上述第3晶體管的控制電極連接的第2節(jié)點(diǎn)充電的第1充電電路；基于預(yù)定的輸入至第2輸入端子的信號(hào)，將被充電的上述第2節(jié)點(diǎn)升壓的第1升壓電路。
本發(fā)明的第2形態(tài)的移位寄存器電路是設(shè)有下列部件的電路，這些部件是將輸入至?xí)r鐘端子的時(shí)鐘信號(hào)提供給輸出端子的第1晶體管；將第1電源端子的電位提供給上述輸出端子的第2晶體管；基于預(yù)定的輸入至第1輸入端子的信號(hào)，將與上述第1晶體管的控制電極連接的第1節(jié)點(diǎn)充電的充電電路；基于預(yù)定的輸入至第2輸入端子的信號(hào)，將被充電后的上述第1節(jié)點(diǎn)升壓的升壓電路。

依據(jù)本發(fā)明的第1形態(tài)的移位寄存器電路，由于充電電路將第2節(jié)點(diǎn)充電并再用升壓電路升壓，在第3晶體管的控制電極的電平已被提高的狀態(tài)下，進(jìn)行第1節(jié)點(diǎn)的充電(預(yù)充電)。這時(shí)，由于第3晶體管非飽和動(dòng)作，第1節(jié)點(diǎn)的電平高速地上升。因此，即使在時(shí)鐘信號(hào)的頻率增高，第1及第2輸入端子所輸入的信號(hào)的脈沖寬度變窄的情況下，也可以充分地預(yù)充電第1節(jié)點(diǎn)。亦即，能夠防止第1晶體管的驅(qū)動(dòng)能力的下降。另外，由于第3晶體管非飽和動(dòng)作，不會(huì)產(chǎn)生其閾值電壓部分的損失，由于可以將第1節(jié)點(diǎn)預(yù)充電至比傳統(tǒng)技術(shù)更高的電平，第1晶體管的驅(qū)動(dòng)能力可變得比傳統(tǒng)技術(shù)高。
依據(jù)本發(fā)明的第2形態(tài)的移位寄存器電路，由于充電電路將第1節(jié)點(diǎn)充電并再通過(guò)升壓電路升壓，即使在時(shí)鐘信號(hào)的頻率增高，被輸入至第1及第2輸入端子的信號(hào)的脈沖寬度變窄的情況下，也可以將第1節(jié)點(diǎn)預(yù)充電至充分高的電平上。亦即，可以防止第1晶體管的驅(qū)動(dòng)能力的下降。另外，由于用升壓電路可以將第1節(jié)點(diǎn)預(yù)充電至比傳統(tǒng)技術(shù)更高的電平上，第1晶體管的驅(qū)動(dòng)能力可變得比傳統(tǒng)技術(shù)高。


圖1是表示本發(fā)明的實(shí)施例的顯示裝置的結(jié)構(gòu)的概略框圖。
圖2是表示實(shí)施例1的柵線驅(qū)動(dòng)電路的結(jié)構(gòu)的流程圖。
圖3是表示實(shí)施例1的單位移位寄存器電路的結(jié)構(gòu)的電路圖。
圖4是表示實(shí)施例1的單位移位寄存器電路的動(dòng)作的時(shí)序圖。
圖5是表示實(shí)施例1的柵線驅(qū)動(dòng)電路的動(dòng)作的時(shí)序圖。
圖6是表示實(shí)施例2的單位移位寄存器電路的結(jié)構(gòu)的電路圖。
圖7是表示實(shí)施例3的單位移位寄存器電路的結(jié)構(gòu)的電路圖。
圖8是表示實(shí)施例3的柵線驅(qū)動(dòng)電路的動(dòng)作的時(shí)序圖。
圖9是表示實(shí)施例4的單位移位寄存器電路的結(jié)構(gòu)的電路圖。
圖10是表示實(shí)施例5的單位移位寄存器電路的結(jié)構(gòu)的電路圖。
圖11是表示實(shí)施例6的單位移位寄存器電路的結(jié)構(gòu)的電路圖。
圖12是表示實(shí)施例6的單位移位寄存器電路的動(dòng)作的時(shí)序圖。
圖13是表示實(shí)施例7的單位移位寄存器電路的結(jié)構(gòu)的電路圖。
圖14是表示實(shí)施例8的單位移位寄存器電路的結(jié)構(gòu)的電路圖。
圖15是表示實(shí)施例9的單位移位寄存器電路的結(jié)構(gòu)的電路圖。
圖16是表示實(shí)施例10的單位移位寄存器電路的結(jié)構(gòu)的電路圖。
圖17是表示實(shí)施例10的電壓發(fā)生電路的結(jié)構(gòu)的電路圖。
圖18是表示實(shí)施例11的電壓發(fā)生電路的結(jié)構(gòu)的電路圖。
圖19是表示實(shí)施例12的電壓發(fā)生電路的結(jié)構(gòu)的電路圖。
圖20是表示實(shí)施例13的電壓發(fā)生電路的結(jié)構(gòu)的電路圖。
圖21是表示實(shí)施例14的單位移位寄存器電路的結(jié)構(gòu)的電路圖。
圖22是表示實(shí)施例14的電壓發(fā)生電路的結(jié)構(gòu)的電路圖。
圖23是表示實(shí)施例15的電壓發(fā)生電路的結(jié)構(gòu)的電路圖。
圖24是表示實(shí)施例16的電壓發(fā)生電路的結(jié)構(gòu)的電路圖。
圖25是表示實(shí)施例17的單位移位寄存器電路的結(jié)構(gòu)的電路圖。
圖26是表示實(shí)施例17的單位移位寄存器電路的結(jié)構(gòu)的電路圖。
圖27是表示實(shí)施例17的單位移位寄存器電路的結(jié)構(gòu)的電路圖。
30柵線驅(qū)動(dòng)電路、SR單位移位寄存器電路、Q1～Q17晶體管、C1～C4電容元件、N1～N5節(jié)點(diǎn)、CK時(shí)鐘端子、RST復(fù)位端子、IN輸入端子、OUT輸出端子。
具體實(shí)施例方式
以下，參照

本發(fā)明的實(shí)施例。再者，為避免說(shuō)明變得重復(fù)及冗長(zhǎng)，各圖中具有相同或相當(dāng)功能的部件均帶有相同的標(biāo)記。
<實(shí)施例1>
圖1是表示本發(fā)明的實(shí)施例1的顯示裝置的結(jié)構(gòu)的概略框圖，作為顯示裝置的代表例，示出了液晶顯示裝置10的整體結(jié)構(gòu)。
液晶顯示裝置10設(shè)有液晶陣列部20、柵線驅(qū)動(dòng)電路(掃描線驅(qū)動(dòng)電路)30、源極驅(qū)動(dòng)器40。由后述的說(shuō)明可知，本發(fā)明的實(shí)施例的移位寄存器搭載于柵線驅(qū)動(dòng)電路30上。
液晶陣列部20包含被配設(shè)成行列狀的多個(gè)像素25。在像素的行(以下都稱為「像素行」)的各行上分別配設(shè)柵線GL1、GL2...(總稱為「柵線GL」)，在像素的列(以下都稱為「像素列」)的各列上分別設(shè)置各自的數(shù)據(jù)線DL1、DL2(總稱為「數(shù)據(jù)線DL」)。圖1中，代表性地示出第1行的第1列及第2列的像素25，以及對(duì)應(yīng)于它們的柵線GL1及數(shù)據(jù)線DL1、DL2。
各像素25具有設(shè)置在對(duì)應(yīng)的數(shù)據(jù)線DL與像素節(jié)點(diǎn)Np之間的像素開(kāi)關(guān)元件26；并聯(lián)連接在像素節(jié)點(diǎn)Np和共同電極節(jié)點(diǎn)NC之間的的電容器27及液晶顯示元件28。根據(jù)像素節(jié)點(diǎn)Np與共同電極節(jié)點(diǎn)NC之間的電壓差，液晶顯示元件28中的液晶的配向性發(fā)生變化，響應(yīng)此變化，液晶顯示元件28的顯示亮度變化。因此，可通過(guò)數(shù)據(jù)線DL及像素開(kāi)關(guān)元件26向顯示節(jié)點(diǎn)Np傳輸?shù)娘@示電壓，控制各像素的亮度。亦即，通過(guò)將對(duì)應(yīng)于最大亮度的電壓差與對(duì)應(yīng)于最小亮度的電壓差之間的中間的電壓差加在像素節(jié)點(diǎn)Np與共同電極節(jié)點(diǎn)NC之間，可以得到中間的亮度。因而，通過(guò)分等級(jí)地設(shè)定上述顯示電壓，可以得到具有灰度等級(jí)的亮度。
柵線驅(qū)動(dòng)電路30以預(yù)定的掃描周期依次選擇柵線GL并進(jìn)行驅(qū)動(dòng)。像素開(kāi)關(guān)元件26的柵電極與各自對(duì)應(yīng)的柵線GL連接。在選擇了特定的柵線GL的期間，在與它連接的各像素中，像素開(kāi)關(guān)元件26成為導(dǎo)通狀態(tài)，像素節(jié)點(diǎn)Np與對(duì)應(yīng)的數(shù)據(jù)線DL連接。而且，向像素節(jié)點(diǎn)Np傳輸?shù)娘@示電壓由電容器27保持。通常，像素開(kāi)關(guān)元件26由與液晶顯示元件28在同一絕緣基板(玻璃基板、樹(shù)脂基板等)上形成的TFT構(gòu)成。
源極驅(qū)動(dòng)器40是用以將由N位的數(shù)字信號(hào)的顯示信號(hào)SIG分等級(jí)設(shè)定的顯示電壓向數(shù)據(jù)線DL輸出的驅(qū)動(dòng)器。這里，作為一例，顯示信號(hào)SIG是6位信號(hào)，即由顯示信號(hào)位DB0～DB5構(gòu)成的信號(hào)。若按6位的顯示信號(hào)，則在各像素中，可以構(gòu)成26＝64級(jí)的灰度等級(jí)顯示。如果再用R(紅)、G(綠)及B(藍(lán))的3個(gè)像素形成1個(gè)彩色顯示單位，則可以構(gòu)成約26萬(wàn)色的彩色顯示。
另外，如圖1所示，源極驅(qū)動(dòng)器40由以下部件構(gòu)成，即移位寄存器50；數(shù)據(jù)鎖存電路52、54；灰度電壓生成電路60；譯碼器電路70；模擬放大器80。
在顯示信號(hào)SIG中，串行地生成對(duì)應(yīng)于各個(gè)像素25的顯示亮度的顯示信號(hào)位DB0～DB5。亦即，各定時(shí)的顯示信號(hào)位DB0～DB5表示液晶陣列部20中的任意1個(gè)像素25的顯示亮度。
移位寄存器50以同步于顯示信號(hào)SIG的設(shè)定轉(zhuǎn)換的周期的定時(shí)，指示數(shù)據(jù)鎖存電路52執(zhí)行顯示信號(hào)位DB0～DB5的讀入。數(shù)據(jù)鎖存電路52依次讀入串行地生成的顯示信號(hào)SIG，并保持1個(gè)像素行的顯示信號(hào)SIG。
輸入至數(shù)據(jù)鎖存電路54的鎖存信號(hào)LT，以在數(shù)據(jù)鎖存電路52中以讀入1個(gè)像素行的顯示信號(hào)SIG的定時(shí)進(jìn)行激活。數(shù)據(jù)鎖存電路54響應(yīng)該激活，讀入該時(shí)保持在鎖存器電路52中的1個(gè)像素行的顯示信號(hào)SIG。
灰度電壓生成電路50由串聯(lián)連接在高電壓VDH和低電壓VDL之間的63個(gè)分壓電阻構(gòu)成，分別生成64級(jí)的灰度電壓V1～V64。
譯碼電路70將保持在鎖存器電路54中的顯示信號(hào)SIG譯碼，并根據(jù)譯碼結(jié)果從灰度電壓V1～V64中選擇并輸出向各譯碼輸出節(jié)點(diǎn)Nd1、Nd2、...(總稱為「譯碼輸出節(jié)點(diǎn)Nd」)輸出的電壓灰度電壓。
其結(jié)果，在譯碼輸出節(jié)點(diǎn)上Nd上，同時(shí)地(并行地)輸出對(duì)應(yīng)于保持在數(shù)據(jù)鎖存電路54上的1個(gè)像素行的顯示信號(hào)SIG的顯示電壓(灰度電壓V1～V64中的1個(gè))。再者，圖1中代表性地示出對(duì)應(yīng)于第1列及第2列的數(shù)據(jù)線DL1、DL2的譯碼輸出節(jié)點(diǎn)Nd1、Nd2。
模擬放大器80將與從譯碼電路70向譯碼輸出節(jié)點(diǎn)Nd1、Nd2...輸出的各顯示電壓對(duì)應(yīng)的模擬電壓分別輸出到數(shù)據(jù)線DL1、DL2...。
源極驅(qū)動(dòng)器40以預(yù)定的掃描周期，將對(duì)應(yīng)于一連串的顯示電壓SIG的顯示電壓向每1像素行的數(shù)據(jù)線DL重復(fù)輸出，由于柵線驅(qū)動(dòng)電路30同步于其掃描周期并依次驅(qū)動(dòng)?xùn)啪€GL1、GL2...，在液晶顯示部20上構(gòu)成基于顯示信號(hào)SIG的圖像顯示。
再者，在圖1中，例示了柵線驅(qū)動(dòng)電路30及源極驅(qū)動(dòng)器40與液晶陣列部20一體形成的液晶顯示裝置10的結(jié)構(gòu)，而有關(guān)柵線驅(qū)動(dòng)電路30及源極驅(qū)動(dòng)器40，也可以作為液晶顯示部20的外部電路來(lái)設(shè)置。
圖2是表示柵線驅(qū)動(dòng)電路30的結(jié)構(gòu)的圖。該柵線驅(qū)動(dòng)電路30由聯(lián)連(cacade連接)的多個(gè)單位移位寄存器電路SR1、SR2、SR3、SR4...構(gòu)成的移位寄存器構(gòu)成(為說(shuō)明的方便，將極聯(lián)連接的移位寄存器電路SR1、SR2...總稱為「單位移位寄存器電路SR」)。各單位移位寄存器電路SR被設(shè)置在每1個(gè)像素行，即每1個(gè)柵線GL上。
另外，圖2所示的時(shí)鐘發(fā)生器31是將各自相位不同的3相時(shí)鐘信號(hào)CLK1、CLK2、CLK3輸入至柵線驅(qū)動(dòng)電路30的單位移位寄存器電路SR上的裝置。時(shí)鐘信號(hào)CLK1、CLK2、CLK3被控制成以同步于顯示裝置的掃描周期的定時(shí)，按順序激活。
各單位移位寄存器電路SR具有時(shí)鐘端子CK、復(fù)位端子RST及輸出端子OUT、第1輸入端子IN1及第2輸入端子IN2。如圖2所示，在各單位移位寄存器電路SR的時(shí)鐘端子CK上被供給時(shí)鐘發(fā)生器31輸出的時(shí)鐘信號(hào)CLK1、CLK2、CLK3中預(yù)定的1個(gè)。具體地說(shuō)，時(shí)鐘信號(hào)CLK1提供給第[3n-2]級(jí)的單位移位寄存器電路SR1、SR4、SR7...，時(shí)鐘信號(hào)CLK2提供給第[3n-1]級(jí)的單位移位寄存器電路SR2、SR5、SR8...，時(shí)鐘信號(hào)CLK3提供給第[3n]級(jí)的單位移位寄存器電路SR3、SR6、SR9...。如上所述，時(shí)鐘信號(hào)CLK1、CLK2、CLK3以此順序激活，因此移位寄存器電路SR1、SR2、SR3...的時(shí)鐘端子CK以此順序激活。另外，在各單位移位寄存器電路SR的復(fù)位端子RST上，連接其下一級(jí)的單位移位寄存器電路SR的輸出端子OUT。
在第1級(jí)(第1段)的單位移位寄存器電路SR1的第1及第2輸入端子IN1、IN2上，作為輸入信號(hào)，分別輸入第1及第2起動(dòng)脈沖SP1、SP2。在本實(shí)施例中，第1及第2起動(dòng)脈沖SP1、SP2均為在對(duì)應(yīng)于圖像信號(hào)的各幀期間的最前面的定時(shí)成為H電平的信號(hào)，但兩者的相位偏移。亦即，第1起動(dòng)脈沖SP1以比第2起動(dòng)脈沖SP2更早的定時(shí)成為H電平，具體控制情況是，在第1起動(dòng)脈沖SP1返回至L電平后，第2起動(dòng)脈沖SP2過(guò)渡到H電平。
另外，在第2級(jí)的單位移位寄存器電路SR2中，在第1輸入端子IN1上輸入上述的第2起動(dòng)脈沖SP2，第2輸入端子IN2連接在第1級(jí)的單位移位寄存器電路SR1的輸出端子OUT上。在第3級(jí)以后的單位移位寄存器電路SR中，第1輸入端子IN1連接在其2級(jí)前(前前級(jí))的單位移位寄存器電路SR的輸出端子OUT上，第2輸入端子IN2連接在其前級(jí)的單位移位寄存器電路SR的輸出端子OUT上。而且，各單位移位寄存器電路SR的輸出端子OUT所輸出的輸出信號(hào)作為水平(或垂直)掃描脈沖向各自對(duì)應(yīng)的柵線GL輸出。
在示于圖2的本實(shí)施例的柵線驅(qū)動(dòng)電路30中，各單位移位寄存器電路SR一邊使同步于時(shí)鐘信號(hào)CLK1、CLK2、CLK3輸入至第1及第2輸入端子IN1、IN2的信號(hào)(起動(dòng)脈沖或比自身更前一級(jí)的輸出信號(hào))移位，一邊向?qū)?yīng)的柵線GL及比自身更后一級(jí)的單位移位寄存器電路SR傳輸(單位移位寄存器電路SR的動(dòng)作的詳情后述)。其結(jié)果，一連串的單位移位寄存器電路SR以基于預(yù)定的掃描周期的定時(shí)依次使柵線GL激活，作為所謂柵線驅(qū)動(dòng)裝置起作用。
圖3是表示本發(fā)明的實(shí)施例1的單位移位寄存器電路SR的結(jié)構(gòu)的電路圖。還有，在柵線驅(qū)動(dòng)電路30中，由于被級(jí)聯(lián)連接的各單位移位寄存器電路SR的結(jié)構(gòu)，基本上都是相同的，下面，僅就1個(gè)單位移位寄存器電路SR的結(jié)構(gòu)代表性地進(jìn)行說(shuō)明。另外，構(gòu)成該單位移位寄存器電路SR的晶體管均為同一導(dǎo)電型的場(chǎng)效應(yīng)晶體管，而在以下所示的實(shí)施例中，全部是N型TFT晶體管。
如圖3所示，該單位移位寄存器電路SR具有除圖2已示出的第1及第2輸入端子IN1、IN2、時(shí)鐘端子CK、復(fù)位端子RST及輸出端子OUT以外，還有提供低電位側(cè)電源電位VSS的第1電源端子s1，分別提供高電位側(cè)電源電位VDD1、VDD2的第2電源端子s2及第3電源端子s3。高電位側(cè)電源電位VDD1、VDD2也可以是彼此相同的電平。另外，在以下的說(shuō)明中，低電位側(cè)電源電位VSS構(gòu)成電路的基準(zhǔn)電位，而在實(shí)際使用中，將被寫入像素的數(shù)據(jù)的電壓作為基準(zhǔn)來(lái)設(shè)定基準(zhǔn)電位，例如，高電位側(cè)電源電位VDD1、VDD2設(shè)定為17V，低電位側(cè)電源電位VSS設(shè)定為-12V等。
單位移位寄存器電路SR的輸出級(jí)用連接在輸出端子OUT與時(shí)鐘端子CK之間的晶體管Q1以及連接在輸出端子OUT與第1電源端子s1之間的晶體管Q2構(gòu)成。亦即，晶體管Q1是用以將輸入至?xí)r鐘端子CK上的時(shí)鐘信號(hào)提供給輸出端子OUT的第1晶體管，晶體管Q2是用以將第1電源端子s1的電位提供給輸出端子OUT的第2晶體管，這里，如圖3所示，與晶體管Q1的柵(控制電極)連接的節(jié)點(diǎn)定義為節(jié)點(diǎn)N1(第1節(jié)點(diǎn))、與晶體管Q2的柵連接的節(jié)點(diǎn)定義為節(jié)點(diǎn)N2。
在晶體管Q1的柵·源極間(即輸出端子OUT與節(jié)點(diǎn)N1之間)，設(shè)有升壓用電容元件C1(升壓電容)。在節(jié)點(diǎn)N1與第2電源端子s2之間，連接用以將第2電源端子s2的電位提供給節(jié)點(diǎn)N1的晶體管Q3(第3晶體管)。另外，在節(jié)點(diǎn)N1與第1電源端子s1之間連接晶體管Q4。晶體管Q4的柵連接至節(jié)點(diǎn)N2。這里，將晶體管Q3的柵節(jié)點(diǎn)定義為節(jié)點(diǎn)N3(第2節(jié)點(diǎn))。

在節(jié)點(diǎn)N3與第2電源端子s2之間，連接其柵極連接在第1輸入端子IN1上的晶體管Q8。另外，在節(jié)點(diǎn)N3與第2輸入端子之間連接電容元件C2。還有，在節(jié)點(diǎn)N3與第1電源端子s1之間，連接晶體管Q5及晶體管Q9。晶體管Q5的柵極連接在復(fù)位端子RST上，晶體管Q9的柵極連接在節(jié)點(diǎn)N2上。
在節(jié)點(diǎn)N2與第3電源端子s3之間連接與二極管連接的晶體管Q6，在節(jié)點(diǎn)N2與第1電源端子s1之間連接晶體管Q7。晶體管Q7的柵極連接在節(jié)點(diǎn)N3上。
晶體管Q7被設(shè)定成其驅(qū)動(dòng)能力(流過(guò)電源的能力)比晶體管Q6充分大。即，晶體管Q7的導(dǎo)通電阻比晶體管Q6的導(dǎo)通電阻充分小。因此，如果晶體管Q7的柵電位上升，則節(jié)點(diǎn)N2的電位下降，若晶體管Q7的柵電位下降，則節(jié)點(diǎn)N2的電位上升。亦即，晶體管Q6和晶體管Q7構(gòu)成按兩者的導(dǎo)通電阻值的比規(guī)定其動(dòng)作的比率型變換器。該變換器將節(jié)點(diǎn)N3作為輸入端，將節(jié)點(diǎn)N2作為輸出端，構(gòu)成驅(qū)動(dòng)用以使輸出端子OUT下拉的晶體管Q2的「下拉驅(qū)動(dòng)電路」。
圖4是表示實(shí)施例1的單位移位寄存器電路的動(dòng)作的時(shí)序圖。以下參照?qǐng)D4，說(shuō)明本實(shí)施例的單位移位寄存器電路SR的具體動(dòng)作。即使在這里，由于構(gòu)成柵線驅(qū)動(dòng)電路30的各單位移位寄存器電路SR的動(dòng)作基本上都是相同的，僅代表性地說(shuō)明1個(gè)單位移位寄存器電路SR的動(dòng)作。為了簡(jiǎn)單起見(jiàn)，就在單位移位寄存器電路SR的時(shí)鐘端子CK上輸入時(shí)鐘信號(hào)CLK1的情況進(jìn)行說(shuō)明(例如，圖2中的單位移位寄存器電路SR1、SR4等就相當(dāng)于這種情況)。
這里，將該單位移位寄存器電路SR輸出的柵線驅(qū)動(dòng)信號(hào)設(shè)為Gn、將其前級(jí)和2級(jí)前的單位移位寄存器電路SR的輸出信號(hào)分別設(shè)為Gn-1、Gn-2，將下一級(jí)的單位移位寄存器電路SR輸出的柵線驅(qū)動(dòng)信號(hào)設(shè)為Gn+1。另外，為簡(jiǎn)化說(shuō)明，假定時(shí)鐘信號(hào)CLK1、CLK2、CLK3、第1起動(dòng)脈沖SP1和第2起動(dòng)脈沖SP2的H電平全部相等，將該電平表示為VDD。再者，該電平VDD與高電位側(cè)電源電位VDD1的電平設(shè)為相等(即，VDD＝VDD1)。
首先，作為初始狀態(tài)，假定節(jié)點(diǎn)N1及節(jié)點(diǎn)N3是L(Low低)電平(VSS)、節(jié)點(diǎn)N2是H(High高)電平(VDD2-Vth(Vth晶體管的閾值電壓))(以下，將該狀態(tài)稱為「復(fù)位狀態(tài)」)。另外，時(shí)鐘端子CK(時(shí)鐘信號(hào)CLK1)、復(fù)位端子RST(下一級(jí)的輸出信號(hào)Gn+1)、第1輸入端子IN1(2級(jí)前的輸出信號(hào)Gn-2)、輸入端子IN2(前級(jí)的輸出信號(hào)Gn-1)都是L電平。在復(fù)位狀態(tài)，由于晶體管Q1是截止?fàn)顟B(tài)(斷開(kāi)狀態(tài))、晶體管Q2導(dǎo)通狀態(tài)(導(dǎo)通狀態(tài))，與時(shí)鐘端子CK(時(shí)鐘信號(hào)CLK1)的電平無(wú)關(guān)，輸出端子OUT(柵線驅(qū)動(dòng)信號(hào)Gn)被保持在L電平。亦即，該單位移位寄存器電路SR連接的柵線處于非選擇狀態(tài)。
從該狀態(tài)起，在時(shí)刻t1，2級(jí)前的輸出信號(hào)Gn-2(若為第1級(jí)的單位移位寄存器電路SR1，則為第1起動(dòng)脈沖SP1)成為H電平時(shí)，該單位移位寄存器電路SR的第1輸入端子IN1上被輸入這個(gè)電平，晶體管Q8變導(dǎo)通。這時(shí)，因?yàn)楣?jié)點(diǎn)N2為H電平，晶體管Q9也成為導(dǎo)通，而晶體管Q8被設(shè)定在其驅(qū)動(dòng)能力比Q9更充分大，由于晶體管Q8的導(dǎo)通電阻比晶體管Q9的導(dǎo)通電阻充分地低，節(jié)點(diǎn)N3由通過(guò)晶體管Q8提供的電荷充電，其電平上升。也就是，晶體管Q8基于被輸入至第1輸入端子IN1的信號(hào)，作為對(duì)與晶體管Q3的柵極連接的節(jié)點(diǎn)N3充電的充電電路起作用。
一旦節(jié)點(diǎn)N3的電平上升，晶體管Q7就開(kāi)始導(dǎo)通，節(jié)點(diǎn)N2的電平下降。若如此，則晶體管Q9的電阻變高，節(jié)點(diǎn)N3的電平急速上升。據(jù)此，晶體管Q7達(dá)到充分導(dǎo)通。其結(jié)果，節(jié)點(diǎn)N2成為L(zhǎng)電平(VSS)，晶體管Q9成為截止，節(jié)點(diǎn)N3變成H電平。
為了使節(jié)點(diǎn)N3的電平上升，需對(duì)連接在它上面的電容元件C2及晶體管Q3的柵·溝道間電容(柵電容)充電，而由于它們的電容值小至輸出級(jí)的晶體管Q1和電容元件C1的約1/5～1/10的程度，節(jié)點(diǎn)N3可以高速地充電。因此，盡管晶體管Q8以并不適合高速充電的源極跟隨方式動(dòng)作，節(jié)點(diǎn)N3的電平還是高速地上升至理論值。即，由晶體管Q8充電后的節(jié)點(diǎn)N3的電平V3a為V3a≈VDD-Vth...(1) 節(jié)點(diǎn)N3一旦成為H電平，晶體管Q3就隨之成為導(dǎo)通。這時(shí)，由于節(jié)點(diǎn)N2成為L(zhǎng)電平，晶體管Q2成為截止，節(jié)點(diǎn)N1的電平上升。
為了使節(jié)點(diǎn)N1的電平上升，需對(duì)電容元件C1及晶體管Q1的柵電容充電，但如上所述，由于它們的電容值比較大，節(jié)點(diǎn)N1的高速充電是困難的。再者，由于晶體管Q3以源極跟隨方式動(dòng)作，在短時(shí)間內(nèi)，難于使節(jié)點(diǎn)N1的電平上升至理論值(VDD-2×Vth)。因而，如果2級(jí)前的輸出信號(hào)Gn-2的脈沖寬度不是充分寬，則該時(shí)的節(jié)點(diǎn)N1的電平僅上升至比理論值小的一定電平。
在時(shí)刻t2，如果2級(jí)前的輸出信號(hào)Gn-2返回至L電平，則晶體管Q8成為截止，而其后，節(jié)點(diǎn)N1及節(jié)點(diǎn)N3構(gòu)成浮置狀態(tài)，另外，由于晶體管Q7、Q9起到觸發(fā)器的作用，它們的電平被維持。
然后，在時(shí)刻t3，前級(jí)的輸出信號(hào)Gn-1(若是第1級(jí)的單位移位寄存器電路SR1，則為第2起動(dòng)脈沖SP2)一旦成為H電平，該單位移位寄存器電路SR的第2輸入端子IN2就成為H電平，由于通過(guò)電容元件C2而電容耦合，節(jié)點(diǎn)N3被升壓。即，基于輸入至第2輸入端子IN2的信號(hào)，電容元件C2作為將被充電后的節(jié)點(diǎn)N3升壓的升壓電路起作用。
由電容元件C2升壓后的節(jié)點(diǎn)N3的電平，相對(duì)于升壓前上升前極的輸出信號(hào)Gn-1的振幅VDD。即，此時(shí)的節(jié)點(diǎn)N3的電平V3b為V3b≈2×VDD-Vth...(2) 在該狀態(tài)下，由于晶體管Q3的柵極(節(jié)點(diǎn)N3)·源極(節(jié)點(diǎn)N1)之間的電壓變得足夠高，晶體管Q3不在源極跟隨方式，而以在非飽和區(qū)域的動(dòng)作(非飽和工作)對(duì)節(jié)點(diǎn)N1充電。因此，節(jié)點(diǎn)N1被高速充電并成為H電平，而且，也無(wú)閾值電壓Vth的損失，節(jié)點(diǎn)N1電平達(dá)到VDD1。在這樣的節(jié)點(diǎn)N1及節(jié)點(diǎn)N3處于H電平、節(jié)點(diǎn)N2處于L電平的狀態(tài)(以下，將這個(gè)狀態(tài)稱為「設(shè)置狀態(tài)」)下，晶體管Q1成為導(dǎo)通，晶體管Q2成為截止。
在其后的時(shí)刻t4，前級(jí)的輸出信號(hào)Gn-1返回至L電平時(shí)，第2輸入端子IN2成為L(zhǎng)電平，節(jié)點(diǎn)N3的電平隨之下降，返回至升壓前的VDD-Vth。這時(shí)，由于節(jié)點(diǎn)N1的電平是VDD1(＝VDD)，晶體管Q3成為截止，但由于節(jié)點(diǎn)N1成為浮置，其后節(jié)點(diǎn)N1的電平被維持在VDD1(因而設(shè)置狀態(tài)也被維持)。
在傳統(tǒng)的單位移位寄存器電路的節(jié)點(diǎn)N1充電時(shí)，由于伴隨用以對(duì)它充電的晶體管(例如專利文獻(xiàn)1的晶體管M3)的閾值電壓的損失，即使時(shí)鐘信號(hào)的脈沖寬度設(shè)定為充分寬，節(jié)點(diǎn)N1也只能上升至VDD1-Vth。即，在本實(shí)施例中，節(jié)點(diǎn)N1可以充電至比傳統(tǒng)技術(shù)高的Vth以上的高電平。

在成為設(shè)置狀態(tài)的單位移位寄存器電路SR中，晶體管Q1導(dǎo)通，晶體管Q2截止，因此，在時(shí)刻t5，時(shí)鐘端子CK的時(shí)鐘信號(hào)CLK1一旦成為H電平，輸出端子OUT的輸出信號(hào)Gn的電平就上升。這樣一來(lái)，由于通過(guò)電容元件C1及晶體管Q1的柵電容的電容耦合，節(jié)點(diǎn)N1的電平上升特定的電壓(因此，節(jié)點(diǎn)N1有時(shí)也被稱為「升壓節(jié)點(diǎn)」)。
假定節(jié)點(diǎn)N1的寄生電容值比起晶體管Q1的柵電容與電容元件C1的電容值之和來(lái)充分小，則根據(jù)輸出信號(hào)Gn而升壓的節(jié)點(diǎn)N1的電平成為VDD1+VDD(＝2×VDD)。其結(jié)果，晶體管Q1的柵·源極間電壓被保持在大的值上，輸出端子OUT的電平即輸出信號(hào)Gn追隨時(shí)鐘信號(hào)CLK1而高速上升。另外，這時(shí)，由于晶體管Q1進(jìn)行非飽和動(dòng)作而不伴隨閾值電壓Vth的那部分損失，輸出信號(hào)Gn的H電平與時(shí)鐘信號(hào)CLK1的H電平相同，成為VDD。
在時(shí)刻t5，成為H電平的輸出信號(hào)Gn在時(shí)鐘信號(hào)CLK1為H電平的期間維持H電平并激活柵線。然后，在時(shí)刻t6，時(shí)鐘信號(hào)CLK1返回至L電平時(shí)，柵線驅(qū)動(dòng)信號(hào)Gn也成為L(zhǎng)電平，返回至柵線的非選擇狀態(tài)。這時(shí)，節(jié)點(diǎn)N1的電平也下降至升壓前的VDD1。
之后，在時(shí)鐘信號(hào)CLK2成為H電平的時(shí)刻t7，下一級(jí)的柵線驅(qū)動(dòng)信號(hào)Gn+1成為H電平，被輸入至復(fù)位端子RST，晶體管Q5成為導(dǎo)通。于是，節(jié)點(diǎn)N3的電平下降，由于晶體管Q7成為截止，節(jié)點(diǎn)N2成為H電平。相應(yīng)地，晶體管Q4、Q9成為導(dǎo)通，節(jié)點(diǎn)N1、N3成為L(zhǎng)電平。其結(jié)果，晶體管Q1返回至截止?fàn)顟B(tài)，晶體管Q2返回至導(dǎo)通的復(fù)位狀態(tài)。
匯總以上的動(dòng)作，在本實(shí)施例的單位移位寄存器電路SR中，在第1輸入端子IN1及第2輸入端子IN2上不被輸入信號(hào)的期間，處于節(jié)點(diǎn)N1為L(zhǎng)電平(VSS)、節(jié)點(diǎn)N2為H電平(VDD2-Vth)的復(fù)位狀態(tài)，在該期間，由于晶體管Q1截止，晶體管Q2導(dǎo)通，輸出端子OUT被維持在低阻抗的L電平(VSS)。而且，按第1輸入端子IN1和第2輸入端子IN2的順序輸入脈沖信號(hào)時(shí)，構(gòu)成節(jié)點(diǎn)N2為L(zhǎng)電平(VSS)、節(jié)點(diǎn)N1為H電平(VDD1)的設(shè)置狀態(tài)。在設(shè)置狀態(tài)下，晶體管Q1導(dǎo)通，晶體管Q2截止，因此，在時(shí)鐘端子CK的信號(hào)(時(shí)鐘信號(hào)CLK1)為H電平的期間，柵線用輸出端子OUT成為L(zhǎng)電平并激活柵線。之后，輸入復(fù)位端子RST的信號(hào)(下一極的柵線驅(qū)動(dòng)信號(hào)Gn+1)時(shí)，節(jié)點(diǎn)N1及節(jié)點(diǎn)N3返回至L電平，節(jié)點(diǎn)N2返回至H電平的復(fù)位狀態(tài)。
將這樣動(dòng)作的多個(gè)單位移位寄存器電路SR進(jìn)行如圖2所示的級(jí)聯(lián)連接，構(gòu)成了柵線驅(qū)動(dòng)電路30時(shí)的動(dòng)作示于圖5的時(shí)序圖。如該圖所示，如果在第1極的單位移位寄存器電路SR1的第1及第2輸入端子IN1、IN2上輸入了輸入信號(hào)(起動(dòng)脈沖)，則其后第1級(jí)的單位移位寄存器電路SR1的輸出信號(hào)G1一邊以同步于時(shí)鐘信號(hào)CLK1、CLK2、CLK3的定時(shí)移位，一邊作為柵線驅(qū)動(dòng)信號(hào)G1、G2、G3…按柵線GL1、GL2、GL3...順序輸出，同時(shí)順序傳輸至單位移位寄存器電路SR2、SR3...。因此，柵線驅(qū)動(dòng)電路30可以用預(yù)定的掃描周期依次驅(qū)動(dòng)?xùn)啪€GL1、GL2、GL3...。
但是，在如圖2構(gòu)成的柵線驅(qū)動(dòng)電路30中，在各單位移位寄存器電路SR的復(fù)位端子RST上，由于其下一級(jí)的柵線驅(qū)動(dòng)信號(hào)Gn+1被輸入，該單位移位寄存器電路SR只有在其下一級(jí)至少一次動(dòng)作后才能構(gòu)成復(fù)位狀態(tài)(即上述的初始狀態(tài))。由于各單位移位寄存器電路SR只有經(jīng)過(guò)復(fù)位狀態(tài)才能進(jìn)行圖3所示的通常動(dòng)作，在通常動(dòng)作之前，必需進(jìn)行讓偽輸入信號(hào)從單位移位寄存器電路SR的第1級(jí)傳輸至最終級(jí)的偽動(dòng)作?；蛘撸部梢栽诟鲉挝灰莆患拇嫫麟娐稴R的節(jié)點(diǎn)N2與第3電源端子s3(高電位側(cè)電源)之間另設(shè)復(fù)位用的晶體管，在通常動(dòng)作前進(jìn)行強(qiáng)制性充電節(jié)點(diǎn)N2的復(fù)位動(dòng)作。但是，在該情況下，需要另外的復(fù)位用信號(hào)線。
如以上所述，依據(jù)本實(shí)施例的單位移位寄存器電路SR，由于作為充電電路的晶體管Q8對(duì)晶體管Q3的柵(節(jié)點(diǎn)N3)充電，然后，由于作為升壓電路的電容元件C2將充電后的節(jié)點(diǎn)N3升壓，因此，在提高了晶體管Q3的柵·源極間電壓的狀態(tài)下，進(jìn)行節(jié)點(diǎn)N1的充電(預(yù)充電)。也就是，節(jié)點(diǎn)N3的升壓時(shí)的晶體管Q3不是源極跟隨方式而是非飽和動(dòng)作地對(duì)節(jié)點(diǎn)N1充電，該節(jié)點(diǎn)N1的電平高速上升。因而，即使在時(shí)鐘信號(hào)的頻率增高，輸入至第1及第2輸入端子IN1、IN2的信號(hào)的脈沖寬度變窄的情況下，也能夠?qū)?jié)點(diǎn)N1充分地預(yù)充電，防止晶體管Q1的驅(qū)動(dòng)能力下降。另外，由于晶體管Q3進(jìn)行非飽和工作，不會(huì)產(chǎn)生閾值電壓部分的損失，可以將節(jié)點(diǎn)N1預(yù)充電至比傳統(tǒng)技術(shù)更高的電平，因此，晶體管Q1的驅(qū)動(dòng)能力變得比傳統(tǒng)技術(shù)更高。因而，可以將單位移位寄存器電路SR級(jí)聯(lián)連接成的移位寄存器電路高速化，從而能夠有助于采用所構(gòu)成的柵線驅(qū)動(dòng)電路的顯示裝置的高分辨率化。
<實(shí)施例2>
包含TFT的場(chǎng)效應(yīng)晶體管是在柵電極上加了閾值電壓以上的電壓時(shí)，通過(guò)在半導(dǎo)體基板內(nèi)隔著柵絕緣膜在柵電極的正下方形成的導(dǎo)電性溝道將漏·源極間電氣連接而導(dǎo)通的元件。因而，導(dǎo)通狀態(tài)的場(chǎng)效應(yīng)晶體管在柵-溝道間具有一定的靜電電容(柵電容)。亦即，可以將半導(dǎo)體基板內(nèi)的溝道和柵電極作為兩電極，將柵絕緣膜作為電介質(zhì)層的電容元件起作用。這樣的電容元件被稱為「MOS(Meta1-Oxide Semiconductor)電容元件」。
圖6是表示實(shí)施例2的單位移位寄存器電路SR的結(jié)構(gòu)的電路圖。在實(shí)施例1中，用電容元件C2構(gòu)成將被充電后的節(jié)點(diǎn)3升壓的升壓電路，而在本實(shí)施例中，將它置換成晶體管Q10的柵電容。晶體管Q10的柵極連接在節(jié)點(diǎn)N3上，源極和漏電極共同連接至第2輸入端子IN2上。亦即，晶體管Q10作為MOS電容元件起作用。
通常，構(gòu)成形成在半導(dǎo)體集成電路內(nèi)的電容元件的電介質(zhì)層的絕緣膜的厚度，由于與晶體管的柵絕緣膜的厚度相同，將電容元件置換成晶體管的柵電容時(shí)，可以用與該電容元件相同面積的晶體管代替。
依據(jù)本實(shí)施例的單位移位寄存器電路SR，該電路結(jié)構(gòu)中因?yàn)閮H將實(shí)施例1的電容元件C2置換成MOS電容元件(晶體管Q10的柵電容)，所以與實(shí)施例1的單位移位寄存器電路SR同樣地動(dòng)作。因此，可以得到與實(shí)施例1同樣的效果。
晶體管Q10僅在柵·源極間被偏置在閾值電壓以上時(shí)，即僅在節(jié)點(diǎn)N3被充電至H電平時(shí)，作為電容元件起作用。如上所述，由于晶體管Q10是用以升壓被充電后的節(jié)點(diǎn)N3的元件，因此，如果節(jié)點(diǎn)N3僅在H電平期間作為電容元件工作，則不存在動(dòng)作上的問(wèn)題。
換言之，由于在節(jié)點(diǎn)N3處于L電平期間，晶體管Q10沒(méi)有作為電容元件工作，在該期間，即使第2輸入端子IN2成為H電平，節(jié)點(diǎn)N3也不被升壓。因此，輸入至第2輸入端子IN2的信號(hào)不限于前級(jí)的輸出信號(hào)Gn-1，可以使用輸入至前級(jí)的單位移位寄存器電路SR的時(shí)鐘信號(hào)。例如圖3那樣，如果在該單位移位寄存器電路SR的時(shí)鐘端子CK上輸入時(shí)鐘信號(hào)CLK1，則其第2輸入端子IN2上也可輸入時(shí)鐘信號(hào)CLK3。
在實(shí)施例1的圖3的電路結(jié)構(gòu)的場(chǎng)合，例如在時(shí)鐘端子CK上輸入時(shí)鐘信號(hào)CLK1，如果在第2輸入端子IN2上輸入時(shí)鐘信號(hào)CLK3，則即使節(jié)點(diǎn)N3在應(yīng)該是L電平的復(fù)位狀態(tài)期間，節(jié)點(diǎn)N3也被不必要用時(shí)鐘信號(hào)CLK3升壓，存在有產(chǎn)生誤動(dòng)作的危險(xiǎn)的問(wèn)題。在本實(shí)施例中，在節(jié)點(diǎn)N3處于L電平的期間，由于晶體管Q10沒(méi)有作為電容元件起作用，不會(huì)伴隨該問(wèn)題。
通常，由于時(shí)鐘信號(hào)的上升速度比單位移位寄存器電路SR的輸出信號(hào)的上升速度更快，一旦在第2輸入端子IN2上輸入時(shí)鐘信號(hào)，則節(jié)點(diǎn)N3的升壓速度變快。其結(jié)果，節(jié)點(diǎn)N1的充電(預(yù)充電)更加被高速化。加之，加到各單位移位寄存器電路SR的輸出端子OUT上的負(fù)載降低，可抑制輸出信號(hào)Gn的信號(hào)延遲。因而，如果在本實(shí)施例的單位移位寄存器電路SR的第2輸入端子IN2上輸入時(shí)鐘信號(hào)，則可以比實(shí)施例1更有助于輸出信號(hào)的高速化。
再者，在圖6的電路中，示出了將晶體管Q10的源極和漏極都連接到第2輸入端子IN2的結(jié)構(gòu)，但由于都是作為MOS電容元件的同一側(cè)的電極起作用，也可以構(gòu)成為僅將兩者中的任意一方連接到第2輸入端子IN2。
<實(shí)施例3>
如上所述，在實(shí)施例1的單位移位寄存器電路SR中，通過(guò)在用以對(duì)節(jié)點(diǎn)N1充電的晶體管Q3的柵極(節(jié)點(diǎn)N3)上設(shè)置充電電路(晶體管Q8)及升壓電路(電容元件C2)，將該節(jié)點(diǎn)N3升壓至2×VDD-Vth的電平。因此，由于晶體管Q3非飽和工作，可以得到對(duì)節(jié)點(diǎn)N1高速充電(預(yù)充電)的效果。
在本實(shí)施例中，將該技術(shù)也應(yīng)用到對(duì)節(jié)點(diǎn)N3充電的晶體管Q8的柵極上，通過(guò)在該晶體管Q8的柵極上也設(shè)置同樣的充電電路和升壓電路，將節(jié)點(diǎn)N3升壓至比實(shí)施例1更高的電平。
圖7是表示實(shí)施例3的單位移位寄存器電路的結(jié)構(gòu)的電路圖。在本實(shí)施例中，單位移位寄存器電路SR中同樣設(shè)有基于輸入至第1輸入端子的信號(hào)對(duì)節(jié)點(diǎn)N3充電的充電電路(第1充電電路)；以及基于輸入至第2輸入端子IN2的信號(hào)將充電后的節(jié)點(diǎn)N3升壓的升壓電路(第1升壓電路)。在本實(shí)施例中，除了連接在節(jié)點(diǎn)N3與第2電源端子s2之間的晶體管Q8之外，第1充電電路還設(shè)有連接在與該晶體管Q8的柵極連接的節(jié)點(diǎn)N4和第2電源端子s2之間的晶體管Q11；以及連接在節(jié)點(diǎn)N4與第3輸入端子IN3之間的電容元件C3。另一方面，與實(shí)施例1一樣第1升壓電路用電容元件C2構(gòu)成。
在節(jié)點(diǎn)N4與第1電源端子s1之間，連接了具有連接于節(jié)點(diǎn)N2的柵極的晶體管Q12。在本實(shí)施例中，由晶體管Q6和晶體管Q7構(gòu)成的變換器(下拉驅(qū)動(dòng)電路)將節(jié)點(diǎn)N4作為輸入端，將節(jié)點(diǎn)N2作為輸出端。
多個(gè)單位移位寄存器電路SR級(jí)聯(lián)連接而構(gòu)成柵線驅(qū)動(dòng)電路。但是，本實(shí)施例中，被連接成使在第1輸入端子IN1上輸入3級(jí)前(前前前級(jí))的輸出信號(hào)(設(shè)為「Gn-3」)，在第3輸入端子IN3上輸入2級(jí)前的輸出信號(hào)Gn-2，在第2輸入端子IN2上，輸入前級(jí)的輸出信號(hào)Gn-1。
另外，在本實(shí)施例中，級(jí)聯(lián)連接的單位移位寄存器電路SR用各自相位不同的4相的時(shí)鐘信號(hào)驅(qū)動(dòng)。亦即，在各單位移位寄存器電路SR的時(shí)鐘端子CK上提供4相時(shí)鐘中預(yù)定的1相，移位寄存器電路SR1、SR2、SR3...的復(fù)位端子RST按該順序被激活。
又，在第1級(jí)(第1段)的單位移位寄存器電路SR1的第1至第3輸入端子IN1～I(xiàn)N3上輸入3相的起動(dòng)脈沖，該起動(dòng)脈沖按第1輸入端子IN1、第3輸入端子IN3、第2輸入端子IN2的順序被激活。
如實(shí)施例1所說(shuō)明過(guò)的情況，在圖3的單位移位寄存器電路SR中，用2級(jí)前的輸出信號(hào)Gn-2將節(jié)點(diǎn)N3(晶體管Q3的柵)充電至VDD-Vth的電平(式1)，其后，用前級(jí)的輸出信號(hào)Gn-1進(jìn)而將節(jié)點(diǎn)N3升壓至2×VDD-Vth的電平(式(2))，使晶體管Q3非飽和工作并將節(jié)點(diǎn)N1充電(預(yù)充電)至VDD1的電平。
對(duì)此，在本實(shí)施例的圖7的單位移位寄存器電路SR中，用輸入至第1輸入端子IN1的3級(jí)前的輸出信號(hào)Gn-3將節(jié)點(diǎn)N4(晶體管Q8的柵)充電至VDD-Vth的電平。于是，晶體管Q8成為導(dǎo)通，而這時(shí)節(jié)點(diǎn)N3的電平僅上升至VDD-2×Vth。但之后，由于輸入至第3輸入端子IN3的2級(jí)前的輸出信號(hào)Gn-2,節(jié)點(diǎn)N4進(jìn)而被升壓至2×VDD-Vth的電平。于是，晶體管Q8非飽和工作，節(jié)點(diǎn)N3的電平被高速充電至VDD1(＝VDD)的電平。因而，如果輸入至第2輸入端子IN2的前級(jí)的輸出信號(hào)Gn-1成為H電平(VDD)，則由于電容元件C2的電容耦合，節(jié)點(diǎn)N3的電平上升至2×VDD的電平，節(jié)點(diǎn)N1通過(guò)晶體管Q3被高速地充電至VDD1的電平。
這樣，包含在第1充電電路中的晶體管Q11基于輸入至第1輸入端子IN1的信號(hào)，起到對(duì)節(jié)點(diǎn)N4充電的第2充電電路的作用，另外，電容元件C3基于輸入至第3輸入端子IN3的信號(hào)，起到將充電后的節(jié)點(diǎn)N4升壓的第2升壓電路的作用。
依據(jù)以上所述的本實(shí)施例，由于晶體管Q11及電容元件C3的作用，可以將節(jié)點(diǎn)N3的電平升壓至比實(shí)施例1高出閾值電壓Vth的電平(2×VDD)，就可以將節(jié)點(diǎn)N1高速充電到該程度。因此，即使在時(shí)鐘信號(hào)的頻率提高、其脈沖寬度變得更窄的情況下，也可以抑制驅(qū)動(dòng)能力的下降。因而，可以將單位移位寄存器電路SR級(jí)聯(lián)連接而構(gòu)成的移位寄存器電路高速化，于是，可以有助于采用了所構(gòu)成的柵線驅(qū)動(dòng)電路的顯示裝置的高分辨率化。
再者，圖7的單位移位寄存器電路SR的具體動(dòng)作除了節(jié)點(diǎn)N3的充電·升壓按照被輸入至第1至第3輸入端子IN1～I(xiàn)N3的3個(gè)信號(hào)進(jìn)行以外，其余與實(shí)施例1大致相同。因此，將圖7的單位移位寄存器電路SR多個(gè)級(jí)聯(lián)連接，構(gòu)成柵線驅(qū)動(dòng)電路后的動(dòng)作成為如圖8的時(shí)序圖。亦即，如果在第1級(jí)的單位移位寄存器電路SR的第1至第3輸入端子IN1～I(xiàn)N3上被輸入輸入信號(hào)(起動(dòng)脈沖)，則其后，第1級(jí)的單位移位寄存器電路SR1的輸出信號(hào)G1一邊以同步于時(shí)鐘信號(hào)CLK1～CLK4的定時(shí)被移位，一邊作為柵線驅(qū)動(dòng)信號(hào)G1、G2、G3、...按柵線GL1、GL2、GL3...順序被輸出，并被依次傳輸至單位移位寄存器電路SR2、SR3...。從而，柵線驅(qū)動(dòng)電路30可用預(yù)定的掃描周期依次驅(qū)動(dòng)?xùn)啪€GL1、GL2、GL3...。
再者，在本實(shí)施例中，第1及第2升壓電路分別由電容元件C2、電容元件C3構(gòu)成，若采用用實(shí)施例2，則可分別置換成MOS電容元件(圖示省略)。
在該場(chǎng)合，第3輸入端子IN3上輸入被輸入至2級(jí)前的單位移位寄存器電路SR的時(shí)鐘信號(hào)，也可以在第2輸入端子IN2上輸入被輸入至前級(jí)的單位移位寄存器電路SR的時(shí)鐘信號(hào)。亦即，例如，如果在該單位移位寄存器電路SR的時(shí)鐘端子CK上輸入時(shí)鐘信號(hào)CLK1，則可在其第3輸入端子IN3上輸入時(shí)鐘信號(hào)CLK3、在第2輸入端子IN2上輸入時(shí)鐘信號(hào)CLK4。如前面所述，通常，由于時(shí)鐘信號(hào)的上升速度比單位移位寄存器電路SR的輸出信號(hào)的上升速度更快，由于使用時(shí)鐘信號(hào)，節(jié)點(diǎn)N3及節(jié)點(diǎn)N4的升壓速度變快，其結(jié)果，節(jié)點(diǎn)N1的充電(預(yù)充電)被進(jìn)一步高速化。加之，加在各單位移位寄存器電路SR的輸出端子OUT上的負(fù)載減小，可以抑制輸出信號(hào)Gn的信號(hào)延遲。因而，可以更有助于輸出信號(hào)的高速化。
<實(shí)施例4>
如前面所述，各實(shí)施例所示的高電位側(cè)電源電位VDD1、VDD2也可以是彼此相同的電平。因此，在本實(shí)施例中，將提供高電位側(cè)電源電位VDD1的第2電源端子S2和提供高電位側(cè)電源電位VDD2的第3電源端子用同一端子構(gòu)成。
圖9是本實(shí)施例的單位移位寄存器電路SR的電路圖，實(shí)施例1(圖3)的單位移位寄存器電路SR是第2電源端子s2和第3電源端子s3用同一端子構(gòu)成的例子。另外，本實(shí)施例對(duì)于實(shí)施例2(圖6)及實(shí)施例3(圖7)的電路也適用，圖示省略。
依據(jù)本實(shí)施例，由于削減了用于電源供給的布線的占有面積，可以有助于柵線驅(qū)動(dòng)電路的高集成化，進(jìn)而有助于顯示裝置的小型化。
實(shí)施例5如在實(shí)施例2中已說(shuō)明過(guò)的那樣，包含TFT的場(chǎng)效應(yīng)晶體管，也可以作為將在導(dǎo)通狀態(tài)下形成在半導(dǎo)體基板上的溝道和柵電極作為兩個(gè)電極、將柵絕緣膜作為電介質(zhì)層的MOS電容元件起作用。
圖10是表示實(shí)施例5的單位移位寄存器電路SR的結(jié)構(gòu)的電路圖。在實(shí)施例1中，在晶體管Q1的柵·源極間設(shè)置節(jié)點(diǎn)N1的升壓用電容元件C1(升壓電容)，而在本實(shí)施例中，將它置換成晶體管Q1的柵電容。此時(shí)，如圖10的電路圖所示，就不需要電容元件C1。
通常，由于構(gòu)成在半導(dǎo)體集成電路內(nèi)形成的電容元件的電介質(zhì)層的絕緣膜的厚度與晶體管的柵絕緣膜的厚度相同，在將電容元件置換成晶體管的柵電容時(shí)，可以用與該電容元件同樣面積的晶體管代替。亦即，在圖10中，通過(guò)將晶體管Q1的柵寬以相當(dāng)程度的擴(kuò)展，就可以實(shí)現(xiàn)與實(shí)施例1的圖3的電路等效的升壓動(dòng)作。
另外，由于通過(guò)擴(kuò)展晶體管Q1的柵寬使其驅(qū)動(dòng)能力增高，其結(jié)果，輸出信號(hào)Gn的上升及下降速度變快，具有可將本發(fā)明的謀求動(dòng)作的高速化的效果進(jìn)一步提高的優(yōu)點(diǎn)。
<實(shí)施例6>
圖11是表示本發(fā)明的實(shí)施例6的單位移位寄存器電路SR的結(jié)構(gòu)的電路圖。
單位移位寄存器電路SR的輸出級(jí)用連接在輸出端子OUT與時(shí)鐘端子CK之間的晶體管Q1(第1晶體管)和連接在輸出端子OUT與第1電源端子s1之間的晶體管Q2(第2晶體管)構(gòu)成。這里，將晶體管Q1的柵極(控制電極)所連接的柵設(shè)為節(jié)點(diǎn)N1(第1節(jié)點(diǎn))，將晶體管Q2的柵極所連接的節(jié)點(diǎn)設(shè)為節(jié)點(diǎn)N2。
在晶體管Q1的柵·源極間(即輸出端子OUT與節(jié)點(diǎn)N1之間)設(shè)置電容元件C1。另外，在節(jié)點(diǎn)N1與第2電源端子s2之間，連接晶體管Q3(第3晶體管)，該晶體管Q3的柵極連接在第1輸入端子IN1上。在節(jié)點(diǎn)N1與第1電源端子s1之間，連接其柵極連接在節(jié)點(diǎn)N2上的晶體管Q4。
本實(shí)施例的單位移位寄存器電路SR，在節(jié)點(diǎn)N1與第2輸入端子IN2之間設(shè)有串聯(lián)連接的晶體管Q13和電容元件C4。即，晶體管Q13的源極連接在節(jié)點(diǎn)N1，漏極連接在電容元件C4的一端，另外，電容元件C4的另一端連接在第2輸入端子IN2上。還有，晶體管Q13的柵和漏極相互連接，構(gòu)成所謂的二極管連接。即，將電容元件C4與晶體管Q13的連接節(jié)點(diǎn)(即晶體管Q13的柵和漏極的節(jié)點(diǎn))設(shè)為節(jié)點(diǎn)N5(第2節(jié)點(diǎn))，則晶體管Q13具有將從節(jié)點(diǎn)N5向節(jié)點(diǎn)N1的方向作為導(dǎo)通方向的單向性開(kāi)關(guān)元件的功能。
在上面定義的節(jié)點(diǎn)N5與第2電源端子s2之間連接晶體管Q14(第4晶體管)，其柵極連接在第1輸入端子IN1上。另外，在節(jié)點(diǎn)N5與第1電源端子s1之間，連接晶體管Q15，其柵極連接在節(jié)點(diǎn)N2上。
在節(jié)點(diǎn)N2與第3電源端子s3之間連接被二極管連接的晶體管Q6，在節(jié)點(diǎn)N2與第1電源端子s1之間連接晶體管Q7。晶體管Q7的柵極連接在節(jié)點(diǎn)N5上。
晶體管Q7被設(shè)定成驅(qū)動(dòng)能力(流過(guò)電流的能力)比晶體管Q6充分大，該晶體管Q6及晶體管Q7構(gòu)成用兩者的導(dǎo)通電阻值之比規(guī)定其動(dòng)作的比率型變換器。該變換器將節(jié)點(diǎn)N5作為輸入端，將節(jié)點(diǎn)N2作為輸出端，構(gòu)成驅(qū)動(dòng)使輸出端子OUT下拉的晶體管Q2的「下拉驅(qū)動(dòng)電路」。
另外，如圖11所示，在本實(shí)施例的單位移位寄存器電路SR中，設(shè)置連接在節(jié)點(diǎn)N2與第1電源端子s1之間、具有連接至輸出端子OUT的柵極的晶體管Q16。該晶體管Q16不會(huì)影響到單位移位寄存器電路SR的邏輯動(dòng)作，其詳情后述。
本實(shí)施例的單位移位寄存器電路SR也用如圖2所示的級(jí)聯(lián)連接構(gòu)成柵線驅(qū)動(dòng)電路30。亦即，在各單位移位寄存器電路SR中，在時(shí)鐘端子CK上提供3相的時(shí)鐘信號(hào)CLK1、CLK2、CLK3中預(yù)定的1個(gè)，在復(fù)位端子RST上連接下一級(jí)的單位移位寄存器電路SR的輸出端子OUT。
另外，在第1級(jí)(第1段)的單位移位寄存器電路SR中，在第1及第2輸入端子IN1、IN2上，作為輸入信號(hào)分別輸入第1和第2起動(dòng)脈沖SP1、SP2。在第2級(jí)的單位移位寄存器電路SR中，在第1輸入端子IN1上輸入上述第2起動(dòng)脈沖SP2，第2輸入端子IN2連接在第1級(jí)的單位移位寄存器電路SR1的輸出端子OUT上。在第3級(jí)以后的單位移位寄存器電路SR中，在第1輸入端子上連接其2級(jí)前(前前級(jí))的單位移位寄存器電路SR的輸出端子OUT，在第2輸入端子IN2上，連接其前級(jí)的單位移位寄存器電路SR的輸出端子OUT。而且，被輸出至各單位移位寄存器電路SR的輸出端子OUT上的輸出信號(hào)，作為水平(或垂直)掃描脈沖對(duì)柵線GL輸出。
圖12是表示本實(shí)施例6的單位移位寄存器電路的動(dòng)作的時(shí)序圖。以下，參照?qǐng)D12，說(shuō)明本實(shí)施例的單位移位寄存器電路SR的具體動(dòng)作。由于構(gòu)成柵線驅(qū)動(dòng)電路30的各單位移位寄存器電路SR的動(dòng)作實(shí)質(zhì)上哪一個(gè)都是相同的，這里，代表性地說(shuō)明1個(gè)單位移位寄存器電路SR的動(dòng)作。為了簡(jiǎn)單，就在單位移位寄存器電路SR的時(shí)鐘端子CK上輸入時(shí)鐘信號(hào)CLK1的情況進(jìn)行說(shuō)明(例如，圖2的單位移位寄存器電路SR1、SR4等與此對(duì)應(yīng))。

這里，也將該單位移位寄存器電路SR輸出的柵線驅(qū)動(dòng)信號(hào)設(shè)為Gn，將其前級(jí)及2級(jí)前的單位移位寄存器電路SR的輸出信號(hào)分別設(shè)為Gn-1及Gn-2，將下一級(jí)的單位移位寄存器電路SR輸出的柵線驅(qū)動(dòng)信號(hào)設(shè)為Gn+1。另外，為了說(shuō)明的簡(jiǎn)單，假定時(shí)鐘信號(hào)CLK1、CLK2、CLK3、第1起動(dòng)脈沖SP1及第2起動(dòng)脈沖SP2的H電平全部相等，將其電平表示為VDD。還有，設(shè)該電平VDD與高電位側(cè)電源電位VDD1的電平相等(即VDD＝VDD1)。
首先，作為初始狀態(tài)，設(shè)想節(jié)點(diǎn)N1及節(jié)點(diǎn)N5是L(低)電平(VSS)、節(jié)點(diǎn)N2是H(高)電平(VDD2-Vth(Vth晶體管的閾值電壓))的復(fù)位狀態(tài)。另外，設(shè)時(shí)鐘端子CK(時(shí)鐘信號(hào)CLK1)、復(fù)位端子RST(下一級(jí)的輸出信號(hào)Gn+1)、第1輸入端子IN1(2級(jí)前的輸出信號(hào)Gn-2)、第2輸入端子IN2(前級(jí)的輸出信號(hào)Gn-1)都是L電平。在復(fù)位狀態(tài)下，該單位移位寄存器電路SR所連接的柵線處于非選擇狀態(tài)。
從該狀態(tài)開(kāi)始，在時(shí)刻t1，2級(jí)前的輸出信號(hào)Gn-2(第1級(jí)的單位移位寄存器電路SR1的第1起動(dòng)脈沖SP1)成為H電平時(shí)，該信號(hào)被輸入至該單位移位寄存器電路SR的第1輸入端子IN1，晶體管Q3及晶體管Q14成為導(dǎo)通。這時(shí)，由于節(jié)點(diǎn)N2為H電平，晶體管Q4、Q15也成為導(dǎo)通，而晶體管Q3、Q14分別設(shè)定成比晶體管Q4、Q15充分大的驅(qū)動(dòng)能力，晶體管Q3、Q14的導(dǎo)通電阻分別比Q4、Q15的導(dǎo)通電阻充分低。因此，節(jié)點(diǎn)N1、N5分別通過(guò)各自的晶體管Q3、Q14被充電，該節(jié)點(diǎn)N1、N5的電平上升。即，晶體管Q3基于被輸入至第1輸入端子IN1的信號(hào)，作為對(duì)晶體管Q1的柵極所連接的節(jié)點(diǎn)N1充電的充電電路起作用。
一旦節(jié)點(diǎn)N5的電平上升，晶體管Q7就開(kāi)始導(dǎo)通，節(jié)點(diǎn)N2的電平下降。若如此，則晶體管Q15的電阻增高，節(jié)點(diǎn)N5的電平急速上升。與此相應(yīng)，晶體管Q7充分地成導(dǎo)通。其結(jié)果，節(jié)點(diǎn)N2成為L(zhǎng)電平(VSS)，晶體管Q4、Q15成為截止，節(jié)點(diǎn)N1、N5成為H電平。
這里，為了使節(jié)點(diǎn)N5的電平上升，需要將連接在它上的電容元件C4及晶體管Q13的柵電容充電，而由于這些電容值是輸出級(jí)的晶體管Q1及電容元件C1的約1/5～1/10的程度，節(jié)點(diǎn)N5可以比較高速地充電。因此，盡管晶體管14以比較不適于高速充電的源極跟隨方式動(dòng)作，也可以使節(jié)點(diǎn)N5的電平高速上升，節(jié)點(diǎn)N5被充電至VDD-Vth的電平。
另一方面，為了使節(jié)點(diǎn)N1的電平上升，需要將電容元件C1及晶體管Q1的柵電容充電，而如上述由于它們的電容值相當(dāng)大，節(jié)點(diǎn)N1的高速充電存在困難。另外，在節(jié)點(diǎn)N1充電時(shí)，由于晶體管Q3以源極跟隨方式動(dòng)作，在短時(shí)間內(nèi)難以使節(jié)點(diǎn)N1的電平上升至理論值(VDD-Vth)。因而，如果2級(jí)前的輸出信號(hào)Gn-2的脈沖寬度不是充分寬，這時(shí)的節(jié)點(diǎn)N1的電平只上升至比理論值小的一定電平V1a為止。
在時(shí)刻t2，2級(jí)前的輸出信號(hào)Gn-2返回至L電平時(shí)，晶體管Q3、Q14成為截止，其后，節(jié)點(diǎn)N1及節(jié)點(diǎn)N5成為浮置狀態(tài)，另外，由于晶體管Q7、Q15執(zhí)行觸發(fā)器的動(dòng)作，它們的電平被維持。
然后，在時(shí)刻t3，前級(jí)的輸出信號(hào)Gn-1(對(duì)于第1級(jí)的單位移位寄存器電路SR1是第2起動(dòng)脈沖SP2)成為H電平時(shí)，單位移位寄存器電路SR的第2輸入端子IN2成為H電平。于是，由于電容元件C4的電容耦合，充電后的節(jié)點(diǎn)N5被升壓。

由于晶體管Q13作為以從節(jié)點(diǎn)N5向節(jié)點(diǎn)N1的方向?yàn)閷?dǎo)通方向的二極管動(dòng)作，節(jié)點(diǎn)N5升壓后，通過(guò)該晶體管Q13從節(jié)點(diǎn)N5向節(jié)點(diǎn)N1流過(guò)電荷，節(jié)點(diǎn)N1的電平被升壓。
具體地說(shuō)，由于節(jié)點(diǎn)N5的電荷被分配在晶體管Q1的柵電容、電容元件C1、C4上，節(jié)點(diǎn)N1的電平上升量ΔV1成為ΔV1＝VDD·C4/(C4+C1+CQ1)-Vth...(3)式(3)的C4是電容元件C4的電容值，C1是電容元件C1的電容值，CQ1是晶體管Q1的柵電容值，Vth是晶體管Q13的閾值電壓。這樣，晶體管Q13、Q14、電容元件C4構(gòu)成一種電荷泵電路，作為用電荷泵動(dòng)作將經(jīng)晶體管Q3的充電后的節(jié)點(diǎn)N1升壓的升壓電路起作用。
再者，在圖1 1的單位移位寄存器電路SR中，由于電容元件C1的電容值(C1)及晶體管Q1的柵電容值(QC1)較大，難于將上升量ΔV1的值增大，但如果是將由電容元件C4升壓后的節(jié)點(diǎn)N1的電平設(shè)為達(dá)到VDD1以上的程度，則能夠容易地實(shí)現(xiàn)。即，若將經(jīng)上述電荷泵動(dòng)作升壓后的節(jié)點(diǎn)N1的電平設(shè)為V1b，則可以有V1b＝V1a+ΔV1≥VDD1...(4) 由于該動(dòng)作，該單位移位寄存器電路SR成為節(jié)點(diǎn)N1及節(jié)點(diǎn)N5為H電平、節(jié)點(diǎn)N2為L(zhǎng)電平的設(shè)置狀態(tài)。在設(shè)置狀態(tài)下，晶體管Q1成導(dǎo)通，晶體管Q2成為截止。
如先前所述，在傳統(tǒng)的單位移位寄存器電路中的節(jié)點(diǎn)N1的充電時(shí)，該節(jié)點(diǎn)N1只上升至VDD-Vth的電平，而在本實(shí)施例中，如上式(4)所示，可以將節(jié)點(diǎn)N1充電至比傳統(tǒng)技術(shù)高Vth以上的電平。

在其后的時(shí)刻t4，前級(jí)的輸出信號(hào)Gn-1從H電平變成L電平時(shí)，第2輸入端子IN2成為L(zhǎng)電平。這樣一來(lái)，節(jié)點(diǎn)N5的電平隨之下降，但由于晶體管Q13作為二極管起作用，節(jié)點(diǎn)N1的電平不變(設(shè)置狀態(tài)也被維持)。因此，由于上述電荷泵動(dòng)作，節(jié)點(diǎn)N5的電平僅下降相當(dāng)于從節(jié)點(diǎn)N5流向節(jié)點(diǎn)N1的電荷量的電壓ΔV5(參照?qǐng)D12)。
節(jié)點(diǎn)N5的電平降低量ΔV5大時(shí)，由于晶體管Q7的電阻值上升，則有L電平的節(jié)點(diǎn)N2的電位變高之虞。若如此，在其后(時(shí)刻t5)，輸出端子OUT(輸出信號(hào)Gn)的電平上升，由于晶體管Q2的柵·漏極間的疊加電容，節(jié)點(diǎn)N2的電平再上升時(shí)，晶體管Q2導(dǎo)通，產(chǎn)生了所謂輸出信號(hào)Gn的電平下降的問(wèn)題。晶體管Q16是用以防止該問(wèn)題發(fā)生的裝置。即，通過(guò)將晶體管Q16在輸出信號(hào)Gn成為H電平時(shí)設(shè)導(dǎo)通并將節(jié)點(diǎn)N2固定在低電位側(cè)電源電位VSS，防止晶體管Q2不必要地成導(dǎo)通。當(dāng)然，在節(jié)點(diǎn)N5的電平下降量ΔV5小，不擔(dān)心產(chǎn)生上述問(wèn)題發(fā)生的情況下，也可以不設(shè)置晶體管Q16。
在處于設(shè)置狀態(tài)的單位移位寄存器電路SR中，由于晶體管Q1導(dǎo)通，晶體管Q2截止，在時(shí)刻t5，時(shí)鐘端子CK的時(shí)鐘信號(hào)CLK1成為H電平時(shí)，輸出端子OUT的輸出信號(hào)Gn的電平上升。于是，通過(guò)電容元件C1和晶體管Q1的柵電容的電容耦合，節(jié)點(diǎn)N1的電平上升特定的電壓。
若假定節(jié)點(diǎn)N1的寄生電容值比起晶體管Q1的柵電容和電容元件C1的電容值之和充分小，則根據(jù)輸出信號(hào)Gn經(jīng)升壓的節(jié)點(diǎn)N1的電平V1c成為V1c＝V1b+VDD≥2×VDD...(5)從式(5)可知，在節(jié)點(diǎn)N1按照輸出信號(hào)Gn升壓后，晶體管Q1的柵·源極間電壓比實(shí)施例1進(jìn)一步增大，輸出端子OUT的電平即輸出信號(hào)Gn追隨于時(shí)鐘信號(hào)CLK1，更高速地上升。另外，由于晶體管Q1非飽和工作，沒(méi)有閾值電壓Vth部分的損失，輸出信號(hào)Gn的H電平跟時(shí)鐘信號(hào)CLK1的H電平一樣成為VDD。
在時(shí)刻t5，成為H電平的輸出信號(hào)Gn在時(shí)鐘信號(hào)CLK1為H電平期間，維持H電平并激活柵線。然后，在時(shí)刻t6，時(shí)鐘信號(hào)CLK1返回至L電平時(shí)，柵線驅(qū)動(dòng)信號(hào)Gn也成為L(zhǎng)電平，返回至柵線的非選擇狀態(tài)。這時(shí)，節(jié)點(diǎn)N1的電平也下降而成為升壓前的電平。
在之后的時(shí)刻t7時(shí)鐘信號(hào)CLK2成為H電平，在該定時(shí)下一級(jí)的柵線驅(qū)動(dòng)信號(hào)Gn+1就成為H電平，因此，它被輸入至復(fù)位端子RST，晶體管Q5成導(dǎo)通。從而，節(jié)點(diǎn)N5的電平下降，晶體管Q7成為截止，因此，節(jié)點(diǎn)N2成為H電平。相應(yīng)地，晶體管Q4成導(dǎo)通，將節(jié)點(diǎn)N1置于L電平。其結(jié)果，返回到晶體管Q1截止、晶體管Q2導(dǎo)通的復(fù)位狀態(tài)。
匯總以上的動(dòng)作，在本實(shí)施例的單位移位寄存器電路SR中，在第1輸入端子IN1和第2輸入端子IN2上沒(méi)有輸入信號(hào)的期間，處于節(jié)點(diǎn)N1是L電平(VSS)、節(jié)點(diǎn)N2是H電平(VDD2-Vth)的復(fù)位狀態(tài)，在此期間，由于晶體管Q1處于截止?fàn)顟B(tài)，晶體管Q2處于導(dǎo)通狀態(tài)，輸出端子OUT被維持在低阻抗的L電平(VSS)。而且，若按第1輸入端子IN1及第2輸入端子IN2的順序輸入脈沖信號(hào)，則節(jié)點(diǎn)N2成為L(zhǎng)電平(VSS)，節(jié)點(diǎn)N1成為比高電位側(cè)電源電位VDD1更高的H電平的設(shè)置狀態(tài)。在設(shè)置狀態(tài)下，由于晶體管Q1導(dǎo)通、晶體管Q2截止，在時(shí)鐘端子CK的信號(hào)(時(shí)鐘信號(hào)CLK1)是H電平的期間，柵線用輸出端子OUT成為H電平并激活柵線。其后，在復(fù)位端子RST上輸入信號(hào)(下一級(jí)的柵線驅(qū)動(dòng)信號(hào)Gn+1)時(shí)，返回至節(jié)點(diǎn)N1及節(jié)點(diǎn)N5為L(zhǎng)電平、節(jié)點(diǎn)N2為H電平的復(fù)位狀態(tài)。
如果將這樣動(dòng)作的多個(gè)單位移位寄存器電路SR進(jìn)行圖2所示的級(jí)聯(lián)連接而構(gòu)成柵線驅(qū)動(dòng)電路30，則其動(dòng)作與上面所示的圖5的時(shí)序圖所示的相同。
如以上所述，依據(jù)本實(shí)施例的單位移位寄存器電路SR，作為充電電路的晶體管Q3對(duì)晶體管Q1的柵極(節(jié)點(diǎn)N1)充電，接著，由晶體管Q13、Q14及電容元件C4構(gòu)成的升壓電路(電荷泵電路)將充電后的節(jié)點(diǎn)N1升壓，因此，即使在時(shí)鐘信號(hào)的頻率增高，輸入至第1及第2輸入端子IN1、IN2的信號(hào)的脈沖寬度變窄的情況下，也能夠?qū)⒐?jié)點(diǎn)N1充分地預(yù)充電，可防止晶體管Q1的驅(qū)動(dòng)能力的低下。另外，由于升壓電路的電荷泵動(dòng)作，可以將節(jié)點(diǎn)N1預(yù)充電至比傳統(tǒng)技術(shù)高的電平，因此，晶體管Q1的驅(qū)動(dòng)能力變得比傳統(tǒng)技術(shù)更高。因而，可以將單位移位寄存器電路SR級(jí)聯(lián)連接而構(gòu)成的移位寄存器電路高速化，從而，能夠有助于采用所構(gòu)成的柵線驅(qū)動(dòng)電路的顯示裝置的高分辨率化。
<實(shí)施例7>
圖13是表示實(shí)施例7的單位移位寄存器電路SR的結(jié)構(gòu)的電路圖。如該圖所示，在本實(shí)施例中，將構(gòu)成升壓電路的電容元置換成由晶體管Q17產(chǎn)生的MOS電容元件。即，晶體管Q17的柵極連接在節(jié)點(diǎn)N5，源極和漏極一同連接在第2輸入端子IN2上。
依據(jù)本實(shí)施例的單位移位寄存器電路SR，由于其電路結(jié)構(gòu)僅是將實(shí)施例6的電容元件C4置換成MOS電容元件(晶體管Q17的柵電容)，因此與實(shí)施例6的單位移位寄存器電路SR同樣動(dòng)作。從而，可以得到與實(shí)施例6同樣的效果。

僅在柵·源極間被偏置在閾值電壓以上時(shí)，即僅在節(jié)點(diǎn)N5被充電至H電平時(shí)，晶體管Q17才作為電容元件起作用。如向節(jié)點(diǎn)N1提供電荷那樣，晶體管Q17也可將被充電后的節(jié)點(diǎn)N5升壓，因此，如果它僅在節(jié)點(diǎn)N5處于H電平期間作為電容元件起作用，則沒(méi)有動(dòng)作上的問(wèn)題。
換言之，由于晶體管Q17在節(jié)點(diǎn)N5處于L電平期間沒(méi)有作為電容元件起作用，在該期間，即使第2輸入端子IN2成了H電平，節(jié)點(diǎn)N5也不會(huì)被升壓。因此，在第2輸入端子IN2上輸入的信號(hào)不限于前級(jí)的輸出信號(hào)Gn-1，可以使用被輸入至前級(jí)的單位移位寄存器電路SR的時(shí)鐘信號(hào)。例如，如圖11所示，如果在該單位移位寄存器電路SR的時(shí)鐘端子CK上輸入時(shí)鐘信號(hào)CLK1，則在其第2輸入端子IN2上也可以輸入時(shí)鐘信號(hào)CLK3。
在實(shí)施例6的圖11的電路結(jié)構(gòu)情況下，例如，如果在時(shí)鐘端子CK上輸入時(shí)鐘信號(hào)CLK1，在第2輸入端子IN2上輸入時(shí)鐘信號(hào)CLK3，則即使在節(jié)點(diǎn)N5應(yīng)為L(zhǎng)電平的復(fù)位狀態(tài)期間，也沒(méi)有節(jié)點(diǎn)N5由時(shí)鐘信號(hào)CLK3不必要地升壓而產(chǎn)生誤動(dòng)作的危險(xiǎn)。在本實(shí)施例中，節(jié)點(diǎn)N5在L電平期間，晶體管Q17不作為電容元件起作用，因此不會(huì)伴隨該問(wèn)題。
通常，由于時(shí)鐘信號(hào)的上升速度比單位移位寄存器電路SR的輸出信號(hào)的上升速度快，若在第2輸入端子IN2上輸入時(shí)鐘信號(hào)，則節(jié)點(diǎn)N5的升壓速度變快。其結(jié)果，節(jié)點(diǎn)N1的充電(預(yù)充電)被進(jìn)一步高速化。此外，加在各單位移位寄存器電路SR的輸出端子OUT上的負(fù)載減小，可以抑制輸出信號(hào)Gn的信號(hào)延遲。因而，如果在本實(shí)施例的單位移位寄存器電路SR的第2輸入端子IN2上輸入時(shí)鐘信號(hào)，則可以更加有助于輸出信號(hào)比實(shí)施例6更高速化。
再者，在圖13的電路中，示出了將晶體管Q17的源極和漏極都連接于第2輸入端子IN2的結(jié)構(gòu)，但由于都是作為MOS電容元件的同一側(cè)的電極起作用，也可構(gòu)成為僅是兩者中的任意一方連接至第2輸入端子IN2。
<實(shí)施例8>
在實(shí)施例6、7中，高電位側(cè)電源電位VDD1、VDD2也可為相同的電平。因此，在本實(shí)施例中，將與實(shí)施例4同樣提供高電位側(cè)電源電位VDD1的第2電源端子s2，和提供高電位側(cè)電源電位VDD2的第3電源端子s3用同一個(gè)端子構(gòu)成。
圖14是本實(shí)施例的單位移位寄存器電路SR的電路圖，是在實(shí)施例6(圖11)的單位移位寄存器電路SR中將第2電源端子s2和第3電源端子s3用同一個(gè)端子構(gòu)成的例子。
依據(jù)本實(shí)施例，由于削減了用以電源供給的布線的占有面積，可以有助于柵線驅(qū)動(dòng)電路的高集成化，進(jìn)而有助于顯示裝置的小型化。
<實(shí)施例9>
圖15是表示實(shí)施例9的單位移位寄存器電路SR的結(jié)構(gòu)的電路圖。在實(shí)施例6中，在晶體管Q1柵·源極間設(shè)有節(jié)點(diǎn)N1升壓用的電容元件C1(升壓電容)，而在本實(shí)施例中，將它置換成晶體管Q1的柵電容。這時(shí)，如圖15的電路圖所示，不再需要電容元件C1。
通常，由于構(gòu)成在半導(dǎo)體集成電路內(nèi)形成的電容元件的電介質(zhì)層的絕緣膜的厚度與晶體管柵絕緣膜的厚度相同，在將電容元件置換成晶體管的柵電容時(shí)，可用與該電容元件同樣面積的晶體管代替。即，在圖15中，采用將晶體管Q1的柵寬進(jìn)行相當(dāng)程度的擴(kuò)展，可以實(shí)現(xiàn)與實(shí)施例6的圖11的電路等同的升壓動(dòng)作。
另外，通過(guò)將晶體管Q1的柵寬度加寬，其驅(qū)動(dòng)能力增高，其結(jié)果，輸出信號(hào)Gn的上升及下降速度變快，具有可進(jìn)一步提高本發(fā)明的實(shí)現(xiàn)動(dòng)作高速化的效果的優(yōu)點(diǎn)。
<實(shí)施例10>
圖16是表示實(shí)施例10的單位移位寄存器電路的結(jié)構(gòu)的電路圖。如該圖所示，本實(shí)施例是在實(shí)施例1的單位移位寄存器電路SR(圖3)上連接了向晶體管Q3的漏極提供預(yù)定的電位VDD4的電壓發(fā)生電路32的電路。
該電壓發(fā)生電路32具有被供給高電位側(cè)電源電位VDD3的第4電源端子s4；用以輸出電位VDD4的電壓輸出端子VT；被輸入預(yù)定的時(shí)鐘信號(hào)的至少1個(gè)時(shí)鐘輸入端子(圖16中，代表性地示出時(shí)鐘信號(hào)CLK1)。在本實(shí)施例中，作為輸入至該時(shí)鐘輸入端子上的時(shí)鐘信號(hào)，使用驅(qū)動(dòng)級(jí)聯(lián)連接的多個(gè)單位移位寄存器電路SR(即，柵線驅(qū)動(dòng)電路30)的多相時(shí)鐘信號(hào)中的任意一個(gè)(圖16中，代表性地示出時(shí)鐘信號(hào)CLK1)。
電壓發(fā)生電路32是基于加到第4電源端子s4的電位VDD3和輸入至?xí)r鐘輸入端子的時(shí)鐘信號(hào)來(lái)生成比電源電位VDD3高的輸出電位VDD4的電路。另外，該電位VDD4是將低電位側(cè)電源電位VSS作為基準(zhǔn)的、比各時(shí)鐘信號(hào)的振幅(H電平的電位)更高的電位。
圖17表示一例電壓發(fā)生電路32的具體電路結(jié)構(gòu)。為了得到高電位輸出，該電壓發(fā)生電路32使用了電荷泵電路CP。該電荷泵電路CP由晶體管Q20、Q21及電容元件C5構(gòu)成。另外，在該電荷泵電路CP的輸出端即電壓輸出端子VT上，設(shè)有電容元件C6。
在本實(shí)施例中，將該電壓發(fā)生電路32(電荷泵電路及穩(wěn)定化電容C6)與移位寄存器電路形成在同一基板上。電荷泵電路基本上由至少2個(gè)整流元件(二極管元件)和至少1個(gè)電容元件構(gòu)成。在本實(shí)施例中，作為二極管元件，使用作了二極管連接的、與用于移位寄存器電路結(jié)構(gòu)相同的晶體管Q20、Q21。另外，作為電容元件，使用與像素電容(圖1示出的電容27)相同結(jié)構(gòu)的電容元件C5。電容元件C6用以使電荷泵電路CP的輸出穩(wěn)定。它也可以使用與像素電容相同結(jié)構(gòu)的電容。這樣一來(lái)，可以將電壓發(fā)生電路與移位寄存器和像素電路并行地形成，因此，不會(huì)伴隨制造工序的增加，并可抑制制造成本的增加。
如圖17所示，作為二極管元件的晶體管Q20、Q21(以下分別稱為「二極管元件Q20」、「二極管元件Q21」)被串聯(lián)連接在提供高電位側(cè)電源電位VDD3的第4電源端子s4與用以輸出輸出電位VDD4的電壓輸出端子VT之間。二極管元件Q20、Q21共同連接成第4電源端子s4一側(cè)構(gòu)成陽(yáng)極、電壓輸出端子VT構(gòu)成陰極。
電容元件C5連接在二極管元件Q20、Q21之間的連接節(jié)點(diǎn)(以下稱為節(jié)點(diǎn)N6)與時(shí)鐘輸入端子CK1之間。由于該電容元件C5是用以重復(fù)進(jìn)行將節(jié)點(diǎn)N6升壓的電荷泵動(dòng)作的元件，在時(shí)鐘輸入端子CK1上輸入任意的時(shí)鐘信號(hào)即可。作為該時(shí)鐘信號(hào)，可以利用驅(qū)動(dòng)各單位移位寄存器電路SR的時(shí)鐘信號(hào)CLK1～CLK3中的任意一個(gè)。若如此，沒(méi)有必要另行設(shè)置用以驅(qū)動(dòng)電荷泵電路CP的時(shí)鐘信號(hào)發(fā)生電路，可以抑制電路規(guī)模的增大。在本實(shí)施例中，在圖17的電路的時(shí)鐘輸入端子CK1上輸入時(shí)鐘信號(hào)CLK1。以下，將電容元件C5稱為「電荷泵電容」。
另一方面，電容元件C6是在從電壓輸出端子VT向負(fù)載(單位移位寄存器電路SR的節(jié)點(diǎn)N1)流過(guò)電流時(shí)，用以穩(wěn)定輸出電位VDD4的電容，被連接在電壓輸出端子VT與提供低電位側(cè)電源電位VSS的第1電源端子s1之間。以下，將電容元件C6稱為「穩(wěn)定化電容」。再者，穩(wěn)定化電容C6的一端的連接端不限于第1電源端子s1，只要是供給一定電壓的低阻抗節(jié)點(diǎn)即可，不論其連接端如何。
以下，說(shuō)明圖17的電路的動(dòng)作。將構(gòu)成電壓發(fā)生電路32的各晶體管的閾值電壓設(shè)為Vth。
由于第4電源端子s4被提供電位VDD3時(shí)二極管Q20處于導(dǎo)通狀態(tài)，節(jié)點(diǎn)N6的電位成為VDD3-Vth。并且，由于該節(jié)點(diǎn)N6的電位，二極管Q21成為導(dǎo)通，電壓輸出端子VT的電位成為VDD3-2×Vth。
其后，時(shí)鐘信號(hào)CLK1(振幅VDD)上升時(shí)，由于電荷泵電容C5的耦合，節(jié)點(diǎn)N6被升壓。如果忽略節(jié)點(diǎn)N6的寄生電容，則節(jié)點(diǎn)N6的電位上升至VDD3-Vth+VDD。由于該節(jié)點(diǎn)N6的電位上升，二極管Q21處在導(dǎo)通狀態(tài)，從節(jié)點(diǎn)N6向電壓輸出端子VT流過(guò)電流。于是，電壓輸出端子VT的電平上升一定量，相反地，節(jié)點(diǎn)N6的電平降低電荷流出的部分。
其后，若時(shí)鐘信號(hào)CLK1下降，由于電荷泵的電容C5的耦合，節(jié)點(diǎn)N6的電位被降低。由于剛才節(jié)點(diǎn)N6被升壓時(shí)，電荷從該節(jié)點(diǎn)N6向電壓輸出端子VT流出，電位降低后的節(jié)點(diǎn)N6的電平比升壓前(時(shí)鐘信號(hào)CLK1上升前)的VDD3-Vth更低。但是，由于節(jié)點(diǎn)N6的電位一降低二極管Q20就處于導(dǎo)通狀態(tài)，節(jié)點(diǎn)N6立刻被充電，返回至VDD3-Vth。
再者，由于剛才節(jié)點(diǎn)N6被升壓時(shí)，電壓輸出端子VT的電位上升，當(dāng)節(jié)點(diǎn)N6的電位變得比電壓輸出端子VT更低，但是由于二極管Q21阻止從電壓輸出端子VT向節(jié)點(diǎn)N6方向的電流，電壓輸出端子VT的電位上升后的狀態(tài)被維持。
之后，每當(dāng)輸入時(shí)鐘信號(hào)CLK1，就重復(fù)以上的動(dòng)作，最終，電壓輸出端子VT的電位VDD4達(dá)到VDD3-2×Vth+VDD。
這里，假定上述的電位VDD1～VDD3的值全部相等，其值與時(shí)鐘信號(hào)CLK1～CLK3的H電平相同為VDD，則最終的電壓發(fā)生電路32的輸出電位VDD4成為2×VDD-2×Vth，它構(gòu)成晶體管Q3的漏極電位。在同樣的假定下，例如，實(shí)施例1的單位移位寄存器電路SR的晶體管Q3的漏極電位是VDD(＝VDD2)。即，依據(jù)本實(shí)施例的單位移位寄存器電路SR，即使在高電位側(cè)電源電位的各電位與時(shí)鐘信號(hào)CLK1～CLK3的H電平是同樣電位VDD的情況下，也可用電壓發(fā)生電路32在晶體管Q3的漏極上提供更高的電位VDD4(＝2×VDD-2×Vth)。
因而，在本實(shí)施例中，晶體管Q3可以將晶體管Q1的柵極(節(jié)點(diǎn)N1)充電(預(yù)充電)至比實(shí)施例1時(shí)更高的電位。其結(jié)果，輸出信號(hào)Gn的輸出時(shí)的晶體管Q1的導(dǎo)通電阻變小，輸出信號(hào)Gn的上升及下降被高速化，可以得到所謂能夠使晶體管電路動(dòng)作的高速化的效果。另外，反過(guò)來(lái)說(shuō)，盡管減小了晶體管Q1的溝道寬度，但還是可以抑制輸出信號(hào)Gn的上升及下降速度的降低，因此能夠減小移位寄存器電路的占有面積。
下面，具體地說(shuō)明本實(shí)施例的效果。這里也將時(shí)鐘信號(hào)CLK1～CLK3各自的振幅(H電平的電位)設(shè)為VDD，在圖1 6的電路中，晶體管Q3的柵極(節(jié)點(diǎn)N3)根據(jù)2級(jí)前的輸出信號(hào)Gn-2由晶體管Q8充電時(shí)該節(jié)點(diǎn)N3的電位，由該輸出信號(hào)Gn-2的H電平的電位決定。如實(shí)施例1的說(shuō)明那樣，如果時(shí)鐘信號(hào)CLK1～CLK3的振幅是VDD，則各單位移位寄存器電路SR的輸出信號(hào)的H電平也是VDD。
節(jié)點(diǎn)N3的充電由晶體管Q8在飽和區(qū)域的動(dòng)作來(lái)執(zhí)行，充電后節(jié)點(diǎn)N3的電位伴隨著晶體管Q8的閾值電壓(Vth)部分的損失，成為VDD-Vth。因此，其后，節(jié)點(diǎn)N3隨著前級(jí)的輸出信號(hào)Gn-1(振幅VDD)用電容C2被升壓時(shí)的該節(jié)點(diǎn)N3的電位，如果忽略節(jié)點(diǎn)N3的寄生電容，則成為2×VDD-Vth。
因而，在該時(shí)刻，如果晶體管Q3的漏極電位(即電壓發(fā)生電路32的輸出電位VDD4)為2×VDD-2×Vth以上，則晶體管Q3可以將節(jié)點(diǎn)N1充電(預(yù)充電)至2×VDD-2×Vth的電位。如前面所述，由于電壓發(fā)生電路32的輸出電位VDD4被表示為VDD3-2×Vth+VDD，如果提供給電壓發(fā)生電路32的電源電位VDD3為VDD以上，則滿足條件。此時(shí)，晶體管Q1的柵·源極間電壓成為2×VDD-2×Vth。其后，輸出信號(hào)Gn的輸出時(shí)的晶體管Q1的導(dǎo)通電阻由該時(shí)晶體管Q1的柵·源極間電壓決定。
通常，提供給移位寄存器的高電位側(cè)電源電位一般被設(shè)定成等于時(shí)鐘信號(hào)的H電平。例如，作為傳統(tǒng)例，可舉出如上述專利文獻(xiàn)1圖7的電路，如果高電位側(cè)電源電位(VON)及時(shí)鐘信號(hào)的H電平的電位均為VDD，則節(jié)點(diǎn)N1被充電時(shí)的電位成為VDD-Vth。由于晶體管Q1(相當(dāng)于專利文獻(xiàn)1的晶體管M1)的導(dǎo)通電阻正比于其柵·源極間電壓，在本實(shí)施例中，對(duì)于該傳統(tǒng)例，可以將晶體Q1的導(dǎo)通電阻值取為(VDD-Vth)/(2×VDD-2×Vth)＝1/2倍，即一半。
再者，在圖16的電路中，晶體管Q8的漏極被供給一定的電位VDD1，但也可將它與柵一同連接到第1輸入端子IN1。即，也可以將晶體管Q8二極管連接到第1輸入端子IN1與節(jié)點(diǎn)N3之間。以下所示的實(shí)施例也一樣。此時(shí)，由于輸入至第1輸入端子IN1的2極前的輸出信號(hào)Gn-2也作為用以充電節(jié)點(diǎn)N3的電源起作用，可以省略第2電源端子s2及向它供給電位VDD1的電源，有助于電路的縮小。
另外，在本實(shí)施例中，作為將電壓發(fā)生電路32(電荷泵電路CP及穩(wěn)定化電容C6)與移位寄存器電路形成在同一基板內(nèi)的情況作了說(shuō)明，但也可以將其構(gòu)成要素的全部或一部分形成在基板的外部并加以連接。這種情況下，可以抑制該基板面積的增大，但由于需要將用以連接基板內(nèi)的電路與電壓發(fā)生電路32(或其一部分)的外部連接端子設(shè)置在基板上，增加了該部分的端子數(shù)。
例如，考慮將電壓發(fā)生電路32的電荷泵電路CP的二極管元件與移位寄存器電路形成在同一基板上，將電容元件(電荷泵電容及穩(wěn)定化電容)置于外部。這種情況下，通過(guò)使用與移位寄存器電路的元件相同結(jié)構(gòu)的晶體管作為二極管元件，可以簡(jiǎn)化制造工序，且容易實(shí)現(xiàn)電容元件的大容量化。另外，例如，如果將二極管元件及穩(wěn)定化電容外置，將電荷泵電容形成在基板內(nèi)，則可以得到能夠減小電路的寄生電容的優(yōu)點(diǎn)。
<實(shí)施例11>
在圖17所示的電壓發(fā)生電路32中，時(shí)鐘信號(hào)CLK1的上升時(shí)通過(guò)電荷泵電容C5向電壓輸出端子VT供給電荷，但一旦它下降，向電壓輸出端子VT的電荷供給就消失。因此，時(shí)鐘信號(hào)CLK1在L電平期間，電壓發(fā)生電路用蓄積在電壓穩(wěn)定化電容C6中的電荷向負(fù)載(單位移位寄存器電路SR的節(jié)點(diǎn)N1)提供電流。即，時(shí)鐘信號(hào)CLK1在L電平期間僅是穩(wěn)定化電容C6的電荷被放電，因此，電壓輸出端子VT的電位(電位VDD4)下降。
圖18是表示實(shí)施例11的電壓發(fā)生電路32的結(jié)構(gòu)的電路圖。該電壓發(fā)生電路32具有相互并聯(lián)連接的3個(gè)電荷泵電路CP1～CP3。
電荷泵電路CP1由被二極管連接的晶體管(二極管元件)Q20a、Q21a以及連接在其間的節(jié)點(diǎn)N6a和時(shí)鐘輸入端子CK1a之間的電荷泵電容C5a構(gòu)成。同樣，電荷泵電路CP2由二極管元件Q20b、Q21b以及連接在其間的節(jié)點(diǎn)N6b和時(shí)鐘輸入端子CK1b之間的電荷泵電容C5b構(gòu)成。電荷泵電路CP3由二極管元件Q20c、Q21c以及連接在其間的節(jié)點(diǎn)N6c和時(shí)鐘輸入端子CK1c之間的電荷泵電容C5c構(gòu)成。亦即，圖18的電荷泵電路CP1～CP3各為與圖17所示的電荷泵電路CP相同結(jié)構(gòu)的電路。
在這些電荷泵電路CP1～CP3各自的時(shí)鐘輸入端子CK1a～CK1c上輸入相位各不相同的時(shí)鐘信號(hào)。本實(shí)施例中，作為這些時(shí)鐘信號(hào)，使用驅(qū)動(dòng)移位寄存器電路(柵線驅(qū)動(dòng)電路30)的時(shí)鐘信號(hào)CLK1～CLK3。即如圖18所示，分別在時(shí)鐘輸入端子CK1a上輸入時(shí)鐘信號(hào)CLK1、在時(shí)鐘輸入端子CK1b上輸入時(shí)鐘信號(hào)CLK2、在時(shí)鐘輸入端子CK1c上輸入時(shí)鐘信號(hào)CLK3。
因而，在圖18的電壓發(fā)生電路32中，在電壓輸出端子VT上，在時(shí)鐘信號(hào)CLK1的上升時(shí)，從電荷泵電路CP1供給電荷，在時(shí)鐘信號(hào)CLK2的上升時(shí)，從電荷泵電路CP2供給電荷，在時(shí)鐘信號(hào)CLK3的上升時(shí)，從電荷泵CP3供給電荷。即，在電壓輸出端子VT上依次用時(shí)鐘信號(hào)CLK1～CLK3供給電荷，解決了上述的電壓輸出端子VT的電位降低的問(wèn)題。
在本實(shí)施例中，用3個(gè)電荷泵電路構(gòu)成電壓發(fā)生電路32，但在電壓輸出端子VT的電平容許某種程度降低的情況下，電壓發(fā)生電路32設(shè)置的電荷泵電路也可以是1個(gè)(即與實(shí)施例10相同)或2個(gè)。例如，即使在使用2個(gè)電荷泵電路時(shí)，與實(shí)施例10比較，由于向電壓輸出端子VT供給電荷的頻度加倍，可以抑制電壓輸出端子VT的電位降低。
<實(shí)施例12>
實(shí)施例12中，提出了可比實(shí)施例10更加提高輸出電位VDD4的電壓發(fā)生電路32。
圖19是表示實(shí)施例12的電壓發(fā)生電路32的結(jié)構(gòu)的電路圖。在本實(shí)施例中，電壓發(fā)生電路32也由電荷泵電路CP和穩(wěn)定化電容C6構(gòu)成，但電荷泵電路CP的結(jié)構(gòu)與圖17的不同。
如圖19所示，本實(shí)施例的電荷泵電路CP是將圖17的晶體管Q20置換成由晶體管Q22、Q23及電容元件C7構(gòu)成的電路的電荷泵電路。
晶體管Q22連接在作為二極管元件Q21的陽(yáng)極的節(jié)點(diǎn)N6與第4電源端子s4之間。晶體管Q23連接在第4電源端子s4與晶體管Q22的柵節(jié)點(diǎn)(節(jié)點(diǎn)N7)之間，其柵連接在節(jié)點(diǎn)N6上。電容元件C7連接在節(jié)點(diǎn)N7與時(shí)鐘輸入端子CK2之間。
在時(shí)鐘輸入端子CK1、CK2各端子上，輸入彼此相位不同的(取H電平的活性期間不重復(fù))時(shí)鐘信號(hào)。作為這些時(shí)鐘信號(hào)，可以使用驅(qū)動(dòng)晶體管電路(柵線驅(qū)動(dòng)電路30)的時(shí)鐘信號(hào)CLK1～CLK3中的2個(gè)。在本實(shí)施例中，如圖19所示，假定在時(shí)鐘輸入端子CK1上輸入時(shí)鐘信號(hào)CLK1，在時(shí)鐘輸入端子CLK2上輸入時(shí)鐘信號(hào)CLK2。
下面，就本實(shí)施例的電壓發(fā)生電路32的電荷泵電路CP的動(dòng)作進(jìn)行說(shuō)明。這里，也將時(shí)鐘信號(hào)CLK1～CLK3的振幅設(shè)為VDD，將電壓發(fā)生電路32的各晶體管的閾值電壓設(shè)為Vth。
如實(shí)施例10中說(shuō)明過(guò)的那樣，在圖17的電路的節(jié)點(diǎn)N6上，用晶體管Q20充電至VDD3-Vth的電平，與之相對(duì)比，在圖19的電荷泵電路CP的節(jié)點(diǎn)N6用由晶體管Q22、Q23及電容元件C7構(gòu)成的電路充電至VDD3的電平。其理由是，由于在時(shí)鐘信號(hào)CLK2上升時(shí)，晶體管Q22的柵節(jié)點(diǎn)(節(jié)點(diǎn)N7)被升壓，這時(shí)，晶體管Q22進(jìn)行非飽和動(dòng)作并將節(jié)點(diǎn)N6充電。
因而，在本實(shí)施例的電荷泵電路CP中，如果時(shí)鐘信號(hào)CLK1上升且節(jié)點(diǎn)N6升壓，該節(jié)點(diǎn)N6的電位上升至VDD3+VDD。由于該節(jié)點(diǎn)N6的電位上升，二極管元件Q21成為導(dǎo)通，從節(jié)點(diǎn)N6向電壓輸出端子VT流過(guò)電流。于是，電壓輸出端子VT的電平上升一定的量，反過(guò)來(lái)，節(jié)點(diǎn)N6的電平僅降低電荷流出的部分。
再者，在節(jié)點(diǎn)N6升壓時(shí)，晶體管Q23進(jìn)行非飽和動(dòng)作，因此，節(jié)點(diǎn)N7被充電至與第4電源端子s4相同的VDD3。這時(shí)，由于節(jié)點(diǎn)N6已被升壓，從電位關(guān)系看，晶體管Q22的第4電源端子s4一側(cè)構(gòu)成源極，節(jié)點(diǎn)N6一側(cè)構(gòu)成漏極，而由于其柵極(節(jié)點(diǎn)N7)與源極(第4電源端子s4)的電位相等，從節(jié)點(diǎn)N6向第4電源端子s4不流過(guò)電流，即，晶體管Q22從第4電源端子s4向節(jié)點(diǎn)N6進(jìn)行充電，而作為阻止其反方向的電流的整流元件起作用。
另外，剛才節(jié)點(diǎn)N6被升壓時(shí)，電壓輸出端子VT的電位上升，因此節(jié)點(diǎn)N6一方的電位比電壓輸出端子VT低，但由于二極管元件Q21阻止從電壓輸出端子VT向節(jié)點(diǎn)N6的方向的電流，電壓輸出端子VT的電位被維持在已上升的狀態(tài)。
其后，時(shí)鐘信號(hào)CLK1下降時(shí)，通過(guò)電荷泵電容C5的耦合，節(jié)點(diǎn)N6的電位被拉下。這時(shí)，節(jié)點(diǎn)N6的電平比其升壓前(時(shí)鐘信號(hào)CLK1上升前)的VDD3低。但是，接著時(shí)鐘信號(hào)CLK2上升時(shí)，由于晶體管Q22再次進(jìn)行非飽和動(dòng)作并將節(jié)點(diǎn)N6充電，該節(jié)點(diǎn)N6的電平返回至VDD3。
其后，每當(dāng)時(shí)鐘信號(hào)CLK1、CLK2被輸入，就重復(fù)以上的動(dòng)作，最終，電壓輸出端子VT的電位成為VDD3-Vth+VDD。這里，上述的電位VDD1～VDD3的值全部相等，如果假定將該值與時(shí)鐘信號(hào)CLK1～CLK3的H電平同為VDD，則最終的電壓發(fā)生電路32的輸出電位VDD4成為2×VDD-Vth。
這樣，在本實(shí)施例的電荷泵電路CP中，由于晶體管Q22以非飽和動(dòng)作將節(jié)點(diǎn)N6充電，節(jié)點(diǎn)N6的節(jié)點(diǎn)被充電至比實(shí)施例10高出晶體管閾值電壓Vth的部分。相應(yīng)地，由時(shí)鐘信號(hào)CLK1產(chǎn)生的節(jié)點(diǎn)N6的升壓時(shí)的電平也高出Vth，其結(jié)果，最終的電壓輸出端子VT的電位也可以比實(shí)施例10高出Vth的部分。
再者，在本實(shí)施例中，示出了在電壓發(fā)生電路32的時(shí)鐘輸入端子CK1、CK2上輸入各時(shí)鐘信號(hào)CLK1、CLK2的例子，而如前所述，在時(shí)鐘輸入端子CK1、CK2上輸入的信號(hào)也可以是彼此相位不同(活性期間不相重疊)的時(shí)鐘信號(hào)。因此，也可以是例如時(shí)鐘信號(hào)CLK1、CLK3的組合，或者時(shí)鐘信號(hào)CLK2、CLK3的組合。
另外，在圖19的電荷泵電路CP中，由于電容元件C7也可以僅升壓晶體管Q22的柵極，電容元件C7的電容值也可以比電荷泵電容C5小。同樣，由于晶體管Q23也僅充電晶體管Q22的柵極，其導(dǎo)通電阻也可以比晶體管Q22高。
<實(shí)施例13>
圖20是表示實(shí)施例13的電壓發(fā)生電路32的結(jié)構(gòu)的電路圖。該電壓發(fā)生電路32與實(shí)施例11一樣，具有相互并聯(lián)連接的3個(gè)電荷泵電路CP1～CP3。但是，在本實(shí)施例中，電荷泵電路CP1～CP3的各電路具有與示于圖19的電荷泵電路CP相同的結(jié)構(gòu)。
在電荷泵電路CP1～CP3各自的時(shí)鐘輸入端子CK1a～CK1c(對(duì)應(yīng)于圖19的時(shí)鐘輸入端子CK1)上，輸入各個(gè)相位不同的時(shí)鐘信號(hào)。在本實(shí)施例中，作為這些時(shí)鐘信號(hào)，使用驅(qū)動(dòng)移位寄存器電路(柵線驅(qū)動(dòng)電路30)的時(shí)鐘信號(hào)CLK1～CLK3。即如圖20所示，分別在電荷泵電路CP1的時(shí)鐘輸入端子CK1a上輸入時(shí)鐘信號(hào)CLK1，在電荷泵電路CP2的時(shí)鐘輸入端子CK1b上輸入時(shí)鐘信號(hào)CLK2，在電荷泵電路CP3的時(shí)鐘輸入端子CK1c上輸入時(shí)鐘信號(hào)CLK3。
而且，在電荷泵電路CP1的時(shí)鐘輸入端子CK2a上輸入與時(shí)鐘輸入端子CK1a的時(shí)鐘信號(hào)CLK1相位不同的時(shí)鐘信號(hào)CLK2。同樣，在電荷泵電路CP2的時(shí)鐘輸入端子CK2b上輸入與時(shí)鐘輸入端子CK1b的時(shí)鐘信號(hào)CLK2相位不同的時(shí)鐘信號(hào)CLK3。在電荷泵電路CP3的時(shí)鐘輸入端子CK2c上輸入與時(shí)鐘輸入端子CK1c的時(shí)鐘信號(hào)CLK3相位不同的信號(hào)CLK1。
因而，在圖20的電壓發(fā)生電路32中，在時(shí)鐘信號(hào)CLK1上升時(shí)，從電荷泵電路CP1向電壓輸出端子VT供給電荷，在時(shí)鐘信號(hào)CLK2上升時(shí)，從電荷泵電路CP2向電壓輸出端子VT供給電荷，在時(shí)鐘信號(hào)CLK3上升時(shí)，從電荷泵電路CP3向電壓輸出端子VT供給電荷。亦即，在電壓輸入端子VT上，用時(shí)鐘信號(hào)CLK1～CLK3的任意一個(gè)在大部分期間供給電荷，從而電壓輸出端子VT的電位降低的問(wèn)題得以解決。
在本實(shí)施例中，也就在電壓輸出端子VT的電平容許有某種程度降低的情況下，電壓發(fā)生電路32設(shè)置的電荷泵電路也可為1個(gè)(即與實(shí)施例12相同)或2個(gè)。
<實(shí)施例14>
圖21是表示實(shí)施例14的單位移位寄存器電路的結(jié)構(gòu)的電路圖。如該圖所示，本實(shí)施例的單位移位寄存器電路SR是在用4相的時(shí)鐘信號(hào)CLK1～CLK4驅(qū)動(dòng)的實(shí)施例3的單位移位寄存器電路SR(圖7)上連接了向在晶體管Q3的漏極供給預(yù)定電位VDD4的電壓發(fā)生電路32的單位移位寄存器電路。
電壓發(fā)生電路32是基于加到第4電源端子s4上的電位VDD3、輸入至?xí)r鐘輸入端子的時(shí)鐘信號(hào)而生成比電位VDD3高的電位VDD4的電路。另外，該電位VDD4比各時(shí)鐘信號(hào)的H電平的電位或供給單位移位寄存器電路SR的其它高電位側(cè)電源電位VDD1、VDD2高的電位。
圖22表示一例本實(shí)施例的電壓發(fā)生電路32的具體電路結(jié)構(gòu)。該電壓發(fā)生電路32與圖17一樣，用電荷泵電路CP及穩(wěn)定化電容C6構(gòu)成，但電荷泵電路CP的結(jié)構(gòu)與圖17不同。亦即，在本實(shí)施例中，在圖17的電荷泵電路CP上，在二極管元件Q21與電壓輸出端子VT之間夾入被二極管連接的晶體管Q24(二極管元件)，并設(shè)置連接在二極管元件Q21、Q24之間的節(jié)點(diǎn)N8與時(shí)鐘輸入端子CLK2之間的電容元件C8(電荷泵電容)。
在時(shí)鐘輸入端子CK1、CK2的各端子上，輸入彼此相位不同的(取H電平的活性期間不重復(fù)的)時(shí)鐘信號(hào)。作為這些信號(hào)，可以使用驅(qū)動(dòng)移位寄存器電路(柵線驅(qū)動(dòng)電路30)的時(shí)鐘信號(hào)CLK1～CLK4中的2個(gè)。在本實(shí)施例中，如圖22所示，在時(shí)鐘輸入端子CK1上輸入時(shí)鐘信號(hào)CLK1，在時(shí)鐘輸入端子CK2上輸入時(shí)鐘信號(hào)CLK2。
如果假定高電位側(cè)電源電位VDD1～VDD4與時(shí)鐘信號(hào)CLK1～CLK4的H電平相等，則因?yàn)橛啥O管元件Q20、Q21及電荷泵電容C5構(gòu)成的電路具有與圖17相同的結(jié)構(gòu)，電荷泵動(dòng)作使節(jié)點(diǎn)N8的電位上升至2×VDD-2×Vth。在圖22的電路中，通過(guò)電荷泵電容C8及二極管元件Q24進(jìn)行電荷泵動(dòng)作，可以將電壓輸出端子VT的電位(VDD4)置于比節(jié)點(diǎn)N8更高出VDD-Vth的電位(3×VDD-3×Vth)。
也就是說(shuō)，本實(shí)施例的電壓發(fā)生電路32的電荷泵電路CP包含2級(jí)電荷泵電路，比起傳統(tǒng)技術(shù)(專利文獻(xiàn)1的圖7)來(lái)，可以將單位移位寄存器電路SR的節(jié)點(diǎn)N1充電至3倍高的電位。因而，可以使單位移位寄存器電路SR的輸出信號(hào)Gn輸出時(shí)的晶體管Q1的柵·源極間的電壓變成3倍。換言之，可以將此時(shí)的導(dǎo)通電阻變?yōu)?分之1，輸出信號(hào)Gn的上升/下降被再次高速化。
從實(shí)施例10、14可知，依據(jù)本發(fā)明，在使用圖16所示的3相時(shí)鐘信號(hào)的移位寄存器電路中，用由圖17所示的2個(gè)二極管元件和1個(gè)電荷泵電容構(gòu)成的1級(jí)電荷泵電路構(gòu)成電壓發(fā)生電路32，能夠使晶體管Q1的柵·源極間的電壓達(dá)到傳統(tǒng)技術(shù)的2倍。另外，在使用圖21所示的4相時(shí)鐘信號(hào)的移位寄存器電路中，用由如圖22的3個(gè)二極管元件和2個(gè)電荷泵電容構(gòu)成的2級(jí)電荷泵電路構(gòu)成電壓發(fā)生電路32，可以使晶體管Q1的柵·源極間電壓達(dá)到傳統(tǒng)技術(shù)的3倍。亦即，在使用n相時(shí)鐘信號(hào)的移位寄存器電路中，使用由串聯(lián)連接的n-1個(gè)二極管元件和連接在它們之間的n-2個(gè)的連接節(jié)點(diǎn)的各個(gè)節(jié)點(diǎn)上的n-2個(gè)電荷泵電容所構(gòu)成的n-2級(jí)的電荷泵電路構(gòu)成電壓發(fā)生電路32，可以將晶體管Q1的柵·源極電壓達(dá)到傳統(tǒng)技術(shù)的n-1倍。但是，需要在各晶體管的耐壓的限度范圍內(nèi)設(shè)定電壓。
<實(shí)施例15>
在本實(shí)施例中，如實(shí)施例14所示，示出了在移位寄存器電路使用4相的時(shí)鐘信號(hào)CLK1～CLK4驅(qū)動(dòng)的情況下，防止電壓輸出端子VT的電位(VDD4)下降的技術(shù)。
圖23是表示實(shí)施例15的電壓發(fā)生電路32的結(jié)構(gòu)的電路圖。在該電壓發(fā)生電路32中，設(shè)有用于實(shí)施例11的相互并聯(lián)連接的4個(gè)電荷泵電路CP1～CP4。在本實(shí)施例中，電荷泵電路CP1～CP4的每個(gè)電路具有與圖22所示的電荷泵電路CP相同的結(jié)構(gòu)。
在這些電荷泵電路CP1～CP4各自的時(shí)鐘輸入端子CK2a～CK2d(對(duì)應(yīng)于圖22的時(shí)鐘輸入端子CK2)上，輸入驅(qū)動(dòng)移位寄存器電路(柵線驅(qū)動(dòng)電路30)的時(shí)鐘信號(hào)CLK1～CLK4中的任意一個(gè)。即，如圖23所示，分別在電荷泵電路CP1的時(shí)鐘輸入端子CK2a上輸入時(shí)鐘信號(hào)CLK2，在電荷泵電路CP2的時(shí)鐘輸入端子CK2b上輸入時(shí)鐘信號(hào)CLK3，在電荷泵電路CP3的時(shí)鐘輸入端子CK2c上輸入時(shí)鐘信號(hào)CLK4，在電荷泵電路CP4的時(shí)鐘輸入端子CK2d上輸入時(shí)鐘信號(hào)CLK1。
然后，在電荷泵電路CP1的時(shí)鐘輸入端子CK1a上，輸入與時(shí)鐘輸入端子CK2a的時(shí)鐘信號(hào)CLK2相位不同的時(shí)鐘信號(hào)CLK1。在電荷泵電路CP2的時(shí)鐘輸入端子CK1b上，輸入與時(shí)鐘輸入端子CK2b的時(shí)鐘信號(hào)CLK3相位不同的時(shí)鐘信號(hào)CLK2。在電荷泵電路CP3的時(shí)鐘輸入端子CK1c上，輸入與時(shí)鐘輸入端子CK2c的時(shí)鐘信號(hào)CLK4相位不同的時(shí)鐘信號(hào)CLK3。在電荷泵電路CP4的時(shí)鐘輸入端子CK1d上，輸入與時(shí)鐘輸入端子CK2d的時(shí)鐘信號(hào)CLK1相位不同的時(shí)鐘信號(hào)CLK3。
因而，在圖23的電壓發(fā)生電路32中，在電壓輸出端子上，在時(shí)鐘信號(hào)CLK1的上升時(shí)從電荷泵電路CP4供給電荷，在時(shí)鐘信號(hào)CLK2的上升時(shí)從電荷泵電路CP1供給電荷，在時(shí)鐘信號(hào)CLK3的上升時(shí)從電荷泵電路CP2供給電荷，在時(shí)鐘信號(hào)CLK4的上升時(shí)從電荷泵電路CP3供給電荷。亦即，在電壓輸出端子VT上，構(gòu)成由時(shí)鐘信號(hào)CLK1～CLK4依次供給電荷。這解決了電壓輸出端子VT的電位降低的問(wèn)題。
<實(shí)施例16>
在本實(shí)施例中，也如實(shí)施例14一樣，示出了在移位寄存器電路用4相的時(shí)鐘信號(hào)CLK1～CLK4驅(qū)動(dòng)的情況下，防止電壓輸出端子VT的電位(VDD4)下降的技術(shù)。
圖24是表示實(shí)施例16的電壓發(fā)生電路32的結(jié)構(gòu)的電路圖。該電壓發(fā)生電路32也與實(shí)施例15同樣設(shè)置相互并聯(lián)連接的的4個(gè)電荷泵電路CP1～CP4。在本實(shí)施例中，電荷泵電路CP1～CP4的每一個(gè)具有與圖19示出的電荷泵電路CP相同的結(jié)構(gòu)。
在這些電荷泵電路CP1～CP4各自的時(shí)鐘輸入端子CK1a～CK1d(對(duì)應(yīng)于圖19的時(shí)鐘輸入端子CK1)上，被輸入驅(qū)動(dòng)移位寄存器電路(柵線驅(qū)動(dòng)電路30)的時(shí)鐘信號(hào)CLK1～CLK4中的任意一個(gè)。即如圖24所示，分別在電荷泵電路CP1的時(shí)鐘輸入端子CK1a上輸入時(shí)鐘信號(hào)CLK1，在電荷泵電路CP2時(shí)鐘輸入端子CK1b上輸入時(shí)鐘信號(hào)CLK2，在電荷泵電路CP3的時(shí)鐘輸入端子CK1c上輸入時(shí)鐘信號(hào)CLK3，在電荷泵電路CP4的時(shí)鐘輸入端子CK1d上輸入時(shí)鐘信號(hào)CLK4。
然后，在電荷泵電路CP1的時(shí)鐘輸入端子CK2a上，輸入與時(shí)鐘輸入端子CK1a的時(shí)鐘信號(hào)CLK1相位不同的時(shí)鐘信號(hào)CLK4。在電荷泵電路CP2的時(shí)鐘輸入端子CK2b上，輸入與時(shí)鐘輸入端子CK1b的時(shí)鐘信號(hào)CLK2相位不同的時(shí)鐘信號(hào)CLK3。在電荷泵電路CP3的時(shí)鐘輸入端子CK2c上，輸入與時(shí)鐘輸入端子CK1c的時(shí)鐘信號(hào)CLK3相位不同的時(shí)鐘信號(hào)CLK2。在電荷泵電路CP4的時(shí)鐘輸入端子CK2d上，輸入與時(shí)鐘輸入端子CK1d的時(shí)鐘信號(hào)CLK4相位不同的時(shí)鐘信號(hào)CLK1。
因而，在圖24的電壓發(fā)生電路中，在電壓輸出端子VT上，在時(shí)鐘信號(hào)CLK1上升時(shí)從電荷泵電路CP1供給電荷，在時(shí)鐘信號(hào)CLK2上升時(shí)從電荷泵電路CP2供給電荷，在時(shí)鐘信號(hào)CLK3上升時(shí)從電荷泵電路CP3供給電荷，在時(shí)鐘信號(hào)CLK4上升時(shí)從電荷泵電路CP4供給電荷。亦即，在電壓輸出端子VT上，通過(guò)由時(shí)鐘信號(hào)CLK1～CLK4依次供給電荷，可以解決電壓輸出端子VT的電位下降的問(wèn)題。
再者，在以上的實(shí)施例10～16中，示出了將電壓發(fā)生電路32連接于實(shí)施例1、3的單位移位寄存器電路SR(圖3、圖7)的結(jié)構(gòu)(圖16、圖21)，但是，該電壓發(fā)生電路32的應(yīng)用不受限于此。也可適用于設(shè)有將充電后的晶體管Q3的柵極(節(jié)點(diǎn)N3)升壓的升壓電路的實(shí)施例2、4、5的單位移位寄存器電路SR(圖6、圖9、圖10)。在該情況下與實(shí)施例10～16一樣，也可得到將晶體管Q1的柵極(節(jié)點(diǎn)N1)充電至高電位的效果。
<實(shí)施例17>
在實(shí)施例17中，示出了上述各實(shí)施例中的單位移位寄存器電路SR的變形例。
例如，在圖3的單位移位寄存器電路SR中，將節(jié)點(diǎn)N3充電的晶體管Q8的漏極被連接在供給一定的電源電位(高電位側(cè)電源電位VDD1)的第2電源端子s2上，但也可以如圖25所示，將它連接在第1輸入端子IN1上。用于節(jié)點(diǎn)N3的充電的電荷由2級(jí)前的輸出信號(hào)Gn-2提供，而在此結(jié)構(gòu)成中，也可以進(jìn)行與圖3的電路同樣的動(dòng)作，得到與實(shí)施例1同樣的效果。再者，圖6、圖10以及圖16的晶體管Q8的漏極也一樣，也可以連接到第1輸入端子IN1上，其圖示略。
另外，例如對(duì)應(yīng)于圖7的單位移位寄存器電路SR，也可以如圖26所示把將節(jié)點(diǎn)N4充電的晶體管Q11的漏極連接到第1輸入端子IN1上。用于節(jié)點(diǎn)N4的充電的電荷由3級(jí)前的輸出信號(hào)Gn-3提供，但在該結(jié)構(gòu)的情況下也可進(jìn)行與圖7的電路同樣的動(dòng)作，可以得到與實(shí)施例3同樣的效果。再者，圖21的晶體管Q11的漏極也一樣，可以連接在第1輸入端子IN1上，其圖示略。
而且，例如對(duì)應(yīng)于圖11的單位移位寄存器電路SR，也可如圖27所示把將節(jié)點(diǎn)N5充電的晶體管Q14的漏極連接至第1輸入端子IN1上。用于節(jié)點(diǎn)N5的充電的電荷由2級(jí)前的輸出信號(hào)Gn-2提供，但在該結(jié)構(gòu)的情況下，也可進(jìn)行與圖11的電路同樣的動(dòng)作，可以得到與實(shí)施例6同樣的效果。再者，圖13及圖15的晶體管Q14的漏極也同樣，可以連接在第1輸入端子IN1上，其圖示略。
權(quán)利要求
1.一種移位寄存器電路，其特征在于，設(shè)有時(shí)鐘端子及輸出端子；將輸入至所述時(shí)鐘端子的第1時(shí)鐘信號(hào)供給所述輸出端子的第1晶體管；將所述輸出端子放電的第2晶體管；在所述第1晶體管的控制電極連接的第1節(jié)點(diǎn)上供給第1電源端子的電位的第3晶體管；基于輸入至預(yù)定的第1輸入端子上的信號(hào)，將所述第3晶體管的控制電極連接的第2節(jié)點(diǎn)充電的第1充電電路；以及基于輸入至預(yù)定的第2輸入端子上的信號(hào)，將充電后的所述第2節(jié)點(diǎn)升壓的第1升壓電路。
2.如權(quán)利要求1所述的移位寄存器電路，其特征在于，所述第1充電電路是連接在所述第2節(jié)點(diǎn)與所述第1電源端子之間的、具有連接于所述第1輸入端子的控制電極的第4晶體管，所述第1升壓電路是連接在所述第2節(jié)點(diǎn)與所述第2輸入端子之間的第1電容元件。
3.如權(quán)利要求1所述的移位寄存器電路，其特征在于，所述第1充電電路是連接在所述第2節(jié)點(diǎn)與所述第1輸入端子之間的、具有連接于該第1輸入端子的控制電極的第4晶體管，所述第1升壓電路是連接在所述第2節(jié)點(diǎn)與所述第2輸入端子之間的第1電容元件。
4.如權(quán)利要求2或權(quán)利要求3所述的移位寄存器電路，其特征在于，所述第1電容元件是MOS電容元件。
5.如權(quán)利要求1所述的移位寄存器電路，其特征在于，所述第1充電電路包含連接在所述第2節(jié)點(diǎn)與所述第1電源端子之間的第4晶體管；基于輸入至所述第1輸入端子的信號(hào)，將所述第4晶體管的控制電極連接的第3節(jié)點(diǎn)充電的第2充電電路；以及基于輸入至預(yù)定的第3輸入端子的信號(hào)，將充電后的所述第3節(jié)點(diǎn)升壓的第2升壓電路，所述第1升壓電路是連接在所述第2節(jié)點(diǎn)與所述第2輸入端子之間的第1電容元件。
6.如權(quán)利要求5所述的移位寄存器電路，其特征在于，所述第1電容元件是MOS電容元件。
7.如權(quán)利要求5所述的移位寄存器電路，其特征在于，所述第2充電電路是連接在所述第3節(jié)點(diǎn)與所述第1電源端子之間的、具有連接于所述第1輸入端子的控制電極的第5晶體管，所述第2升壓電路是連接在所述第3節(jié)點(diǎn)與所述第3輸入端子之間的第2電容元件。
8.如權(quán)利要求5所述的移位寄存器電路，其特征在于，所述第2充電電路是連接在所述第3節(jié)點(diǎn)與所述第1輸入端子之間的、具有連接于該第1輸入端子的控制電極的第5晶體管，所述第2升壓電路是連接在所述第3節(jié)點(diǎn)與所述第3輸入端子之間的第2電容元件。
9.如權(quán)利要求7或權(quán)利要求8所述的移位寄存器電路，其特征在于，所述第2電容元件是MOS電容元件。
10.如權(quán)利要求1所述的移位寄存器電路，其特征在于，還設(shè)有連接在所述輸出端子與所述第1節(jié)點(diǎn)之間的第3電容元件。
11.如權(quán)利要求1所述的移位寄存器電路，其特征在于，在所述第1電源端子上，提供比所述第1時(shí)鐘信號(hào)的振幅大的電壓。
12.一種移位寄存器電路，它是由多個(gè)移位寄存器電路級(jí)聯(lián)連接而成的多級(jí)移位寄存器電路，其特征在于，所述多級(jí)的各級(jí)是權(quán)利要求1所述的移位寄存器電路。
13.如權(quán)利要求12所述的移位寄存器電路，其特征在于，在所述各級(jí)的移位寄存器的所述第1電源端子上，還設(shè)有提供比所述第1時(shí)鐘信號(hào)的振幅大的電壓的電壓發(fā)生電路。
14.如權(quán)利要求13所述的移位寄存器電路，其特征在于，所述電壓發(fā)生電路包含串聯(lián)連接在被供給預(yù)定的電位的第2電源端子與所述移位寄存器電路的所述第1電源端子之間的第1及第2整流元件；以及連接在所述第1及第2整流元件之間的連接節(jié)點(diǎn)與輸入預(yù)定的第2時(shí)鐘信號(hào)的時(shí)鐘輸入端子之間的第4電容元件。
15.如權(quán)利要求14所述的移位寄存器電路，其特征在于，所述第2時(shí)鐘信號(hào)是提供給所述各級(jí)移位寄存器電路的所述時(shí)鐘端子上的多相時(shí)鐘信號(hào)中的一相。
16.如權(quán)利要求13所述的移位寄存器電路，其特征在于，所述電壓發(fā)生電路在形成有所述各級(jí)移位寄存器電路的基板內(nèi)形成。
17.如權(quán)利要求13所述的移位寄存器電路，其特征在于，所述電壓發(fā)生電路外附在形成有所述各級(jí)移位寄存器電路的基板上。
18.如權(quán)利要求14或權(quán)利要求15所述的移位寄存器電路，其特征在于，在所述電壓發(fā)生電路中，所述第1及第2整流元件在形成有所述各級(jí)移位寄存器電路的基板內(nèi)形成，所述第4電容元件外附在所述基板上。
19.如權(quán)利要求14或權(quán)利要求15所述的移位寄存器電路，其特征在于，在所述電壓發(fā)生電路中，所述電容元件在形成有所述各級(jí)移位寄存器電路的基板內(nèi)形成，所述第1及第2整流元件外附在所述基板上。
20.如權(quán)利要求13至權(quán)利要求17中任一項(xiàng)所述的移位寄存器電路，其特征在于，有多個(gè)所述電壓發(fā)生電路，所述電壓發(fā)生電路相互并聯(lián)連接。
21.一種圖像顯示裝置，它是將多個(gè)移位寄存器電路級(jí)聯(lián)連接而成的多級(jí)移位寄存器電路作為柵線驅(qū)動(dòng)電路的圖像顯示裝置，其特征在于，所述多級(jí)的各級(jí)是設(shè)有下列部件的移位寄存器電路，這些部件是時(shí)鐘端子及輸出端子；將被輸入至所述時(shí)鐘端子上的第1時(shí)鐘信號(hào)供給所述輸出端子的第1晶體管；將所述輸出端子放電的第2晶體管；在所述第1晶體管的控制電極連接的第1節(jié)點(diǎn)上供給第1電源端子的電位的第3晶體管；基于輸入至預(yù)定的第1輸入端子的信號(hào)，將所述第3晶體管的控制電極連接的第2節(jié)點(diǎn)充電的第1充電電路；以及基于輸入至預(yù)定的第2輸入端子的信號(hào)，將充電后的所述第2節(jié)點(diǎn)升壓的第1升壓電路。
22.一種移位寄存器電路，其特征在于，設(shè)有時(shí)鐘端子及輸出端子；將輸入至所述時(shí)鐘端子的時(shí)鐘信號(hào)供給所述輸出端子的第1晶體管；將所述輸出端子放電的第2晶體管；基于輸入至預(yù)定的第1輸入端子的信號(hào)，將所述第1晶體管的控制電極連接的第1節(jié)點(diǎn)充電的充電電路；以及基于輸入至預(yù)定的第2輸入端子的信號(hào)，將充電后的所述第1節(jié)點(diǎn)升壓的升壓電路。
23.如權(quán)利要求22所述的移位寄存器電路，其特征在于，所述充電電路是連接在所述第1節(jié)點(diǎn)與第1電源端子之間的、具有連接于所述第1輸入端子的控制電極的第3晶體管，所述升壓電路包含連接在所述第1節(jié)點(diǎn)與預(yù)定的第2節(jié)點(diǎn)之間的、將從該第2節(jié)點(diǎn)向所述第1節(jié)點(diǎn)的方向作為導(dǎo)通方向的單向性開(kāi)關(guān)元件；連接在所述第2節(jié)點(diǎn)與所述第2輸入端子之間的第1電容元件；以及連接在所述第2節(jié)點(diǎn)與所述第1電源端子之間的、具有連接于所述第1輸入端子的控制電極的第4晶體管。
24.如權(quán)利要求22所述的移位寄存器電路，其特征在于，所述充電電路是連接在所述第1節(jié)點(diǎn)與第1電源端子之間的、具有連接于所述第1輸入端子的控制電極的第3晶體管，所述升壓電路包含連接在所述第1節(jié)點(diǎn)與預(yù)定的第2節(jié)點(diǎn)之間的、將從該第2節(jié)點(diǎn)向所述第1節(jié)點(diǎn)的方向作為導(dǎo)通方向的單向性開(kāi)關(guān)元件；連接在所述第2節(jié)點(diǎn)與所述第2輸入端子之間的第1電容元件；以及連接在所述第2節(jié)點(diǎn)與所述第1輸入端子之間的、具有連接于該第1輸入端子的控制電極的第4晶體管。
25.如權(quán)利要求23或權(quán)利要求24所述的移位寄存器電路，其特征在于，所述第1電容元件是MOS電容元件。
26.如權(quán)利要求22至權(quán)利要求24中任一項(xiàng)所述的移位寄存器電路，其特征在于，還設(shè)有連接在所述輸出端子與所述第1節(jié)點(diǎn)之間的第2電容元件。
27.一種移位寄存器電路，由權(quán)利要求22至權(quán)利要求24中任一項(xiàng)所述的多個(gè)移位寄存器電路級(jí)聯(lián)連接而成。
28.一種圖像顯示裝置，它是將多個(gè)移位寄存器電路級(jí)聯(lián)連接而成的多級(jí)移位寄存器電路作為柵線驅(qū)動(dòng)電路的圖像顯示裝置，其特征在于，所述多級(jí)的各級(jí)是設(shè)有下列部件的移位寄存器電路，這些部件是時(shí)鐘端子及輸出端子；將輸入至所述時(shí)鐘端子的時(shí)鐘信號(hào)供給所述輸出端子的第1晶體管；將所述輸出端子放電的第2晶體管；基于輸入至預(yù)定的第1輸入端子的信號(hào)，將所述第1晶體管的控制電極連接的第1節(jié)點(diǎn)充電的充電電路；以及基于輸入至預(yù)定的第2輸入端子的信號(hào)，將充電后的所述第1節(jié)點(diǎn)升壓的升壓電路。
全文摘要
在移位寄存器電路中，抑制伴隨于動(dòng)作的高速化的驅(qū)動(dòng)能力的下降。移位寄存器電路中設(shè)有在輸出端子(OUT)與時(shí)鐘端子(CK)之間的晶體管(Q1)、在輸出端子(OUT)與第1電源端子(s1)之間的晶體管(Q2)、在晶體管(Q1)的柵與第2電源端子(s2)之間的晶體管(Q3)。而且設(shè)有基于輸入至第1輸入端子(IN1)的信號(hào)，將晶體管(Q3)的柵極節(jié)點(diǎn)充電的晶體管(Q8)；基于輸入至第2輸入端子(IN2)的信號(hào)，將充電后的晶體管(Q3)的柵極節(jié)點(diǎn)升壓的電容元件(C2)。
文檔編號(hào)G11C8/04GK101026012SQ20071008585
公開(kāi)日2007年8月29日 申請(qǐng)日期2007年2月25日 優(yōu)先權(quán)日2006年2月23日
發(fā)明者飛田洋一 申請(qǐng)人:三菱電機(jī)株式會(huì)社