移位寄存器單元及驅(qū)動方法、柵極驅(qū)動電路和顯示裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及通信技術(shù)領(lǐng)域，尤其涉及一種移位寄存器單元及驅(qū)動方法、柵極驅(qū)動電路和顯示裝置。
【背景技術(shù)】
[0002]薄膜晶體管液晶顯示器(TFT-1XD)驅(qū)動器主要包括柵極驅(qū)動電路和數(shù)據(jù)驅(qū)動電路，其中，柵極驅(qū)動電路將輸入的時鐘信號通過移位寄存器單元轉(zhuǎn)換后加在液晶顯示面板的柵線上，柵極驅(qū)動電路可以與TFT形成具有相同工藝并與TFT —起同時形成在LCD面板上。柵極驅(qū)動電路包括具有多級的移位寄存器單元，每級均連接到相應(yīng)的柵極線以輸出柵極驅(qū)動信號。柵極驅(qū)動電路的各級彼此相連，起始信號輸入至各級中的第一級并順序的將柵極驅(qū)動信號輸出至柵極線，其中當(dāng)前級的輸入端連接到上一級的輸出端，并且下一級的輸出端連接到當(dāng)前級的控制端。
[0003]在IXD面板設(shè)置上述結(jié)構(gòu)的柵極驅(qū)動電路，其每一級移位寄存器單元包括如圖1所示的結(jié)構(gòu)。圖1所示的移位寄存器單元，包括10個薄膜晶體管和I個電容，用于實現(xiàn)移位寄存器單元的輸出和復(fù)位功能；同時消除因柵極驅(qū)動電路中各交流時鐘信號的變化而產(chǎn)生的干擾噪聲，提高信號的輸出及移位寄存器單元的穩(wěn)定性；但是，較多的薄膜晶體管需要較大的布線空間，使得整個移位寄存器單元的尺寸較大，并且由于每一移位寄存器單元對應(yīng)一行柵線掃描信號的輸出，因此，柵極驅(qū)動電路需要占用較大的空間，進而導(dǎo)致液晶顯示器的體積較大，不利于實現(xiàn)顯示面板的窄邊框設(shè)計；并且，較多數(shù)目的薄膜晶體管也會導(dǎo)致移位寄存器的功耗較大，進而導(dǎo)致整個顯示面板的功耗較高。

【發(fā)明內(nèi)容】

[0004]本發(fā)明實施例提供了一種移位寄存器單元及驅(qū)動方法、柵極驅(qū)動電路和顯示裝置，用于減小顯示面板的體積，同時降低顯示面板的功耗。
[0005]本發(fā)明實施例提供的一種移位寄存器單元，所述移位寄存器單元包括輸入模塊、輸出模塊、復(fù)位模塊、下拉控制模塊和下拉模塊，其中，
[0006]所述輸入模塊，用于響應(yīng)輸入信號和第一時鐘信號，將輸入信號通過作為所述輸入模塊輸出端的第一節(jié)點提供給輸出模塊；
[0007]所述復(fù)位模塊，用于響應(yīng)復(fù)位信號，將低電平電壓信號提供給第一節(jié)點；
[0008]所述輸出模塊，用于響應(yīng)第一節(jié)點的電壓信號，將第二時鐘信號和第三時鐘信號提供給輸出端子；
[0009]所述下拉控制模塊，用于響應(yīng)第一時鐘信號、第二時鐘信號、第一節(jié)點的電壓信號和復(fù)位信號，將第一時鐘信號提供給作為所述下拉控制模塊的輸出端的第二節(jié)點；以及，響應(yīng)于第一節(jié)點的電壓信號，將低電平電壓信號提供給第二節(jié)點；
[0010]所述下拉模塊，用于響應(yīng)第二節(jié)點的電壓信號和第一時鐘信號，將低電平電壓信號提供給第一節(jié)點和輸出端子；
[0011]其中，所述第一時鐘信號、第二時鐘信號和第三時鐘信號的占空比均為1/3。
[0012]本發(fā)明實施例提供的移位寄存器單元，包括:用于響應(yīng)輸入信號和第一時鐘信號，將輸入信號通過作為所述輸入模塊輸出端的第一節(jié)點提供給輸出模塊的輸入模塊；用于響應(yīng)復(fù)位信號，將低電平電壓信號提供給第一節(jié)點的復(fù)位模塊；用于響應(yīng)第一節(jié)點的電壓信號，將第二時鐘信號和第三時鐘信號提供給輸出端子的輸出模塊；用于響應(yīng)第一時鐘信號、第二時鐘信號和復(fù)位信號，將第一時鐘信號提供給作為所述下拉控制模塊的輸出端的第二節(jié)點，并且響應(yīng)于第一節(jié)點的電壓信號，將低電平電壓信號提供給第二節(jié)點的下拉控制模塊；以及用于響應(yīng)第二節(jié)點的電壓信號和第一時鐘信號，將低電平電壓信號提供給第一節(jié)點和輸出端子的下拉模塊；其中，所述第一時鐘信號、第二時鐘信號和第三時鐘信號的占空比均為1/3。由于該移位寄存器單元中，采用3個其占空比均為1/3的時鐘信號，利用時鐘信號的時序錯位，在同一觸發(fā)信號觸發(fā)下，利用一個移位寄存器單元在兩行的時間內(nèi)分別對N行和N+1行輸出柵線掃描信號，從而實現(xiàn)一個移位寄存器單元對應(yīng)兩行柵極驅(qū)動信號的輸出，大幅度減小了對柵極驅(qū)動電路設(shè)計布線所需的空間，有利于減小顯示面板的體積，實現(xiàn)顯現(xiàn)面板的窄邊框設(shè)計；同時還可以降低顯示面板的功耗。
[0013]較佳的，所述輸入模塊包括:
[0014]第一薄膜晶體管M1，其柵極和漏極連接輸入信號端，源極連接第一節(jié)點；
[0015]第二薄膜晶體管，其柵極連接第一時鐘信號端，漏極連接輸入信號端，源極連接第一節(jié)點。
[0016]該輸入模塊中，第一薄膜晶體管Ml的柵極與源極同時連接該移位寄存器單元的輸入信號端，漏極連接第一節(jié)點，因此當(dāng)所述輸入信號端的輸入信號給高電平時，所述第一薄膜晶體管Ml導(dǎo)通，將所述輸入信號提供給第一節(jié)點；且由于第二薄膜晶體管的柵極連接第一時鐘信號輸入端，漏極連接輸入信號端，源極連接第一節(jié)點，因此當(dāng)?shù)谝粫r鐘信號為高電平時，所述第二薄膜晶體管導(dǎo)通，通過所述第二薄膜晶體管將輸入信號提供給第一節(jié)點。
[0017]較佳的，所述復(fù)位模塊包括:
[0018]第三薄膜晶體管，其柵極連接復(fù)位信號端，漏極連接第一節(jié)點，源極連接低電平電壓信號。
[0019]由于所述第三薄膜晶體管的柵極連接復(fù)位信號端，漏極連接第一節(jié)點，源極連接低電平電壓信號，因此復(fù)位信號為高電平時，所述第三薄膜晶體管導(dǎo)通，將所述低電平信號提供給第一節(jié)點。
[0020]較佳的，所述輸出模塊包括:
[0021]第一輸出模塊，用于響應(yīng)第一節(jié)點的電壓信號，將第二時鐘信號提供給第一輸出端子；
[0022]第二輸出模塊，用于響應(yīng)第一節(jié)點的電壓信號，將第三時鐘信號提供給第二輸出端子。
[0023]該輸出模塊中，當(dāng)?shù)谝还?jié)點的電壓信號為高電平時，通過所述第一輸出模塊和第二輸出模塊分別將第二時鐘信號和第三時鐘信號提供給第一輸出端子和第二輸出端子。
[0024]較佳的，所述第一輸出模塊包括:
[0025]第四薄膜晶體管，其柵極連接第一節(jié)點，漏極連接第二時鐘信號端，源極連接第一輸出端子；
[0026]電容，連接在第一節(jié)點和第一輸出端子之間。
[0027]該第一輸出模塊中，當(dāng)?shù)谝还?jié)點為高電平時，所述第四薄膜晶體管導(dǎo)通，將所述第二時鐘信號提供給第一輸出端子；所述電容，則用于保持第一節(jié)點的電位，使得第四薄膜晶體管在一定時間內(nèi)保持導(dǎo)通狀態(tài)。
[0028]所述第二輸出模塊包括:
[0029]第五薄膜晶體管，其柵極連接第一節(jié)點，漏極連接第三時鐘信號端，源極連接第二輸出端子。
[0030]該第二輸出模塊中，當(dāng)?shù)谝还?jié)點為高電平時，所述第五薄膜晶體管導(dǎo)通，將所述第三時鐘信號提供給第二輸出端子。
[0031]較佳的，所述下拉控制模塊包括:
[0032]第一下拉控制模塊，用于響應(yīng)第一時鐘信號、第二時鐘信號和第一節(jié)點的電壓信號，將第一時鐘信號提供給第二節(jié)點；
[0033]第二下拉控制模塊，用于響應(yīng)復(fù)位信號，將第一時鐘信號提供給第二節(jié)點；
[0034]第三下拉控制模塊，用于響應(yīng)第一節(jié)點的電壓信號，將低電平電壓信號提供給第二節(jié)點。
[0035]該下拉控制模塊中，當(dāng)?shù)谝粫r鐘信號或第二時鐘信號為高電平，且第一節(jié)點的電壓信號為低電平時，通過所述第一下拉控制模塊將第一時鐘信號提供給第二節(jié)點；當(dāng)所述復(fù)位信號為高電平時，通過所述第二下拉控制模塊將第一時鐘信號提供給第二節(jié)點；當(dāng)?shù)谝还?jié)點的電壓信號為高電平時，通過所述第三下拉控制模塊將低電平電壓信號提供給第二節(jié)點。
[0036]較佳的，所述第一下拉控制模塊包括:
[0037]第六薄膜晶體管，其柵極和漏極同時連接第一時鐘信號端，源極連接第三節(jié)點；
[0038]第七薄膜晶體管，其柵極連接第三節(jié)點，漏極連接第一時鐘信號端，源極連接第二節(jié)點；
[0039]第八薄膜晶體管，其柵極連接第二時鐘信號端，漏極連接第一時鐘信號端，源極連接第三節(jié)點；
[0040]第九薄膜晶體管，其柵極連接第一節(jié)點，漏極連接低電平電壓信號，源極連接第三節(jié)點。
[0041]該第一下拉控制模塊中，當(dāng)?shù)谝粫r鐘信號為高電平，且第一節(jié)點的電壓信號為低電平時，所述第六薄膜晶體管和第七薄膜晶體管導(dǎo)通，第九薄膜晶體管截止，將第一時鐘信號提供給第二節(jié)點；當(dāng)?shù)诙r鐘信號為高電平，且第一節(jié)點的電壓信號為低電平時，所述第八薄膜晶體管和第七薄膜晶體管導(dǎo)通，第九薄膜晶體管截止，將第一時鐘信號提供給第二節(jié)點。
[0042]較佳的，所述第二下拉控制模塊包括:
[0043]第十薄膜晶體管，其柵極連接復(fù)位信號端，漏極連接第一時鐘信號端，源極連接第二節(jié)點。
[0044]該第二下拉控制模塊中，當(dāng)復(fù)位信號端為高電平時，所述第十薄膜晶體管導(dǎo)通，將第一時鐘信號提供給第二節(jié)點。
[0045]較佳的，所述第三下拉控制模塊包括:
[0046]第十一薄膜晶體管，其柵極連接第一節(jié)點，漏極連接低電平電壓信號，源極連接第二節(jié)點。
[0047]當(dāng)?shù)谝还?jié)點的電壓信號為高電平時，所述第十一薄膜晶體管導(dǎo)通，將所述低電平電壓信號提供給第二節(jié)點。
[0048]較佳的，所述下拉模塊包括:
[0049]第一下拉模塊，用于響應(yīng)第二節(jié)點的電壓信號，將低電平