專利名稱：在非易失性存儲(chǔ)元件中減少編程干擾的裝置及其方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及非易失性存儲(chǔ)元件，并尤其涉及在編程這類非易失性存儲(chǔ)元件時(shí)減少閾值電壓的干擾。
背景技術(shù)：
非易失性存儲(chǔ)元件如電可編只程讀存儲(chǔ)器(EPROM)、電可編程/擦除只讀存儲(chǔ)器(EEPROM)以及閃速存儲(chǔ)元件等，施加閾值電壓Vt至存儲(chǔ)單元，以指定儲(chǔ)存于此存儲(chǔ)單元中的數(shù)據(jù)值。在寫(xiě)入或編程目標(biāo)存儲(chǔ)單元時(shí)，編程電壓經(jīng)由連接至此選定單元的控制柵極的字線、連接至此選定單元的漏極的位線、以及連接至此選定單元的源極的源極線，而施加至此單元。這些編程電壓的組合，將改變此目標(biāo)單元的閾值電壓，例如借著富勒-諾德罕(FN)隧穿效應(yīng)或通過(guò)溝道熱電子(CHE)而將電荷注入或移出此選定存儲(chǔ)單元的浮動(dòng)?xùn)艠O。
舉例而言，將溝道熱電子注入目標(biāo)存儲(chǔ)單元(例如包括典型N溝道浮動(dòng)?xùn)艠O晶體管)時(shí)，施加高電壓至其控制柵極、施加高電壓至其漏極、并施加低電壓至其源極。此電壓組合會(huì)在源極與漏極之間產(chǎn)生巨大橫向電場(chǎng)，進(jìn)而產(chǎn)生被注入浮動(dòng)?xùn)艠O的熱電子，因而提供此浮動(dòng)?xùn)艠O高于控制柵極的閾值電壓。通過(guò)調(diào)整所施加至此控制柵極的編程電壓的幅度及/或持續(xù)長(zhǎng)度，此目標(biāo)單元可被編程至理想閾值電壓Vt。
傳統(tǒng)上，熱電子編程的進(jìn)行，先提高漏極電壓或柵極電壓。換言之，先施加低電壓至源極，接著升高漏極電壓。一旦漏極電壓升高至其目標(biāo)電位，則可施加?xùn)艠O電壓。在其他實(shí)施例中，可先提高柵極電壓并接著施加漏極電壓。因此，欲編程非易失性存儲(chǔ)元件時(shí)，典型地會(huì)存在漏極電壓設(shè)定時(shí)間(set up time)。
在編程目標(biāo)存儲(chǔ)單元時(shí)，施加至漏極的電壓以及施加至此目標(biāo)存儲(chǔ)單元的控制柵極的高電壓，會(huì)導(dǎo)致兩種干擾(1)在連接至不同字線但相同漏極位線的未選定存儲(chǔ)單元的浮動(dòng)?xùn)艠O與漏極之間，產(chǎn)生大電壓差。在未選定存儲(chǔ)單元的浮動(dòng)?xùn)艠O與漏極間的意外電壓差，可能誘發(fā)FN隧穿效應(yīng)，使電子進(jìn)入或離開(kāi)浮動(dòng)?xùn)艠O，進(jìn)而干擾這些為選定存儲(chǔ)單元的閾值電壓。以及(2)產(chǎn)生大CHE電流而預(yù)充電這些以同一字線連接的未選定存儲(chǔ)單元所形成的寄生陣列。這二種對(duì)于閾值電壓的干擾，通常稱為編程干擾效應(yīng)。
此FN穿隧電流(上述第(1)點(diǎn))對(duì)數(shù)比例于柵極氧化層的電場(chǎng)，此柵極氧化層位于連接至漏極的位線與浮動(dòng)?xùn)艠O之間。若FN穿隧電流的幅度夠大且持續(xù)時(shí)間夠久，則未選定單元的閾值電壓會(huì)大幅度降低，而對(duì)于儲(chǔ)存陣列的準(zhǔn)確度有不好的影響。若在未選定單元(上述第(2)點(diǎn))所生成的CHE電流的幅度夠大且持續(xù)時(shí)間夠久，則這些未選定單元的閾值電壓可大幅上升，進(jìn)而對(duì)儲(chǔ)存陣列的準(zhǔn)確度有不良的影響，尤其是多階單元存儲(chǔ)器(MLC)。
此外，經(jīng)由反復(fù)地編程同一行或列中的存儲(chǔ)單元，可能會(huì)累積閾值電壓的干擾，并改變儲(chǔ)存在未選定單元中的數(shù)據(jù)值。依據(jù)存儲(chǔ)器的不同，儲(chǔ)存在存儲(chǔ)單元中的數(shù)據(jù)值可為二元的(例如1或0)、多電位的(例如此單元可被編程至一組數(shù)值)、或模擬的(例如此單元可被編程至連續(xù)范圍的可能數(shù)值之一)。以二元存儲(chǔ)器而言，所累積的閾值電壓干擾必定相當(dāng)大(在1伏特以上的范圍)，以將閾值電壓從指定第一位值的狀態(tài)改變至指定第二位值的狀態(tài)；然而，對(duì)于多電位或模擬存儲(chǔ)器而言，數(shù)據(jù)數(shù)值的可辨別閾值電壓差可能僅為數(shù)毫伏特。因此，即便是閾值電壓的微小差異也可能造成編程干擾。
以多電位與模擬存儲(chǔ)器而言，此問(wèn)題則隨著公知元件的溝道長(zhǎng)度越來(lái)越短而更形惡化。因此，編程干擾的問(wèn)題隨著非易失性存儲(chǔ)元件演進(jìn)，而成為主要待解決問(wèn)題。
由上述第(1)點(diǎn)所引起的總累積干擾，受到以下數(shù)個(gè)因素所影響位線上的單元數(shù)目、單元的正確時(shí)間、在漏極與浮動(dòng)?xùn)艠O之間柵極氧化層的厚度、以及用以編程而施加的漏極電壓等。因此，編程干擾問(wèn)題將會(huì)特別地限制在單一位線上所能允許的單元數(shù)目，以及存儲(chǔ)單元的柵極介質(zhì)層厚度。
因此，用以減低或防止編程干擾的方式之一，為將較大陣列分成數(shù)個(gè)較小陣列，因此在同一行或列中則包括較少存儲(chǔ)單元。在這類元件中，編程所選定存儲(chǔ)單元時(shí)，將干擾較少未選定存儲(chǔ)單元，且每一存儲(chǔ)單元的累積編程干擾時(shí)間也將減少；然而，使用更多較小陣列將會(huì)導(dǎo)致不佳效應(yīng)，例如增加在解碼用以存取存儲(chǔ)單元的電路時(shí)的成本。此增加的成本則導(dǎo)致存儲(chǔ)器的尺寸與成本上升。
由上述第(2)點(diǎn)所引起的總累積干擾，受到在同一字線上所選定的單元的編程次數(shù)(program shot)影響。公知用以限制預(yù)充電寄生負(fù)載電流的方式，包括預(yù)充電所有寄生陣列負(fù)載。其他公知的解決方式包括預(yù)充電未選定存儲(chǔ)單元的漏極，并且在某些例子中也預(yù)充電源極節(jié)點(diǎn)，以防止編程干擾效應(yīng)。然而此種解決方式增加了預(yù)充電以及設(shè)定時(shí)間，并因此增加了整體編程的時(shí)間。此種解決方式也會(huì)增加在編程時(shí)的電量消耗，并進(jìn)而減低行動(dòng)裝置中的電池壽命。
其他用以解決編程干擾問(wèn)題的方法，包括施加變動(dòng)偏壓至未選定單元的柵極。然而如同前述針對(duì)未選定單元的漏極及/或源極節(jié)點(diǎn)進(jìn)行預(yù)充電的方式，施加變動(dòng)偏壓至柵極會(huì)增加預(yù)充電以及設(shè)定時(shí)間，并會(huì)增加整體電量消耗。

發(fā)明內(nèi)容
本發(fā)明公開(kāi)一種非易失性存儲(chǔ)元件，其包括有多個(gè)經(jīng)由單一Y多路器而接口至存儲(chǔ)單元陣列的電源控制電路。此多個(gè)電源控制電路提供多個(gè)預(yù)充電路徑，其配置為以預(yù)充電此陣列中目標(biāo)存儲(chǔ)單元的漏極節(jié)點(diǎn)，預(yù)定充電在此陣列中未選定存儲(chǔ)單元的漏極及/或源極節(jié)點(diǎn)。此多個(gè)預(yù)充電路徑將減低流經(jīng)此陣列單元的電流，并減低此陣列的預(yù)充電與設(shè)定時(shí)間。
在本發(fā)明的目的為此多個(gè)電源控制電路可利用電源供應(yīng)器以提供相對(duì)于電荷泵(charge pump)電壓的預(yù)充電電壓至至少部分節(jié)點(diǎn)。借著使用電源供應(yīng)器，可減低在編程時(shí)的整體電量消耗。
根據(jù)本發(fā)明的一方面，提供一種非易失性存儲(chǔ)元件，包括存儲(chǔ)單元陣列，該存儲(chǔ)單元包括漏極、源極、以及柵極節(jié)點(diǎn)；至少一個(gè)多路器，其配置為用以將信號(hào)連接至該陣列中的存儲(chǔ)單元的這些節(jié)點(diǎn)；至少一個(gè)電源；以及多個(gè)電源控制電路，其連接至該陣列中的這些存儲(chǔ)單元的源極與漏極節(jié)點(diǎn)以及該至少一個(gè)電源，該多個(gè)電源控制電路配置為用以將該至少一個(gè)電源所產(chǎn)生的電壓信號(hào)，經(jīng)由該Y多路器而提供至該陣列中的這些單元。
根據(jù)本發(fā)明的另一方面，提供一種用以編程非易失性存儲(chǔ)元件中的存儲(chǔ)單元陣列中的目標(biāo)單元的方法，包括通過(guò)施加編程電壓，而預(yù)充電該目標(biāo)存儲(chǔ)單元的漏極節(jié)點(diǎn)至編程電壓電位；通過(guò)施加屏蔽電壓，而預(yù)充電該陣列中的相鄰節(jié)點(diǎn)至初始屏蔽電壓電位；施加低電壓至該目標(biāo)單元的源極節(jié)點(diǎn)；以及施加高電壓至該目標(biāo)單元的柵極節(jié)點(diǎn)。
以下詳細(xì)說(shuō)明本發(fā)明的結(jié)構(gòu)與方法。本發(fā)明內(nèi)容說(shuō)明章節(jié)目的并非在于定義本發(fā)明。本發(fā)明由權(quán)利要求書(shū)所定義。凡本發(fā)明的實(shí)施例、特征、目的及優(yōu)點(diǎn)等將可通過(guò)下列說(shuō)明權(quán)利要求書(shū)及附圖獲得充分了解。


圖1示出了例示接地存儲(chǔ)單元陣列；圖2示出了在圖1的陣列中選定目標(biāo)單元以進(jìn)行編程的方法；圖3A示出了此選定單元、以及數(shù)個(gè)鄰近此選定單元且將受到編程干擾的未選定單元的放大圖；圖3B示出了針對(duì)圖3A中所示的單元的多個(gè)節(jié)點(diǎn)進(jìn)行充電；圖4示出根據(jù)本發(fā)明的實(shí)施例中，包括有多個(gè)電源控制電路的例示非易失性存儲(chǔ)元件；圖5示出了本發(fā)明的實(shí)施例中，圖4中的元件所包括的多個(gè)電源控制電路的配置放大圖；圖6示出了本發(fā)明的實(shí)施例中，圖4中的元件所包括的多個(gè)電源控制電路的配置放大圖；圖7A至7C示出了如圖1所示的公知陣列中可能發(fā)生的編程干擾效應(yīng)；圖8A至8C示出了圖4中的元件所包括的多個(gè)電源控制電路所減少編程干擾效應(yīng)的效果；圖9為根據(jù)本發(fā)明的另一實(shí)施例，示出圖4中的元件所包括的多個(gè)電源控制電路的配置放大圖；以及圖10為根據(jù)本發(fā)明的又一實(shí)施例，示出圖4中的元件所包括的多個(gè)電源控制電路的配置放大圖。
主要元件符號(hào)說(shuō)明100 陣列104，106 存儲(chǔ)體選擇晶體管108 金屬線110 行112 列114 字線116 擴(kuò)散線400 非易失性存儲(chǔ)元件402 存儲(chǔ)陣列404 Y多路器408 電源控制線路506 字線508 擴(kuò)散線511-513 選擇晶體管912，913 NMOS晶體管具體實(shí)施方式
圖1示出了公知虛擬接地陣列100的存儲(chǔ)單元100。陣列100包括接合至存儲(chǔ)體選擇晶體管104、106的金屬線108。晶體管104、106可為金屬氧化物半導(dǎo)體(MOS)晶體管并連接至擴(kuò)散線116。
陣列100如圖而排列為行110與列112。擴(kuò)散線116連接至包括有行110與列112的晶體管的漏極與源極節(jié)點(diǎn)。擴(kuò)散線116連接至在特定列112中的晶體管的漏極或源極節(jié)點(diǎn)，如圖所示。字線114接著連接至在特定列112中的晶體管的柵極。
如圖2所示，在陣列100中的目標(biāo)單元M1的編程，可通過(guò)施加高電壓至金屬線108a并開(kāi)啟相關(guān)的存儲(chǔ)體選擇晶體管104而完成。存儲(chǔ)體選擇晶體管104會(huì)將該所施加至金屬線108a的高電壓傳遞至相關(guān)的擴(kuò)散線116，此擴(kuò)散線116連接至晶體管M1的漏極節(jié)點(diǎn)。接著可施加高電壓至字線114，字線114連接至晶體管M1的柵極。接著可施加低電壓至金屬線108b，并且適當(dāng)?shù)拇鎯?chǔ)體選擇晶體管106將被開(kāi)啟，以經(jīng)由擴(kuò)散線116a而將此低電壓連接至晶體管M1的源極。
在圖2的例示中，6伏特高電壓施加至晶體管M1的漏極、10伏特高電壓施加至晶體管M1的柵極、且0伏特低電壓或接地施加至晶體管M1的源極。明顯的是，在使用陣列100時(shí)，所施加的電壓可隨著特定應(yīng)用而改變。因此，在圖2中所示的電壓僅用以舉例，而不應(yīng)視為限制本方法于任何特定電壓。
如圖2中所示，經(jīng)由字線114而施加至晶體管M1的柵極的高電壓，同時(shí)施加至所有在同一行110中的晶體管的柵極。相似的，施加至晶體管M1的漏極的電壓，也同時(shí)施加至所有位于同一行110中的晶體管M1的漏極。因此，施加至晶體管M1的柵極與漏極的高電壓，可造成其他位于行110中的晶體管的編程干擾，例如晶體管M2、M3與M4。
上述現(xiàn)象可通過(guò)圖3A與3B而更加詳述。圖3A示出了晶體管M1、M2、M3與M4的放大圖。晶體管M1、M2、M3與M4的源極與漏極節(jié)點(diǎn)標(biāo)示為節(jié)點(diǎn)N1、N2、N3、N4與N5。如上所述，如10伏特的高電壓施加至字線114，而字線114接合至每一晶體管M1、M2、M3與M4的柵極。節(jié)點(diǎn)N1經(jīng)由擴(kuò)散線116a以及存儲(chǔ)體選擇晶體管106而連接至地線。節(jié)點(diǎn)N2經(jīng)由擴(kuò)散線116b以及晶體管104而連接至如6伏特的高電壓。此將使得N2的電壓升高至6伏特，如圖3圖中的曲線302所示。在圖3A中所施加至節(jié)點(diǎn)N1、N2的電壓，將在晶體管M1的漏極與源極之間產(chǎn)生大橫向電場(chǎng)。此大橫向電場(chǎng)將產(chǎn)生可注入晶體管M1的浮動(dòng)?xùn)艠O的熱電子，因而改變晶體管M1的閾值電壓。如圖3B所示，在陣列100中的寄生負(fù)載，會(huì)致使節(jié)點(diǎn)N3、N4與N5升高至如施加至N2的電壓電位，如圖3B中的曲線304，305與306所示。換言之，當(dāng)節(jié)點(diǎn)N2經(jīng)歷預(yù)充電以編程晶體管M1時(shí)，電流也由于寄生效應(yīng)而流經(jīng)晶體管M2，M3與M4。此將致使晶體管M2，M3與M4歷經(jīng)軟編程效應(yīng)，以導(dǎo)致編程干擾。如上所述，即便是微小的編程干擾，也可能在編程范圍非常微小的MLC陣列中造成錯(cuò)誤數(shù)據(jù)。
圖4示出了根據(jù)本發(fā)明的實(shí)施例的非易失性存儲(chǔ)元件400的配置。元件400可包括存儲(chǔ)陣列402，其類似于圖1中所示的存儲(chǔ)陣列100。元件400也可包括Y多路器404，其配置用以交換信號(hào)至陣列402。舉例而言，Y多路器404可連接至金屬線108以及電源控制電路408。電源控制電路408可控制許多金屬線108。Y多路器404將在給定操作中，針對(duì)受控制的金屬線108進(jìn)行解碼。為了方便起見(jiàn)，下列敘述將忽略Y多路器404。
如前所提及，元件400可包括電源供應(yīng)電路410和多個(gè)電源控制電路408，此電源控制電路408用以交換電壓信號(hào)至陣列402中的晶體管的源極與漏極節(jié)點(diǎn)。隨著實(shí)施例不同，此多個(gè)電源控制電路408可配置用以交換電源供應(yīng)信號(hào)、正常輸出、電荷泵輸出、或上述的組合至陣列402中的晶體管的節(jié)點(diǎn)。
通過(guò)使用多個(gè)電源控制電路，可提供多個(gè)預(yù)充電路徑至陣列402。這些路徑將允許陣列402中產(chǎn)生較小峰值電流，即產(chǎn)生較低電量消耗、較短預(yù)充電時(shí)間、以及較小平均電流。此外，電源控制電路408可配置用以預(yù)充電陣列402的節(jié)點(diǎn)，以減少或防止編程干擾效應(yīng)。
圖5示出了陣列402的部分中，晶體管M1、M2、M3與M4的放大圖。因此，電源控制電路408可配置用以經(jīng)由Y多路器404、選擇晶體管511-513的存儲(chǔ)體503、以及擴(kuò)散線508，而提供電壓至晶體管M1、M2、M3與M4的節(jié)點(diǎn)。在圖5中的實(shí)施例中，晶體管M1為欲進(jìn)行編程的目標(biāo)單元。因此，節(jié)點(diǎn)N1接地。節(jié)點(diǎn)N2預(yù)充電至高電壓，接著則可經(jīng)由字線506而施加高電壓至晶體管M1的柵極。
此外，節(jié)點(diǎn)N3與N4也經(jīng)由電源控制電路408、Y多路器404、存儲(chǔ)體選擇晶體管502，503、以及擴(kuò)散線508而預(yù)充電。在圖5的實(shí)施例中，節(jié)點(diǎn)N2預(yù)充電至編程電壓電位如6伏特。實(shí)際上，用以預(yù)充電節(jié)點(diǎn)N2的編程電壓電位，通過(guò)施加約(6V+Vth)至電源控制電路408的相關(guān)NMOS晶體管511而產(chǎn)生，其中Vth為NMOS晶體管511的閾值電壓。節(jié)點(diǎn)N3與N4以不同電壓電位進(jìn)行預(yù)充電。節(jié)點(diǎn)N3與N4的預(yù)充電電壓電位，可稱為屏蔽電位(shielding level)。
在圖5以及后述圖6、9、10圖的實(shí)施例中，例如晶體管511-513的NMOS晶體管，配置為一般稱為源極跟隨器結(jié)構(gòu)。換言之，在源極節(jié)點(diǎn)的電壓將跟隨柵極電壓而改變。如前所述，晶體管閾值電壓、晶體管電流、以及體效應(yīng)也應(yīng)列入考慮。
因此，隨著不同實(shí)施例，節(jié)點(diǎn)N3可利用第一屏蔽電位而預(yù)充電，而此第一屏蔽電位可通過(guò)施加約(4V+Vth)的電壓至電源控制電路408的相關(guān)NMOS晶體管512而產(chǎn)生。此相關(guān)的NMOS晶體管512可控制N3節(jié)點(diǎn)的初始預(yù)充電電壓。在N3電壓達(dá)到約4V之后，此預(yù)充電電路將由于NMOS晶體管512關(guān)閉而關(guān)閉。然而，N3持續(xù)由NMOS晶體管511經(jīng)由存儲(chǔ)單元M2的電源路徑而進(jìn)行充電。
節(jié)點(diǎn)N4可以第二屏蔽電位而進(jìn)行預(yù)充電，而此第二屏蔽電位可通過(guò)施加約(2V+Vth)的電壓至電源控制電路408的相關(guān)NMOS晶體管513而產(chǎn)生。此相關(guān)的NMOS晶體管513可控制N4節(jié)點(diǎn)的初始預(yù)充電電壓。在N4電壓達(dá)到約2V后，此預(yù)充電電路將由于NMOS晶體管513關(guān)閉而關(guān)閉。然而，N4持續(xù)由NMOS晶體管511經(jīng)由存儲(chǔ)單元M2及M3的電源路徑而進(jìn)行充電。
在圖5的實(shí)施例中，此第一屏蔽電位約為4伏特，而第二屏蔽電位約為2伏特；然而若預(yù)充電時(shí)間夠長(zhǎng)，N3，N4與N5也將預(yù)充電至6伏特。應(yīng)該了解的是，圖5中所示的電壓僅用以舉例，而實(shí)際使用的編程與屏蔽電壓電位將視特定應(yīng)用而改變。
節(jié)點(diǎn)N3與N4的預(yù)充電，會(huì)減低在晶體管M2、M3與M4中所產(chǎn)生的初始以及最大橫向電場(chǎng)，并進(jìn)而減低在此些晶體管中流動(dòng)的電流。此可協(xié)助減少上述的編程干擾效應(yīng)。此外，此陣列的預(yù)充電時(shí)間較短，且由于多個(gè)預(yù)充電路徑而致使較少電流流經(jīng)此陣列。相較于整個(gè)寄生陣列負(fù)載均需進(jìn)行預(yù)充電的元件，這也降低了整體預(yù)充電電流。因此，陣列402可更快編程、消耗較少電量、同時(shí)不會(huì)在未選定單元中產(chǎn)生編程干擾。
需注意的是，雖然在圖5的實(shí)施例以及后述的圖6中顯示了三種預(yù)充電路徑，然而隨著實(shí)施例的不同而可使用更多或更少的路徑。使用更多路徑可以增加設(shè)計(jì)上的靈活性，以進(jìn)一步減少編程干擾、縮短預(yù)充電設(shè)定時(shí)間、并進(jìn)一步縮短整體編程時(shí)間、及/或進(jìn)一步減少編程時(shí)的電量消耗。應(yīng)該了解的是，所使用的預(yù)充電路徑數(shù)目將視特定應(yīng)用的需求而定。
圖7B與7C示出了在如圖3A所示的公知陣列中，分別流經(jīng)晶體管M3與M2的電流。如圖所示，晶體管M3與M2在預(yù)充電階段的尖峰電流相當(dāng)高。此外，此尖峰值持續(xù)了相當(dāng)長(zhǎng)時(shí)間，而在晶體管M3與M2中產(chǎn)生了相當(dāng)大的平均電流。圖7A示出了節(jié)點(diǎn)N2、N3、N4與N5的充電過(guò)程。如圖所示，節(jié)點(diǎn)N2的充電相當(dāng)快速，而節(jié)點(diǎn)N3、N4、N5則充電較慢，使得節(jié)點(diǎn)N3、N4、N5與節(jié)點(diǎn)N2之間的電壓電位差異較大。此較大電壓差異會(huì)產(chǎn)生大橫向電場(chǎng)，進(jìn)而產(chǎn)生如圖7B與7C所示的電流。
相反地，圖8A至8C示出了如圖5所示的陣列的電壓與電流。圖8B與8C示出了在預(yù)充電階段分別流經(jīng)晶體管M2與M3的電流。圖8A示出了節(jié)點(diǎn)N2、N3、N4與N5的預(yù)充電過(guò)程。如圖8B與8C中所示，晶體管M2與M3歷經(jīng)了較低的峰值電流、且歷時(shí)較短，因此在晶體管M2與M3中的平均電流較小。圖8A示出了在節(jié)點(diǎn)N2與節(jié)點(diǎn)N3、N4、N5之間的電壓差異較低，因此可減低在晶體管M2、M3與M4內(nèi)所產(chǎn)生的橫向電場(chǎng)。此較小橫向電場(chǎng)以及較低平均電流，可減少上述的編程干擾效應(yīng)。
此預(yù)充電速度以及所產(chǎn)生的編程干擾效應(yīng)，可通過(guò)調(diào)整施加至陣列402中不同節(jié)點(diǎn)的屏蔽電壓而調(diào)整。舉例而言，在圖6中，節(jié)點(diǎn)N2與節(jié)點(diǎn)N3均以同樣電位進(jìn)行預(yù)充電，而節(jié)點(diǎn)N4以所施加至節(jié)點(diǎn)N3屏蔽電位的一半的屏蔽電位而進(jìn)行預(yù)充電。在特定實(shí)施例中，圖6中的結(jié)構(gòu)可產(chǎn)生較快的預(yù)充電設(shè)定時(shí)間。
在圖5與圖6中所示的實(shí)施例，以電荷泵電源而提供編程與屏蔽電壓。通過(guò)在預(yù)充電時(shí)施加電壓源(VDD)至一個(gè)以上的節(jié)點(diǎn)，可進(jìn)一步減少電量消耗。圖9與10示出了在預(yù)充電時(shí)施加VDD至某些節(jié)點(diǎn)的實(shí)施例。在圖9中，節(jié)點(diǎn)N3、N4分別通過(guò)控制NMOS晶體管912、913的柵極電壓，而以屏蔽電位進(jìn)行充電，在本實(shí)施例中此屏蔽電壓約為2與4伏特。此較低的屏蔽電位從VDD供應(yīng)，如圖所示。節(jié)點(diǎn)N2利用電荷泵電位而進(jìn)行預(yù)充電，如同圖5與6中所示的實(shí)施例。
在圖10中，節(jié)點(diǎn)N4利用VDD而預(yù)充電至屏蔽電位。因此在圖9中陣列402中所消耗的電量，將更低于圖10的實(shí)施例。通過(guò)使用VDD作為至少部分節(jié)點(diǎn)的電壓源，在預(yù)充電階段所耗費(fèi)的電量最多可減少三分之一。
因此，在非易失性存儲(chǔ)元件中使用上述的方法，可減少編程時(shí)間、電量消耗、以及編程干擾。上述方法可應(yīng)用至任何非易失性存儲(chǔ)元件，包括閃速存儲(chǔ)元件、MLC閃速存儲(chǔ)元件、多次編程(MTP)存儲(chǔ)元件、以及一次編程(OTP)存儲(chǔ)元件等。因此，上述實(shí)施例不應(yīng)被視為將本發(fā)明的方法與裝置限定至任何特定類型的非易失性存儲(chǔ)元件。
雖然本發(fā)明已參照較佳實(shí)施例來(lái)加以描述，應(yīng)該了解的是，本發(fā)明并不受限于其詳細(xì)描述內(nèi)容。舉例而言，雖然本發(fā)明以p型襯底與n型漏極與源極區(qū)域做為示例，可理解的是在其他實(shí)施例中可使用n型襯底與p型漏極與源極區(qū)域。此外，依據(jù)本發(fā)明系統(tǒng)與方法所形成的非易失性存儲(chǔ)元件，可為單阱或多阱元件，視實(shí)施例而定。替換方式及修改方式已于先前描述中建議，并且其他替換方式及修改方式將為本領(lǐng)域的技術(shù)人員可想到的。特別是，根據(jù)本發(fā)明的結(jié)構(gòu)與方法，所有具有實(shí)質(zhì)上相同于本發(fā)明的構(gòu)件結(jié)合而達(dá)成與本發(fā)明實(shí)質(zhì)上相同結(jié)果的皆不脫離本發(fā)明的范圍。因此，所有這類替換方式及修改方式意欲落在本發(fā)明在隨附的權(quán)利要求書(shū)及其等價(jià)物所界定的范圍中。任何在前文中提及的專利申請(qǐng)以及公開(kāi)文本，均列為本申請(qǐng)的參考。
權(quán)利要求
1.一種非易失性存儲(chǔ)元件，包括存儲(chǔ)單元陣列，該存儲(chǔ)單元包括漏極、源極、以及柵極節(jié)點(diǎn)；至少一個(gè)多路器，其配置為用以將信號(hào)連接至該陣列中的存儲(chǔ)單元的這些節(jié)點(diǎn)；至少一個(gè)電源；以及多個(gè)電源控制電路，其連接至該陣列中的這些存儲(chǔ)單元的源極與漏極節(jié)點(diǎn)以及該至少一個(gè)電源，該多個(gè)電源控制電路配置為用以將該至少一個(gè)電源所產(chǎn)生的電壓信號(hào)，經(jīng)由該Y多路器而提供至該陣列中的這些單元。
2.如權(quán)利要求1所述的非易失性存儲(chǔ)元件，其中該陣列中的每一該存儲(chǔ)單元包括電可編程晶體管。
3.如權(quán)利要求1所述的非易失性存儲(chǔ)元件，其中該多路器包括多個(gè)選擇晶體管。
4.如權(quán)利要求1所述的非易失性存儲(chǔ)元件，其中該多個(gè)電源控制電路包括多個(gè)傳輸晶體管。
5.如權(quán)利要求1所述的非易失性存儲(chǔ)元件，其中該多個(gè)電源控制電路配置為在目標(biāo)存儲(chǔ)單元需要進(jìn)行編程時(shí)，提供多個(gè)預(yù)充電路徑至該陣列中的該存儲(chǔ)單元的這些節(jié)點(diǎn)。
6.如權(quán)利要求5所述的非易失性存儲(chǔ)元件，其中該多個(gè)電源控制電路包括多個(gè)晶體管，這些晶體管配置為源極跟隨器配置，其中該源極跟隨器結(jié)構(gòu)的源極通過(guò)Y多路器連接至相關(guān)存儲(chǔ)單元的源極與漏極節(jié)點(diǎn)。
7.如權(quán)利要求6所述的非易失性存儲(chǔ)元件，其中該電源控制電路的輸出電壓，是通過(guò)可分別控制這些包括該多個(gè)電源控制電路的多個(gè)源極跟隨器結(jié)構(gòu)的柵極偏壓。
8.如權(quán)利要求5所述的非易失性存儲(chǔ)元件，其中該多個(gè)預(yù)充電路徑之一配置為以提供漏極電壓至該目標(biāo)存儲(chǔ)單元的該漏極。
9.如權(quán)利要求8所述的非易失性存儲(chǔ)元件，其中其余這些預(yù)充電路徑至少一個(gè)配置為以提供屏蔽電壓至該目標(biāo)存儲(chǔ)單元的該漏極節(jié)點(diǎn)的相鄰節(jié)點(diǎn)。
10.如權(quán)利要求9所述的非易失性存儲(chǔ)元件，其中該存儲(chǔ)單元的漏極電壓與該屏蔽電壓由電源控制電路的多個(gè)源極跟隨器所產(chǎn)生。
11.如權(quán)利要求10所述的電源控制電路的電源由電源供應(yīng)器所產(chǎn)生。
12.如權(quán)利要求10所述的電源控制電路的電源由電壓調(diào)節(jié)器所產(chǎn)生。
13.如權(quán)利要求10所述的電源控制電路的電源由電荷泵所產(chǎn)生。
14.如權(quán)利要求1所述的非易失性存儲(chǔ)元件，其中該陣列還包括多個(gè)字線，其連接至該陣列中的該存儲(chǔ)單元的該柵極節(jié)點(diǎn)。
15.如權(quán)利要求1所述的非易失性存儲(chǔ)元件，其中該陣列還包括多個(gè)擴(kuò)散線，其連接至該陣列中的該存儲(chǔ)單元的這些源極與漏極節(jié)點(diǎn)，并連接至該多路器。
16.一種用以編程非易失性存儲(chǔ)元件中的存儲(chǔ)單元陣列中的目標(biāo)單元的方法，包括通過(guò)施加編程電壓，而預(yù)充電該目標(biāo)存儲(chǔ)單元的漏極節(jié)點(diǎn)至編程電壓電位；通過(guò)施加屏蔽電壓，而預(yù)充電該陣列中的相鄰節(jié)點(diǎn)至初始屏蔽電壓電位；施加低電壓至該目標(biāo)單元的源極節(jié)點(diǎn)；以及施加高電壓至該目標(biāo)單元的柵極節(jié)點(diǎn)。
17.如權(quán)利要求15所述的方法，還包括通過(guò)施加第二屏蔽電壓，而預(yù)充電該陣列中的第二相鄰節(jié)點(diǎn)至第二屏蔽電壓電位。
18.如權(quán)利要求16所述的方法，其中預(yù)充電該第二相鄰節(jié)點(diǎn)包括控制所連接的源極跟隨器晶體管的柵極偏壓，其中該源極跟隨器晶體管的源極連接至該第二相鄰節(jié)點(diǎn)。
19.如權(quán)利要求15所述的方法，其中該(初始)屏蔽電壓電位等于該編程電壓電位。
20.如權(quán)利要求15所述的方法，其中該(初始)屏蔽電壓電位低于該編程電壓電位。
21.如權(quán)利要求15所述的方法，其中該(初始)屏蔽電壓電位高于該編程電壓電位。
22.如權(quán)利要求15或16所述的方法，其中該編程電壓電位以及該第一屏蔽電壓電位相等，且其中該第二屏蔽電壓電位低于該編程電壓電位與該第一屏蔽電壓電位。
23.如權(quán)利要求15或16所述的方法，其中該第一屏蔽電壓電位低于該編程電壓電位，且其中該第二屏蔽電壓電位低于該第一屏蔽電壓電位。
24.如權(quán)利要求15或16所述的方法，是由源極跟隨器產(chǎn)生該編程電壓以及屏蔽電壓。
全文摘要
本發(fā)明公開(kāi)一種非易失性存儲(chǔ)元件，其包括多個(gè)通過(guò)單一Y多路器而接合至存儲(chǔ)單元陣列的電源控制電路。此多個(gè)電源控制電路可提供多個(gè)預(yù)充電路徑，其配置用以預(yù)充電此陣列中目標(biāo)存儲(chǔ)單元的漏極節(jié)點(diǎn)，并同時(shí)預(yù)充電在陣列中未被選擇的存儲(chǔ)單元的漏極及/或源極節(jié)點(diǎn)。此多個(gè)預(yù)充電路徑減低了通過(guò)此陣列單元的電流，并同時(shí)減低此陣列的預(yù)充電與設(shè)定時(shí)間。
文檔編號(hào)G11C16/10GK101034589SQ20071008564
公開(kāi)日2007年9月12日 申請(qǐng)日期2007年3月6日 優(yōu)先權(quán)日2006年3月8日
發(fā)明者陳重光 申請(qǐng)人:旺宏電子股份有限公司