專利名稱：光盤時鐘信號提取電路的判別電路及其判別方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路，尤其涉及一種光盤時鐘信號提取電路的判別電路及其判別方法。
背景技術(shù)：
要使計(jì)算機(jī)能夠正確地讀取光盤的數(shù)據(jù)必須給計(jì)算機(jī)提供數(shù)據(jù)的時鐘。圖1為現(xiàn)有光盤扇區(qū)結(jié)構(gòu)示意圖，圖中SM①表示扇區(qū)標(biāo)記；VFO②表示可變頻同步信號；AM③表示地址標(biāo)記；ID CRC④表示扇區(qū)標(biāo)識，包括軌道號(TRK NO)，扇區(qū)號(Sector NO)和標(biāo)志場號(CRC)；PA⑤表示后同步信號；ODF FLAG GAPS⑥分別表示編置檢測區(qū)(ODF)，間隙區(qū)(GAP)；SYNC⑦表示同步信號；DATA CONTROL CCC/CRC RESYNC⑧包括數(shù)據(jù)區(qū)(DATA)、四個位定義字節(jié)(CRC、ECC，RESYNC)、重同步(RESYNC)；BUFF⑨表示緩沖區(qū)。光盤上的數(shù)據(jù)同步時鐘要經(jīng)過建立和鎖定兩個步驟，即利用預(yù)格式中可變頻同步信號VFO的周期的同步信號進(jìn)行鎖頻鎖相，使同步時鐘與可變頻同步信號VFO數(shù)據(jù)等頻同相，利用二值游程長度受限碼RLL(2，7)數(shù)據(jù)鎖相，使時鐘與非周期數(shù)據(jù)始終保持同相位。時鐘提取電路的這種鎖頻鎖相狀態(tài)由扇區(qū)標(biāo)記SM切換，實(shí)際上它僅在每一扇區(qū)可變頻同步信號VFO前2/3的區(qū)域建立同步時鐘，在該扇區(qū)的其余部分則工作于非周期信號鎖相狀態(tài)。
然而現(xiàn)有的光盤播放機(jī)或檢測儀中，時鐘信號提取判別電路是在信號處理專用集成電路(ASIC)芯片內(nèi)部完成(例如先鋒DVD播放機(jī)的信號處理芯片MT1389)的，用戶不能根據(jù)自己的需要作調(diào)整。另外由于專用集成電路開發(fā)成本不斷上升，對許多市場而言，專用集成電路的開發(fā)成本是不合理的。

發(fā)明內(nèi)容
針對上述現(xiàn)有的問題，本發(fā)明的目的是提供一種光盤時鐘信號提取電路的判別電路及其判別方法，該判別電路應(yīng)具有靈活性好和性價比高的特點(diǎn)。
本發(fā)明的技術(shù)解決方案如下一種光盤時鐘信號提取電路的判別電路，是基于一個芯片的可編程邏輯器件的判別電路，包括計(jì)時模塊、寄存模塊、計(jì)數(shù)模塊、比較模塊、譯碼模塊和判斷模塊，所述的計(jì)時模塊與寄存模塊、比較模塊、譯碼驅(qū)動模塊串聯(lián)，所述的計(jì)數(shù)模塊和計(jì)時模塊與判別模塊相連，所述的譯碼驅(qū)動模塊設(shè)有第一輸出口和第二輸出口，所述的計(jì)數(shù)模塊和計(jì)時模塊的輸入端口均與光盤信號的輸出口相連。
所述的光盤時鐘信號提取電路的判別電路的判別方法，其特征在于包括下列步驟①初始狀態(tài)，所述的計(jì)數(shù)模塊和計(jì)時模塊均處于清零狀態(tài)；②當(dāng)有光盤脈沖信號輸入時，所述的計(jì)數(shù)模塊開始計(jì)數(shù)，所述的計(jì)時模塊開始計(jì)時，同時，判斷模塊不停地判別計(jì)數(shù)模塊的計(jì)數(shù)值是否達(dá)到了5；③當(dāng)所述的計(jì)數(shù)模塊的計(jì)數(shù)值達(dá)到5時，所述的判斷模塊則驅(qū)動計(jì)時模塊將其計(jì)時值輸出到寄存模塊，并令計(jì)時模塊和計(jì)數(shù)模塊清零，判斷模塊本身也自動清零，等待下一個光盤信號脈沖的到來重新計(jì)數(shù)、計(jì)時；④寄存模塊接收到計(jì)時模塊的計(jì)時值，刷新并保存此計(jì)時值，同時將該計(jì)時值輸送到比較模塊與指定值進(jìn)行比較，當(dāng)該計(jì)時值大于指定值時，比較模塊輸出邏輯低電平“0”，反之，當(dāng)該計(jì)時值值等于指定值時，比較模塊輸出邏輯高電平“1”；⑤當(dāng)比較模塊輸出邏輯高電平“1”時，所述的譯碼驅(qū)動模塊的第一輸出口輸出光盤信號進(jìn)入鑒頻模塊，進(jìn)行鑒頻處理；當(dāng)比較模塊輸出邏輯高電平“0”時，所述的譯碼驅(qū)動模塊的第二輸出口輸出光盤信號進(jìn)入鑒相模塊，進(jìn)行鑒相處理。
所述的計(jì)時模塊也是通過計(jì)數(shù)方式實(shí)現(xiàn)的，通過對內(nèi)置時鐘信號源計(jì)脈沖數(shù)來得到需要計(jì)時的信號脈沖時間長度。
所述的指定值為80，即80個時鐘周期長度。
本發(fā)明的技術(shù)效果本發(fā)明光盤時鐘信號提取電路的判別電路，是基于可編程邏輯器件的判別電路，通過對光盤信號脈沖的分析可以實(shí)現(xiàn)時鐘信號提取的鑒頻鑒相轉(zhuǎn)換，從而提取出數(shù)據(jù)的時鐘信號，并能對時鐘信號的相位進(jìn)行修正。它具備如下特點(diǎn)第一，使用靈活。一般使用專用集成電路(ASIC)時所有的功能都是設(shè)計(jì)好、固定的，基本無靈活性而言，用戶只能根據(jù)專用集成電路(ASIC)作相應(yīng)的設(shè)計(jì)。而可編程邏輯器件(CPLD)可以根據(jù)需要增加、刪除和修改邏輯功能單元。對本電路，可以通過適當(dāng)設(shè)計(jì)邏輯將其擴(kuò)展為整個時鐘信號提取電路。另外不同供應(yīng)商、不同系列、不同容量和不同精度等級的可編程邏輯器件(CPLD)可以實(shí)現(xiàn)的速度是不一樣的，可以根據(jù)速度(光盤信號頻率決定)要求和成本選擇可編程邏輯器件。
第二，性價比高。目前的可編程邏輯器件(CPLD)的速度可以滿足絕大多數(shù)試驗(yàn)和應(yīng)用的需求(可實(shí)現(xiàn)幾十皮秒)。另一方面，它的使用非常普遍，價格也越來越低。而專用集成電路(ASIC)開發(fā)成本比較高，雖然其精度可以做得較高，但性價比是比較低的。在獲得同樣精度的情況下利用可編程邏輯器件(CPLD)來實(shí)現(xiàn)成本較低，從而得到較高的性價比。
以下結(jié)合附圖對本發(fā)明作進(jìn)一步的說明。


圖1為光盤扇區(qū)結(jié)構(gòu)示意圖；圖2為本發(fā)明光盤時鐘信號提取電路的判別電路的電路示意圖；圖3為本發(fā)明的集成電路的計(jì)時模塊1的工作原理圖；圖4為本發(fā)明的集成電路的譯碼驅(qū)動模塊5原理圖；圖5為本發(fā)明的集成電路的程序流程圖；具體實(shí)施方式
本發(fā)明的基礎(chǔ)是可編程邏輯器件(以下簡稱為CPLD)，可編程邏輯器件是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計(jì)方法是借助集成開發(fā)軟件平臺，用原理圖、硬件描述語言等方法，生成相應(yīng)的目標(biāo)文件，通過下載電纜(“在系統(tǒng)”編程)將代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng)。它具有編程靈活、集成度高、設(shè)計(jì)開發(fā)周期短、適用范圍寬、開發(fā)工具先進(jìn)、設(shè)計(jì)制造成本低、對設(shè)計(jì)者的硬件經(jīng)驗(yàn)要求低、標(biāo)準(zhǔn)產(chǎn)品無需測試、保密性強(qiáng)、價格大眾化等特點(diǎn)，可實(shí)現(xiàn)較大規(guī)模的電路設(shè)計(jì)，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計(jì)和產(chǎn)品生產(chǎn)之中。幾乎所有應(yīng)用中小規(guī)模通用數(shù)字集成電路的場合均可應(yīng)用CPLD器件。
如圖1所示，輸入信號波形扇區(qū)標(biāo)記SM①是光盤信號中的特定部分，也就是光盤預(yù)格式區(qū)的扇區(qū)標(biāo)記，用來表征一個扇區(qū)的開始。當(dāng)判別模塊檢測到扇區(qū)標(biāo)記SM①信號時，表示需要進(jìn)行鑒頻處理，經(jīng)過一特定時間得到時鐘信號后，再進(jìn)行鑒相處理。
本發(fā)明可編程邏輯器件(CPLD)的編程說明如下可編程邏輯器件(CPLD)編程仿真使用Model技術(shù)公司提供的ModelSim仿真器，語言使用Verilog國際規(guī)范硬件描述語言。下面介紹編程思想。
時鐘信號提取電路處理的光盤射頻(RF)信號是經(jīng)過均衡放大以及二值化處理后的方波信號，再將此信號通過低通濾波器濾波后得到我們將要處理的信號。扇區(qū)標(biāo)記SM①信號為FF C0 FC 00 0F C0 FC 0F FC 92(16進(jìn)制)，經(jīng)低通濾波后有五個脈沖，利用脈沖下降沿觸發(fā)計(jì)數(shù)模塊對此信號計(jì)數(shù)，這段信號的時長為80個時鐘周期長度。而其他的信號(經(jīng)低通濾波后的)經(jīng)過五個脈沖的時長必定大于此值，由此特性可以檢測到扇區(qū)標(biāo)記(SM①)信號。
請參閱圖2，圖2為本發(fā)明光盤時鐘信號提取電路的判別電路的示意圖；由圖可見，本發(fā)明光盤時鐘信號提取電路的判別電路，是一種基于一個芯片的可編程邏輯器件的判別電路，包括計(jì)時模塊1、寄存模塊2、計(jì)數(shù)模塊3、比較模塊4、譯碼模塊5和判斷模塊6，所述的計(jì)時模塊1與寄存模塊2、比較模塊4、譯碼驅(qū)動模塊5串聯(lián)，所述的計(jì)數(shù)模塊3和計(jì)時模塊1與判別模塊6相連，所述的譯碼驅(qū)動模塊5設(shè)有第一輸出口out1和第二輸出口out2，所述的計(jì)數(shù)模塊3和計(jì)時模塊1的輸入端口均與光盤信號的輸出口相連。
如圖5所示，本發(fā)明光盤時鐘信號提取電路的判別電路的判別方法，包括如下步驟①初始狀態(tài)，所述的計(jì)數(shù)模塊3和計(jì)時模塊1均處于清零狀態(tài)；②當(dāng)有光盤脈沖信號輸入時，所述的計(jì)數(shù)模塊3開始計(jì)數(shù)，所述的計(jì)時模塊1開始計(jì)時，同時，判斷模塊6不停地判別計(jì)數(shù)模塊3的計(jì)數(shù)值是否達(dá)到了5；計(jì)時模塊1的工作原理圖如圖3所示，所述的計(jì)時模塊(1)也是通過計(jì)數(shù)方式實(shí)現(xiàn)的，通過對內(nèi)置時鐘信號源計(jì)脈沖數(shù)來得到需要計(jì)時的信號脈沖時間長度。
③當(dāng)所述的計(jì)數(shù)模塊3的計(jì)數(shù)值達(dá)到5時，所述的判斷模塊6則驅(qū)動計(jì)時模塊1將其計(jì)時值輸出到寄存模塊2，并令計(jì)時模塊1和計(jì)數(shù)模塊3清零，判斷模塊6本身也自動清零，等待下一個光盤信號脈沖的到來重新計(jì)數(shù)、計(jì)時；④寄存模塊2接收到計(jì)時模塊1的計(jì)時值并刷新保存此值，同時將該計(jì)時值輸送到比較模塊4與指定值80進(jìn)行比較，當(dāng)該計(jì)時值大于80時，比較模塊4輸出邏輯低電平“0”，反之當(dāng)該計(jì)時值等于80時，比較模塊4輸出邏輯高電平“1”；⑤當(dāng)比較模塊4輸出邏輯高電平“1”時，所述的譯碼驅(qū)動模塊5的第一輸出口out1輸出光盤信號進(jìn)入鑒頻模塊7，進(jìn)行鑒頻處理；當(dāng)比較模塊4輸出邏輯高電平“0”時，所述的譯碼驅(qū)動模塊5的第二輸出口out2輸出光盤信號進(jìn)入鑒相模塊8，進(jìn)行鑒相處理，所述的譯碼驅(qū)動模塊5的工作原理如圖4所示；⑥重復(fù)上述第②至第⑤步。
所述的指定值為80，即光盤扇區(qū)標(biāo)記SM的長度為80個時鐘周期長度。
如上所述，本發(fā)明是基于在一塊芯片上的可編程邏輯器件的光盤時鐘信號提取電路判別電路。這種簡單的技術(shù)手段大大提高了靈活性、易于擴(kuò)展，且相對于繁雜的專用集成電路(ASIC)提高了性價比。
權(quán)利要求
1.一種光盤時鐘信號提取電路的判別電路，其特征是基于一個芯片的可編程邏輯器件的判別電路，包括計(jì)時模塊(1)、寄存模塊(2)、計(jì)數(shù)模塊(3)、比較模塊(4)、譯碼模塊(5)和判斷模塊(6)，所述的計(jì)時模塊(1)與寄存模塊(2)、比較模塊(4)、譯碼驅(qū)動模塊(5)串聯(lián)，所述的計(jì)數(shù)模塊(3)和計(jì)時模塊(1)與判別模塊(6)相連，所述的譯碼驅(qū)動模塊(5)設(shè)有第一輸出口(out1)和第二輸出口(out2)，所述的計(jì)數(shù)模塊(3)和計(jì)時模塊(1)的輸入端口均與光盤信號的輸出口相連。
2.權(quán)利要求1所述的光盤時鐘信號提取電路的判別電路的工作程序，其特征在于包括下列步驟①初始狀態(tài)，所述的計(jì)數(shù)模塊(3)和計(jì)時模塊(1)均處于清零狀態(tài)；②當(dāng)有光盤脈沖信號輸入時，所述的計(jì)數(shù)模塊(3)開始計(jì)數(shù)，所述的計(jì)時模塊(1)開始計(jì)時，同時，判斷模塊(6)不停地判別計(jì)數(shù)模塊(3)的計(jì)數(shù)值是否達(dá)到了5；③當(dāng)所述的計(jì)數(shù)模塊(3)的計(jì)數(shù)值達(dá)到5時，所述的判斷模塊(6)則驅(qū)動計(jì)時模塊(1)將其計(jì)時值輸出到寄存模塊(2)，并令計(jì)時模塊(1)和計(jì)數(shù)模塊(3)清零，判斷模塊(6)自動清零，等待下一個光盤信號脈沖的到來重新計(jì)數(shù)計(jì)時；④寄存模塊(2)接收到計(jì)時模塊(1)的計(jì)時值并刷新保存此值，同時將該計(jì)時值輸送到比較模塊(4)與指定值進(jìn)行比較，當(dāng)該計(jì)時值大于指定值時，比較模塊(4)輸出邏輯低電平“0”，反之當(dāng)該計(jì)時值值等于指定值時，比較模塊(4)輸出邏輯高電平“1”；⑤當(dāng)比較模塊(4)輸出邏輯高電平“1”時，所述的譯碼驅(qū)動模塊(5)的第一輸出口(out1)輸出光盤信號進(jìn)入鑒頻模塊(7)，進(jìn)行鑒頻處理；當(dāng)比較模塊(4)輸出邏輯高電平“0”時，所述的譯碼驅(qū)動模塊(5)的第二輸出口(out2)輸出光盤信號進(jìn)入鑒相模塊(8)，進(jìn)行鑒相處理；⑥重復(fù)上述第②至第⑤步。
3.根據(jù)權(quán)利要求2所述的光盤時鐘信號提取電路的判別電路的工作程序，其特征在于所述的計(jì)時模塊(1)也是通過計(jì)數(shù)方式實(shí)現(xiàn)的，通過對內(nèi)置時鐘信號源計(jì)脈沖數(shù)來得到需要計(jì)時的信號脈沖時間長度。
4.根據(jù)權(quán)利要求2或3所述的光盤時鐘信號提取電路的判別電路的工作程序，其特征在于所述的指定值為80個時鐘周期長度。
全文摘要
一種用于光盤播放和光盤檢測等應(yīng)用的光盤時鐘信號提取電路的判別電路及其判別方法，該判別電路是基于一個芯片上可編程邏輯器件的判別電路，包括計(jì)時模塊、寄存模塊、計(jì)數(shù)模塊、比較模塊、譯碼模塊和判斷模塊，所述的計(jì)時模塊與寄存模塊、比較模塊、譯碼驅(qū)動模塊串聯(lián)，所述的計(jì)數(shù)模塊和計(jì)時模塊與判別模塊相連，所述的譯碼驅(qū)動模塊設(shè)有第一輸出口和第二輸出口，所述的計(jì)數(shù)模塊和計(jì)時模塊的輸入端口均與光盤信號的輸出口相連。本發(fā)明具有靈活性好和性價比高的特點(diǎn)。
文檔編號G11B27/19GK101083089SQ20071004352
公開日2007年12月5日 申請日期2007年7月6日 優(yōu)先權(quán)日2007年7月6日
發(fā)明者嚴(yán)小飛, 阮昊, 施宏仁 申請人:中國科學(xué)院上海光學(xué)精密機(jī)械研究所