專利名稱：用自調(diào)整最大程序循環(huán)對非易失性存儲器進(jìn)行編程的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及對非易失性存儲器進(jìn)行編程。 背景技水半導(dǎo)體存儲器已變得愈加普遍用于各種電子裝置中。舉例來說，非易失件半導(dǎo)體存 儲器用于蜂窩式電話、數(shù)碼相機(jī)、個人數(shù)字助理、移動計算裝置、非移動計算裝置以及 其它裝置中。電可擦除可編程只讀存儲器(EEPROM)和快閃存儲器屬于最普遍的非易 失性半導(dǎo)體存儲器。與傳統(tǒng)的全功能EEPROM相比，利用快閃存儲器(也是一類 EEPROM)，整個存儲器陣列或存儲器的一部分的內(nèi)容可在一個步驟中擦除。傳統(tǒng)的EEPROM和快閃存儲器兩者均利用半導(dǎo)體襯底中定位于溝道區(qū)上方且與其 絕緣的浮動?xùn)艠O。浮動?xùn)艠O定位于源極區(qū)與漏極區(qū)之間?？刂茤艠O提供在浮動?xùn)艠O上方 且與其絕緣。如此形成的晶體管的閾值電壓由保持在浮動?xùn)艠O上的電荷量控制。也就是說，在晶體管接通之前必須施加于控制柵極以允許其源極與漏極之間的傳導(dǎo)的最小電壓 量由浮動?xùn)艠O上的電荷電平控制。當(dāng)對EEPROM或快閃存儲器裝置(例如NAND快閃存儲器裝置)進(jìn)行編程時，通 常將編程電壓施加于控制柵極且將位線接地，從而促使將來自單元或存儲器元件(例如， 存儲元件)的溝道的電子被注入到浮動?xùn)艠O中。當(dāng)電子在浮動?xùn)艠O中聚集時，浮動?xùn)艠O 變?yōu)閹ж?fù)電，且存儲器元件的閾值電壓升高，使得存儲器元件處于經(jīng)編程狀態(tài)。關(guān)于這 種編程的更多信息可查閱題為"Source Side Self Boosting Technique For Non-Volatile Memory"的第6,859,397號美國專利以及2003年7月29日申請的題為"Detecting Over Programmed Memory"的第2005/0024939號美國專利申請公開案；以上兩個文獻(xiàn)全文以 引用的方式并入本文中。一些EEPROM和快閃存儲器裝置具有用于存儲兩個電荷范圍的浮動?xùn)艠O，且因此 存儲器元件可在兩個狀態(tài)(例如，經(jīng)擦除狀態(tài)和經(jīng)編程狀態(tài))之間被編程/擦除。這種快 閃存儲器裝置有時稱為二元快閃存儲器裝置，因為每個存儲器元件可存儲一個數(shù)據(jù)位。通過識別多個相異的允許/有效編程閾值電壓范圍來實施多狀態(tài)(也稱為多電平)快 閃存儲器裝置。每個相異的閾值電壓范圍對應(yīng)于存儲器裝置中編碼的數(shù)據(jù)位集合的預(yù)定 值。舉例來說，每個存儲器元件可在所述元件可處于對應(yīng)于四個相異閾值電壓范圍的四個離散電荷帶之一中時存儲兩個數(shù)據(jù)位。通常，在編程操作期間施加于控制柵極的編程電壓是作為一系列脈沖而施加的。在 --種可能的方法中，脈沖的量值隨著每個連續(xù)脈沖增加預(yù)定步長，例如0.2-0.4 V。圖l 展示可施加于快閃存儲器元件的控制柵極(或在一些情況下，導(dǎo)引柵極)的編程電壓信 號Vpgm。 Vpgm包含量值隨著時間增加的一系列脈沖。在編程脈沖之間的時期中，實施檢 驗操作。也就是說，在連續(xù)的編程脈沖之間讀取正在并行編程的一組元件中的每個元件 的編程電平，以確定其是等于還是大于所述元件要被編程到的檢驗電平。對于多狀態(tài)快 閃存儲器元件的陣列，可針對元件的每個狀態(tài)執(zhí)行檢驗步驟以允許確定元件是否己達(dá)到 其數(shù)據(jù)相關(guān)檢驗電平。舉例來說，能夠在四個狀態(tài)中存儲數(shù)據(jù)的多狀態(tài)存儲器元件可能 需要針對三個比較點執(zhí)行檢驗操作。如果在給定數(shù)目的脈沖(常規(guī)上是固定的)之后元件沒有達(dá)到所需編程電平，那么宣告錯誤狀態(tài)。編程電壓Vpgm的量值的選擇，包含選擇初始值、電壓步長(如果適用)以及在宣告錯誤狀態(tài)之前應(yīng)施加的最大脈沖數(shù)目，涉及各種因素之間的折衷。特定來說， 如果初始值或步長太大，那么一些存儲器元件可能被過編程，從而導(dǎo)致不準(zhǔn)確的閾值電 壓，而如果初始值或步長太小將導(dǎo)致較長的編程時間。通常，非易失性存儲器的用戶期 望存儲器快速編程。此外，將不同存儲器元件編程到所需狀態(tài)所需要的脈沖數(shù)目可能不 同。較慢的存儲器元件將需要較多的脈沖，而較快的存儲器元件將需要較少的脈沖。為了具有充足的裕限或緩沖以使得芯片分選良率(die-sort yield)可接受，通常允許相對較 大數(shù)目的Vpgm脈沖。舉例來說，在90nm裝置中，盡管多狀態(tài)存儲器元件裝置中的大多 數(shù)上部頁可在18個脈沖內(nèi)編程，但最大允許脈沖數(shù)目可設(shè)定為例如24，以提供6個脈 沖的裕限。然而，如果存儲器元件的一個正常頁具有若干慢元件或具有一個不良列，那 么整個頁將保持編程，直到最大數(shù)目的脈沖發(fā)生為止。因此，沿著與所述慢元件或不良列相同的字線的一些元件可能被干擾。而且，此情 形對于已經(jīng)歷許多編程循環(huán)的循環(huán)裝置比對于未顯著被使用的新裝置更嚴(yán)重，因為循環(huán) 裝置由于電荷俘獲的緣故而比新裝置快。特定來說，在非易失性存儲器裝置經(jīng)歷許多編 程循環(huán)時，電荷變?yōu)榉@在浮動?xùn)艠O與溝道區(qū)之間的絕緣體或電介質(zhì)中。此電荷俘獲將 閾值電壓移位到較高電平，其允許存儲器元件較快地編程，同時也使得較難擦除元件中 的電荷。如果編程信號的量值設(shè)定得太高，那么即使其不導(dǎo)致對新裝置的過編程，在所 述裝置變?yōu)檩^大程度被使用時，所述裝置也可能經(jīng)歷過編程。因此，新裝置將使其編程 電壓設(shè)定得足夠低以避免在裝置變舊時發(fā)生過編程。這種對編程電壓量值的降低將減小 新裝置對數(shù)據(jù)進(jìn)行編程的速度。因此，可將過量數(shù)目的編程脈沖施加于循環(huán)裝置中的正常元件。循環(huán)裝置比新裝置 具有更多的不良列的事實使問題加劇。盡管有可能降低在宣告錯誤狀態(tài)(如所提及)之 前使用的Vpgm脈沖的數(shù)目，但這降低了良率。舉例來說，如果最大編程脈沖數(shù)目從24 減少到22，那么芯片分選良率減少約5%，這通常認(rèn)為是不可接受的。發(fā)明內(nèi)容本發(fā)明通過提供一種用于調(diào)整施加于非易失性存儲器中的元件的編程電壓脈沖數(shù) 目而不增加錯誤元件發(fā)生率的方法來解決上述和其它問題，所述錯誤元件即在最大可允 許脈沖數(shù)目內(nèi)沒有達(dá)到所需電壓電平的元件。為了實現(xiàn)這個結(jié)果，調(diào)整所允許電壓脈沖 的數(shù)目以使得其對于相對于新存儲器裝置的循環(huán)存儲器裝置而改變。在一個實施例中， 一種用于對非易失性存儲裝置進(jìn)行編程的方法包含使用-系列 電壓脈沖對至少一第一非易失性存儲元件進(jìn)行編程以達(dá)到第一檢驗電平，以及檢測何時 所述至少一第一非易失性存儲元件己達(dá)到所述第一檢驗電平。所述方法進(jìn)一步包含響應(yīng) 于所述檢測而實施將在對至少一第二非易失性存儲元件進(jìn)行編程以達(dá)到第二檢驗電平 的過程中使用的最大可允許額外電壓脈沖數(shù)目。第一和第二檢驗電平可以相同或不同， 且可進(jìn)一步為中間或最終檢驗電平。在另一實施例中， 一種用于對非易失性存儲裝置進(jìn)行編程的方法包含針對非易失 性存儲元件集合執(zhí)行一個或一個以上初始編程循環(huán)，直到非易失性存儲元件的第一子集 已達(dá)到第一檢驗電平為止；以及在非易失性存儲元件的第一子集達(dá)到第一檢驗電平之后 針對非易失性存儲元件的集合執(zhí)行一個或一個以上額外的編程循環(huán)，所述一個或一個以 上額外編程循環(huán)不超過預(yù)定的最大額外編程循環(huán)數(shù)目。在另一實施例中， 一種用于對非易失性存儲裝置進(jìn)行編程的方法包含檢測非易失 性存儲元件集合中的至少一第一非易失性存儲元件在電壓脈沖已施加于其上之后何時 已達(dá)到第一檢驗電平，以及響應(yīng)于所述檢測而實施將施加于至少一第二非易失性存儲元 件以促使所述至少一第二非易失性存儲元件達(dá)到第二檢驗電平的最大可允許電壓脈沖 數(shù)目。


圖1描繪可施加于快閃存儲器裝置的一個或一個以上控制柵極的編程電壓的一個實例。圖2是NAND串的俯視圖。圖3是圖2的NAND串的等效電路圖。圖4是圖2的NAND串的橫截面圖。 圖5是非易失性存儲器系統(tǒng)的框圖。 圖6是非易失性存儲器陣列的框圖。圖7描繪多狀態(tài)裝置中關(guān)于從經(jīng)擦除狀態(tài)到經(jīng)編程狀態(tài)的直接編程的閾值電壓分布 的示范性集合。圖8描繪多狀態(tài)裝置中關(guān)于從經(jīng)擦除狀態(tài)到經(jīng)編程狀態(tài)的雙通過編程的閾值電壓分 布的示范性集合。圖9A-9C展示各種閾值電壓分布并描述用于對非易失性存儲器進(jìn)行編程的過程。 圖IO是描述編程性能的表格。圖11是描述在自適應(yīng)地調(diào)節(jié)在存儲器元件被宣告為錯誤之前可施加于存儲器元件 的最大可允許編程脈沖數(shù)目的同時對非易失性存儲裝置進(jìn)行編程的過程的流程圖。圖12描繪閾值電壓(Vth)與時間以及位線電壓(Vbl)與時間的曲線圖。圖13描繪施加于新存儲器裝置的編程脈沖。圖14描繪施加于循環(huán)存儲器裝置的編程脈沖。
具體實施方式
適合于實施本發(fā)明的非易失性存儲器系統(tǒng)的一個實例使用NAND快閃存儲器結(jié)構(gòu)， 其包含在兩個選擇柵極之間串聯(lián)布置多個晶體管。串聯(lián)的晶體管和選擇柵極稱為NAND 串。圖2是展示一個NAND串的俯視圖。圖3是其等效電路。圖2和3中描繪的NAND 串包含四個晶體管100、 102、 104和106，其串聯(lián)且夾在第一選擇柵極120與第二選擇 柵極122之間。選擇柵極120將NAND串連接到位線接點126。選擇柵極122將NAND 串連接到源極線接點128。通過向控制柵極120CG施加適當(dāng)電壓來控制選擇柵極120。 通過向控制柵極122CG施加適當(dāng)電壓來控制選擇柵極122。晶體管100、 102、 104和106 中的每一者具有控制柵極和浮動?xùn)艠O。晶體管100具有控制柵極100CG和浮動?xùn)艠O IOOFG。晶體管102包含控制柵極102CG和浮動?xùn)艠O102FG。晶體管104包含控制柵極 104CG和浮動?xùn)艠O104FG。晶體管106包含控制柵極106CG和浮動?xùn)艠O106FG?？刂?柵極IOOCG、 102CG、 104CG和106CG分別連接到字線WL3、 WL2、 WL1和WLO。在 一種可能的設(shè)計中，晶體管IOO、 102、 104和106每一者是存儲器單元或元件。在其它 設(shè)計中，存儲器元件可包含多個晶體管，或者可不同于圖2和3中描繪的那些晶體管。 選擇柵極120連接到選擇線SGD，而選擇柵極122連接到選擇線SGS。圖4提供上述NAND串的橫截面圖。NAND串的晶體管形成于p阱區(qū)140中。每個晶體管包含堆疊柵極結(jié)構(gòu)，其包含控制柵極(100CG、 102CG、 104CG和106CG)和 浮動?xùn)艠O(IOOFG、 102FG、 104FG和106FG)。浮動?xùn)艠O形成于氧化物或其它介電膜頂 部上的p阱的表面上?？刂茤艠O在浮動?xùn)艠O上方，其中多晶硅間介電層將控制柵極與浮 動?xùn)艠O分離。存儲器元件(100、 102、 104和106)的控制柵極形成字線。N+摻雜層130、 132、 134、 136和138在相鄰元件之間被共享，借此元件彼此串聯(lián)連接以形成NAND串。 這些N+摻雜層形成每一元件的源極和漏極。舉例來說，N+摻雜層130用作晶體管122 的漏極和晶體管106的源極，N+摻雜層132用作晶體管106的漏極和晶體管104的源極， N+摻雜層134用作晶體管104的漏極和晶體管102的源極，N+摻雜層136用作晶體管 102的漏極和晶體管IOO的源極，且N+摻雜層138用作晶體管IOO的漏極和晶體管120 的源極。N+摻雜層126連接到NAND串的位線，而N+摻雜層128連接到多個NAND 串的共用源極線。請注意，盡管圖2-4展示NAND串中的四個存儲器元件，但四個晶體管的使用僅作 為實例而提供。用于本文所描述的技術(shù)的NAND串可具有四個以下存儲器元件或四個以 上存儲器元件。舉例來說， 一些NAND串將包含8個、16個、32個、64個或更多存儲 器元件。本文的論述不限于NAND串中的任何特定數(shù)目的存儲器元件。每個存儲器元件可存儲以模擬或數(shù)字形式表示的數(shù)據(jù)。當(dāng)存儲一個數(shù)字?jǐn)?shù)據(jù)位時， 存儲器元件的可能閾值電壓的范圍被劃分為兩個范圍，其被指派邏輯數(shù)據(jù)"1"和"0"。 在NAND型快閃存儲器的一個實例中，在存儲器元件被擦除之后電壓閾值為負(fù)，其可界 定為邏輯"1"狀態(tài)。在編程操作之后閾值電壓為正，其可界定為邏輯"0"狀態(tài)。當(dāng)閾 值電壓為負(fù)且通過向控制柵極施加OV來嘗試讀取時，存儲器元件將接通以指示正在存 儲邏輯l。當(dāng)閾值電壓為正且通過向控制柵極施加0 V而嘗試讀取操作時，存儲器元件 將不接通，其指示存儲邏輯O。存儲器元件也可存儲多個狀態(tài)，借此存儲多個數(shù)字?jǐn)?shù)據(jù)位。在存儲多個數(shù)據(jù)狀態(tài)的 情況下，閾值電壓窗被劃分為狀態(tài)的數(shù)目。舉例來說，如果使用四個狀態(tài)，那么將有四 個閾值電壓范圍被指派給數(shù)據(jù)值"11"、 "10"、 "01"和"00"。在NAND型存儲器的一 個實例中，在擦除操作之后的閾值電壓為負(fù)且界定為"11"。正闕值電壓用于狀態(tài)"10"、 "01"和"00"。在一些實施方案中，使用Gray碼指派將數(shù)據(jù)值(例如，邏輯狀態(tài))指 派給閾值范圍，使得如果浮動?xùn)艠O的閾值電壓錯誤地移位到其相鄰物理狀態(tài)，那么只有 一個位將受到影響。編程到存儲器元件中的數(shù)據(jù)與元件的閾值電壓范圍之間的具體關(guān)系 取決于對存儲器元件采用的數(shù)據(jù)編碼方案。舉例來說，第6,222,762號美國專利和2003 年6月13日申請且在2004年12月16日作為第2004/0255090號美國專利申請公開案公開的題為"Tracking Cells For A Memory System"的第10/461,244號美國專利申請案(以 上兩者全文以引用的方式并入本文中)描述了用于多狀態(tài)快閃存儲器元件的各種數(shù)據(jù)編 碼方案。以下美國專利中提供了 NAND型快閃存儲器及其操作的相關(guān)實例，所述美國專利中 的每一者全文以引用的方式并入本文中第5,386,422、 5,570,315、 5，774，397、 6,046,935、 6,456,528和6,522,580號美國專利。除NAND快閃存儲器以外的其它類型的非易失性存 儲器也可用于本發(fā)明。在快閃EEPROM系統(tǒng)中有用的另一類型的存儲器元件是電荷俘獲元件，其利用非 傳導(dǎo)介電材料代替?zhèn)鲗?dǎo)浮動?xùn)艠O來以非易失性方式存儲電荷。在Chan等人的論文"A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device" (IEEE Electron Device Letters，第EDL-8巻，第3期，1987年3月，93-95頁)中描述了此種元件。由氧化硅、氮 化硅和氧化硅("ONO")形成的三層電介質(zhì)夾在傳導(dǎo)控制柵極與存儲器元件溝道上方的 半傳導(dǎo)襯底的表面之間。通過將電子從元件溝道注入到氮化物中來對元件進(jìn)行編程，在 氮化物處電子被俘獲并存儲在限制區(qū)中。此存儲的電荷接著以可檢測的方式改變元件溝 道的一部分的閾值電壓。通過將熱空穴注入到氮化物中來擦除元件。還參見Nozaki等 人的"A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application" (IEEE Journal of Solid-State Circuits,第26巻，第4期，1991年4月，497-501頁)，其描述 了處于分裂柵極配置中的類似元件，其中摻雜的多晶硅柵極在存儲器元件溝道的一部分 上延伸以形成單獨的選擇晶體管。上述兩篇論文全文以引用的方式并入本文中。在以引 用的方式并入本文中的"Nonvolatile Semiconductor Memory Technology"(由William D. Brown和Joe E. Brewer編寫，IEEE Press, 1998)的1.2章中提到的編程技術(shù)在所述章中 還描述為可應(yīng)用于介電電荷俘獲裝置。本段中描述的存儲器元件也可用于本發(fā)明。因此， 本文描述的技術(shù)也適用于不同存儲器元件的介電區(qū)之間的耦合。Eitan等人的"NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell" (IEEE Electron Device Letters,第21巻，第11期，2000年11月，543-545頁)已描述在每個 元件中存儲兩個位的另一方法，其描述了在源極與漏極擴(kuò)散之間的溝道上延伸的ONO 介電層。用于一個數(shù)據(jù)位的電荷局限在鄰近于漏極的介電層中，且用于另一數(shù)據(jù)位的電 荷局限在鄰近于源極的介電層中。通過單獨讀取電介質(zhì)內(nèi)的空間上分隔的電荷存儲區(qū)的 二元狀態(tài)而獲得多狀態(tài)數(shù)據(jù)存儲。本段中描述的存儲器元件也可用于本發(fā)明。圖5是可用于實施本發(fā)明的快閃存儲器系統(tǒng)的一種設(shè)計的框圖。在此系統(tǒng)中，存儲 器元件陣列202由列控制電路204、行控制電路206、 c源極控制電路210以及p阱控制電路208控制。列控制電路204連接到存儲器元件陣列202的位線以用于讀取存儲在存 儲器元件中的數(shù)據(jù)、用于確定編程操作期間存儲器元件的狀態(tài)，以及用于控制位線(BL) 的電位電平以促進(jìn)或抑制編程。行控制電路206連接到字線以選擇字線中的一者、施加 讀取電壓、施加編程電壓以及施加擦除電壓。舉例來說，在EPROM和快閃存儲器電路 中使用的編程電壓電平高于存儲器電路中通常使用的電壓。其常常高于供應(yīng)到電路的電 壓。這些較高電壓可通過行控制電路206中(或其它地方)的電荷泵來產(chǎn)生，所述電荷 泵在一個實例中基本上將電荷轉(zhuǎn)儲到電容性字線中以將其充電到較高電壓。電荷泵接收 處于電壓Vi。的輸入，并通過在一系列電壓乘法器級中逐漸升高輸入電壓來提供處于較 高電壓V。u,的輸出。將電壓輸出供應(yīng)到負(fù)載，例如EPROM存儲器電路的字線。在一些 實施方案中，存在從負(fù)載到電荷泵的反饋信號。常規(guī)的現(xiàn)有技術(shù)泵響應(yīng)于指示負(fù)載已達(dá) 到預(yù)定電壓的信號而關(guān)閉。或者，使用分路來防止一旦負(fù)載達(dá)到預(yù)定電壓就發(fā)生過充電。 然而，這消耗較多功率且在低功率應(yīng)用中是不合需要的。關(guān)于電荷泵的更多信息可查閱 全文以引用的方式并入本文中的第6,734,718號美國專利。c源極控制電路210控制連接到存儲器元件的共用源極線(圖6中標(biāo)記為"C源極")。 p阱控制電路208控制p阱電壓。存儲在存儲器元件中的數(shù)據(jù)由列控制電路204讀出并經(jīng)由數(shù)據(jù)輸入/輸出緩沖器212 輸出到外部I/O線。將待存儲在存儲器元件中的編程數(shù)據(jù)經(jīng)由外部I/O線輸入到數(shù)據(jù)輸 入/輸出緩沖器212，并傳送到列控制電路204。外部1/0線連接到控制器218。用于控制快閃存儲器裝置的命令數(shù)據(jù)輸入到控制器218。命令數(shù)據(jù)通知快閃存儲器 請求何種操作。輸入命令傳送到狀態(tài)機(jī)216，其控制列控制電路204、行控制電路206、 c源極控制210、 p阱控制電路208以及數(shù)據(jù)輸入/輸出緩沖器212。狀態(tài)機(jī)216還可輸出 快閃存儲器的狀態(tài)數(shù)據(jù)，例如就緒/忙(READY/BUSY)或通過/失敗(PASS/FAIL)。在 一些設(shè)計中，狀態(tài)機(jī)216負(fù)責(zé)管理編程過程，包含下文所述的流程圖中描繪的過程?？刂破?18與或可與例如個人計算機(jī)、數(shù)碼相機(jī)、個人數(shù)字助理等主機(jī)系統(tǒng)連接。 控制器218與主機(jī)通信以便從主機(jī)接收命令和數(shù)據(jù)，并向主機(jī)提供數(shù)據(jù)和狀態(tài)信息。控 制器218將來自主機(jī)的命令轉(zhuǎn)換為可由與狀態(tài)機(jī)216通信的命令電路214解譯和執(zhí)行的 命令信號。控制器218通常含有緩沖存儲器以用于將用戶數(shù)據(jù)寫入到存儲器陣列或從存 儲器陣列讀取用戶數(shù)據(jù)。在一些設(shè)計中，可由控制器管理編程過程。一個示范性存儲器系統(tǒng)包括一個包含控制器218的集成電路，以及一個或一個以上 含有存儲器陣列和相關(guān)聯(lián)的控制、輸入/輸出以及狀態(tài)機(jī)電路的集成電路芯片。趨勢是將 系統(tǒng)的存儲器陣列和控制器電路一起集成在一個或一個以上集成電路芯片上。存儲器系統(tǒng)可內(nèi)嵌作為主機(jī)系統(tǒng)的一部分，或可包含在以可移除方式插入到主機(jī)系統(tǒng)中的存儲器 卡(或其它封裝)中。此種可移除卡可包含整個存儲器系統(tǒng)(例如，包含控制器)或僅 包含存儲器陣列和相關(guān)聯(lián)的外圍電路(其中控制器內(nèi)嵌在主機(jī)中)。因此，控制器(或 控制能力)可內(nèi)嵌在主機(jī)中或包含在可移除存儲器系統(tǒng)內(nèi)。在一些實施方案中，圖5的一些組件可進(jìn)行組合。在各種設(shè)計中，圖5中除存儲器 元件陣列202以外的組件中的一者或一者以上可視為管理電路。舉例來說， 一個或一個 以上管理電路可包含以下各項中的任一者或其組合命令電路、狀態(tài)機(jī)、行控制電路、 列控制電路、阱控制電路、源極控制電路或數(shù)據(jù)1/0電路。圖6提供存儲器元件陣列202的示范性結(jié)構(gòu)。作為一個實例，描述NAND快閃 EEPROM，其分割為1024個區(qū)塊。在擦除操作中，存儲在每個區(qū)塊中的數(shù)據(jù)同時被擦 除。在一種設(shè)計中，區(qū)塊是同時被擦除的元件的最小單位。在此實例中，在每個區(qū)塊中， 存在劃分為偶列和奇列的8512個列。位線也劃分為偶位線(BLe)和奇位線(BLo)。 圖6展示串聯(lián)連接以形成NAND串的四個存儲器元件。盡管展示每個NAND串中包含 四個元件，但可使用四個以上或四個以下存儲器元件。NAND串的一個端子經(jīng)由選擇晶 體管SGD連接到相應(yīng)的位線，且另一端子經(jīng)由第二選擇晶體管SGS連接到c源極線。在讀取和編程操作的一種配置中，同時選擇4256個存儲器元件。選定的存儲器元 件具有相同的字線和相同種類的位線(即，偶位線或奇位線)。因此，可同時讀取或編 程形成一邏輯頁的532字節(jié)的數(shù)據(jù)，且存儲器的一個區(qū)塊可存儲至少8個邏輯頁(4個 字線，每一字線具有奇頁和偶頁)。對于多狀態(tài)存儲器元件，當(dāng)每個存儲器元件存儲兩 個數(shù)據(jù)位，其中這兩個位中的每一位存儲在不同頁中時， 一個區(qū)塊存儲16個邏輯頁。 其它大小的區(qū)塊和頁也可用于本發(fā)明。另外，除了圖5和6的那些結(jié)構(gòu)以外的結(jié)構(gòu)也可 用于實施本發(fā)明。舉例來說，在一種設(shè)計中，位線不劃分為奇位線和偶位線，使得可同 時(或不同時)編程和讀取所有位線。可通過將p阱升高到擦除電壓(例如，20 V)并將選定區(qū)塊的字線接地來擦除存儲 器元件。源極線和位線是浮動的?？蓪φ麄€存儲器陣列、單獨區(qū)塊、或作為存儲器裝置 的一部分的另一存儲器元件單位執(zhí)行擦除。在一種可能的方法中，電子從浮動?xùn)艠O轉(zhuǎn)移 到p阱區(qū)，使得閾值電壓變?yōu)樨?fù)。在讀取和檢驗操作中，選擇柵極(SGD和SGS)和未選擇的字線(例如，當(dāng)WL1 是選定字線時，為WL0、 WL2和WL3)被升高到讀取通過電壓(例如，4.5 V)以使晶 體管作為通過柵極而操作。選定字線WL1連接到一電壓，所述電壓的電平是針對每一 讀取和檢驗操作規(guī)定的，以便確定相關(guān)存儲器元件的閾值電壓是高于還是低于這個電平。舉例來說，在雙層級存儲器元件的讀取操作中，可將選定字線WL1接地，使得檢 測到閩值電壓是否高于OV。在雙層級存儲器元件的檢驗操作中，選定字線WL1連接到 例如0.8V，使得檢驗出閾值電壓是否已達(dá)到至少0.8 V。源極和p阱處于OV。選定位 線(假定為偶位線(BLe))預(yù)充電到例如0.7V的電平。如果閾值電壓高于字線上的讀 取或檢驗電平，那么與所關(guān)注元件相關(guān)聯(lián)的位線(BLe)的電位電平由于非傳導(dǎo)存儲器 元件的緣故而維持高電平。另一方面，如果閾值電壓低于讀取或檢驗電平，那么相關(guān)位 線(BLe)的電位電平減小到例如小于0.5 V的低電平，因為傳導(dǎo)存儲器元件對位線進(jìn) 行放電。因此可通過連接到位線的電壓比較器讀出放大器來檢測存儲器元件的狀態(tài)。上述擦除、讀取和檢驗操作是根據(jù)此項技術(shù)中已知的方法執(zhí)行的。因此，所屬領(lǐng)域 的技術(shù)人員可改變所解釋的許多細(xì)節(jié)。也可使用此項技術(shù)中已知的其它擦除、讀取和檢 驗方法。如上所述，每個區(qū)塊可劃分為若干頁。在一種方法中，頁是編程單位。在一些實施 方案中，個別頁可劃分為區(qū)段且區(qū)段可含有作為基本編程操作一次寫入的最少數(shù)目的元 件。 一個或一個以上數(shù)據(jù)頁通常存儲在一行存儲器元件中。 一頁可存儲一個或一個以上 扇區(qū)。扇區(qū)包含用戶數(shù)據(jù)和額外開銷數(shù)據(jù)，例如已依據(jù)扇區(qū)的用戶數(shù)據(jù)計算的錯誤校正 碼(ECC)?？刂破鞯囊徊糠衷跀?shù)據(jù)正被編程到陣列中時計算ECC，且還在從陣列讀取 數(shù)據(jù)時使用ECC檢查數(shù)據(jù)?；蛘?，ECC和/或其它額外開銷數(shù)據(jù)與其所屬的用戶數(shù)據(jù)存 儲在不同的頁中或甚至不同的區(qū)塊中。在其它設(shè)計中，存儲器裝置的其它部分(例如狀 態(tài)機(jī))可計算ECC。用戶數(shù)據(jù)扇區(qū)通常是512個字節(jié)，對應(yīng)于磁盤驅(qū)動器中的扇區(qū)的大小。額外開銷數(shù) 據(jù)通常是額外的16-20個字節(jié)。大量的頁形成一區(qū)塊，其包含來自8個頁的任何地方， 例如多達(dá)32、 64或更多頁。圖7說明當(dāng)每個存儲器元件存儲兩個數(shù)據(jù)位時存儲器元件陣列的閾值電壓分布。E 描繪經(jīng)擦除存儲器元件的第一閾值電壓分布。A、 B和C描繪經(jīng)編程存儲器元件的三個 閩值電壓分布。在一種設(shè)計中，E分布中的閾值電壓為負(fù)，且A、 B和C分布中的閾值 電壓為正。圖7的每個相異閾值電壓范圍對應(yīng)于數(shù)據(jù)位集合的預(yù)定值。編程到存儲器元件中的 數(shù)據(jù)與元件的閾值電壓電平之間的具體關(guān)系取決于針對元件采用的數(shù)據(jù)編碼方案。 一個 實例將"11"指派給閾值電壓范圍E (狀態(tài)E)，將"10"指派給閾值電壓范圍A (狀態(tài) A),將"00"指派給閾值電壓范圍B (狀態(tài)B),且將"01"指派給閾值電壓范圍C (狀 態(tài)C)。然而，在其它設(shè)計中，使用其它方案。圖7還展示用于從存儲器元件讀取數(shù)據(jù)的三個讀取參考電壓Vra、 Vrb和Vrc。通過 測試給定存儲器元件的閾值電壓是高于還是低于Vra、 Vrb和Vrc，系統(tǒng)可確定存儲器元 件的狀態(tài)。圖7還展示三個檢驗參考電壓Vva、 Vvb和Vvc。當(dāng)將存儲器元件編程到狀 態(tài)A、 B或C時，系統(tǒng)將測試那些存儲器元件是否分別具有大于或等于Vva、 Vvb或Vvc的閾值電壓。在一種稱為全序列編程的方法中，存儲器元件可從擦除狀態(tài)E被直接編程到經(jīng)編程 狀態(tài)A、 B或C中的任一者(如彎曲箭頭所描繪)。舉例來說，待編程的一個存儲器元 件總體可首先經(jīng)擦除以使得總體中的所有存儲器元件處于經(jīng)擦除狀態(tài)E。在一些存儲器 元件正從狀態(tài)E被編程到狀態(tài)A時，其它存儲器元件正從狀態(tài)E被編程到狀態(tài)B和/或 從狀態(tài)E被編程到狀態(tài)C。圖8說明對存儲兩個不同頁(下部頁和上部頁)的數(shù)據(jù)的多狀態(tài)存儲器元件進(jìn)行編 程的雙通過技術(shù)的實例。描繪四個狀態(tài)狀態(tài)E (11)、狀態(tài)A (10)、狀態(tài)B (00)和 狀態(tài)C (01)。對于狀態(tài)E，兩個頁均存儲"1"。對于狀態(tài)A，下部頁存儲"0"且上部 頁存儲"1"。對于狀態(tài)B，兩個頁均存儲"0"。對于狀態(tài)C，下部頁存儲"1"且上部頁 存儲"0"。請注意，盡管具體的位型式已指派給所述狀態(tài)的每一者，但也可指派不同的 位型式。在第一編程通過中，根據(jù)待編程到下部邏輯頁中的位設(shè)定元件的閾值電壓電平。 如果所述位是邏輯"l",那么闊值電壓不改變，因為其由于早先已經(jīng)擦除而處于適當(dāng)?shù)?狀態(tài)。然而如果待編程的位是邏輯"O"，那么元件的閾值電平增加到狀態(tài)A，如箭頭230 所示。這樣第一編程通過結(jié)束。在第二編程通過中，根據(jù)正編程到上部邏輯頁中的位來設(shè)定元件的閾值電壓電平。 如果上部邏輯頁位將存儲邏輯"1"，那么不發(fā)生編程，因為元件依據(jù)下部頁位的編程而 處于狀態(tài)E或A中的一者，所述兩個狀態(tài)均承載上部頁位"l"。如果上部頁位將是邏輯 "0"，那么閾值電壓移位。如果第一通過導(dǎo)致元件保持在經(jīng)擦除狀態(tài)E，那么在第二階 段，元件經(jīng)編程以使得閾值電壓增加到狀態(tài)C內(nèi)，如箭頭234所描繪。如果元件由于第 一編程通過的緣故已被編程到狀態(tài)A，那么存儲器元件在第二通過中進(jìn)一步編程以使得 閾值電壓增加到狀態(tài)B內(nèi)，如箭頭232所描繪。第二通過的結(jié)果是將元件編程到指定為 針對上部頁存儲邏輯"0"而不改變下部頁的數(shù)據(jù)的狀態(tài)。在一種方法中，如果寫入足夠的數(shù)據(jù)以填滿整個頁，那么可設(shè)定系統(tǒng)以執(zhí)行全序列 寫入。如果沒有為全頁寫入足夠的數(shù)據(jù)，那么編程過程可用所接收的數(shù)據(jù)對下部頁進(jìn)行 編程。當(dāng)接收后續(xù)數(shù)據(jù)時，系統(tǒng)接著將對上部頁進(jìn)行編程。在又一方法中，系統(tǒng)可在對 下部頁進(jìn)行編程的模式中開始寫入，并且如果隨后接收足夠的數(shù)據(jù)以填滿字線的存儲器元件的全部或大部分，那么轉(zhuǎn)換到全序列編程模式。發(fā)明人SergyAnatolievichGorobets 和Yan Li在2004年12月14日申請的題為"Pipelined Programming of Non-Volatile Memories Using Early Data"的第11/013,125號美國專利申請案中揭示了此方法的更多細(xì) 節(jié)，所述專利申請案全文以引用的方式并入本文中。圖9A-9C揭示用于對非易失性存儲器進(jìn)行編程的另一過程，其通過對于任何特定的 存儲器元件，在針對先前頁對鄰近存儲器元件進(jìn)行寫入之后相對于特定頁對所述特定存 儲器元件進(jìn)行寫入，來減少浮動?xùn)艠O到浮動?xùn)艠O的耦合。在一種示范性實施方案中，每 個非易失性存儲器元件使用四個數(shù)據(jù)狀態(tài)存儲兩個數(shù)據(jù)位。舉例來說，假定狀態(tài)E是經(jīng) 擦除狀態(tài)且狀態(tài)A、 B和C是經(jīng)編程狀態(tài)。狀態(tài)E存儲數(shù)據(jù)ll,狀態(tài)A存儲數(shù)據(jù)Ol， 狀態(tài)B存儲數(shù)據(jù)10且狀態(tài)C存儲數(shù)據(jù)00。這是非Gray編碼的實例，因為兩個位均在 鄰近狀態(tài)A與B之間改變。也可使用其它的對物理數(shù)據(jù)狀態(tài)的數(shù)據(jù)編碼。每個存儲器元 件存儲來自兩個數(shù)據(jù)頁的位。出于參考的目的，這些數(shù)據(jù)頁將稱為上部頁和下部頁；然 而其可被給定其它標(biāo)記。對于圖9A-9C的過程，參看狀態(tài)A，上部頁存儲位0且下部頁 存儲位l。參看狀態(tài)B，上部頁存儲位l且下部頁存儲位0。參看狀態(tài)C，兩個頁均存儲 位數(shù)據(jù)0。圖9A-9C的編程過程是兩步過程。在第一步驟中，對下部頁進(jìn)行編程。如果 下部頁將保留數(shù)據(jù)1，那么存儲器元件狀態(tài)保持在狀態(tài)E。如果數(shù)據(jù)將被編程到0，那么 存儲器元件的閾值電壓VTH升高以使得存儲器元件被編程到狀態(tài)B'。圖9A因此展示存 儲器元件從狀態(tài)E到狀態(tài)B'的編程。圖9A中描繪的狀態(tài)B'表示中間狀態(tài)B;因此，將 檢驗點描繪為Vvb'，其低于圖9C中描繪的Vvb。在一種設(shè)計中，在存儲器元件從狀態(tài)E被編程到狀態(tài)B'之后，其在鄰近字線上的相 鄰存儲器元件接著將相對于其下部頁而被編程。在對相鄰存儲器元件進(jìn)行編程之后，浮 動?xùn)艠O到浮動?xùn)艠O的耦合作用將升高處于狀態(tài)B'的所考慮的存儲器元件的表觀閾值電 壓。這將具有將狀態(tài)B，的閾值電壓分布加寬到描繪為圖9B的閾值電壓分布250的閾值 電壓分布的作用。這種閾值電壓分布的表觀加寬將在對上部頁進(jìn)行編程時得到補(bǔ)救。圖9C描繪對上部頁進(jìn)行編程的過程。如果存儲器元件處于經(jīng)擦除狀態(tài)E且上部頁 將保持在l，那么存儲器元件將保持在狀態(tài)E。如果存儲器元件處于狀態(tài)E且其上部頁 數(shù)據(jù)將被編程到0,那么存儲器元件的閾值電壓將升高以使得存儲器元件處于狀態(tài)A。 如果存儲器元件處于狀態(tài)B'，其中中間閾值電壓分布250和上部頁數(shù)據(jù)將保持在1，那 么存儲器元件將被編程到最終狀態(tài)B。如果存儲器元件處于狀態(tài)B'，其中中間閾值電壓 分布250和上部頁數(shù)據(jù)將變?yōu)閿?shù)據(jù)0,那么存儲器元件的閎值電壓將升高以使得存儲器 元件處于狀態(tài)C。圖9A-9C所描繪的過程減少了浮動?xùn)艠O到浮動?xùn)艠O的耦合的作用，因為僅相鄰存儲器元件的上部頁編程將對給定存儲器元件的表觀閾值電壓產(chǎn)生影響。替代 的狀態(tài)編碼的實例是在上部頁數(shù)據(jù)為1時從分布250移動到狀態(tài)C，且在上部頁數(shù)據(jù)為 0時移動到狀態(tài)B。盡管圖9A-9C提供相對于四個數(shù)據(jù)狀態(tài)和兩個數(shù)據(jù)頁的實例，但所 教示的概念可應(yīng)用于具有四個以上或四個以下狀態(tài)和并非兩個頁的其它實施方案。關(guān)于 各種編程方案和浮動?xùn)艠O到浮動?xùn)艠O的耦合的更多細(xì)節(jié)可査閱2005年4月5日申請的 題為"Compensating For Coupling During Read Operations Of Non-Volatile Memory"的第 11/099,133號美國專利申請案。圖IO提供描述非易失性存儲器的編程期間的性能的實例的表。針對新的(未使用)裝置和已執(zhí)行ioooo個編程循環(huán)的裝置提供數(shù)據(jù)。在一種方法中，編程循環(huán)包含編程和擦除(或擦除然后編程)的動作。在其它方法中，編程循環(huán)可包含編程而沒有擦除。所述表展示如何根據(jù)上文相對于圖8描述的方法使用許多電壓編程脈沖(Vpgm)將數(shù)據(jù)編 程到下部頁和上部頁中。還存在關(guān)于根據(jù)相對于圖7描述的方法執(zhí)行全序列編程的數(shù)據(jù)。 在兩種情況下，初始脈沖的量值是16.0V,且步長是0.3V。如圖10中所描繪，針對新 的和使用過的裝置的平均編程時間分別是800 psec和650 psec。新裝置比循環(huán)裝置大約 多需要三個編程脈沖。另外，新裝置在軟編程過程(下文描述)期間需要較多編程脈沖。為了避免對循環(huán)裝置中的正常單元或元件施加過量數(shù)目的編程脈沖，而不增加降低 芯片分選良率的風(fēng)險，建議自適應(yīng)地調(diào)節(jié)在存儲器元件被宣告為錯誤之前可施加于存儲 器元件的編程脈沖的最大可允許數(shù)目。以此方式，可在裝置循環(huán)時隨著時間逐漸調(diào)節(jié)編 程脈沖的最大可允許數(shù)目。圖11是描述在自適應(yīng)地調(diào)節(jié)在存儲器元件被宣告為錯誤之前可施加于存儲器元件 的編程脈沖的最大可允許數(shù)目的同時對非易失性存儲裝置進(jìn)行編程的過程的流程圖。所 述過程可響應(yīng)于接收到對數(shù)據(jù)進(jìn)行編程的請求(步驟400)而起始。在步驟402中，系 統(tǒng)選擇存儲器的適當(dāng)部分進(jìn)行編程。這可能包含選擇區(qū)塊和/或頁和/或扇區(qū)進(jìn)行寫入。 視需要，可遞增循環(huán)計數(shù)，其為編程循環(huán)的數(shù)目的計數(shù)。循環(huán)計數(shù)可存儲在快閃存儲器 陣列、狀態(tài)機(jī)、控制器或另一位置中。在一種方法中，循環(huán)計數(shù)存儲在與狀態(tài)機(jī)相關(guān)聯(lián) 的寄存器中。在步驟404處，視需要對存儲器的選定部分進(jìn)行預(yù)編程，其提供對存儲器 的均勻磨損。選定扇區(qū)或頁中的所有存儲器元件被編程到相同的閾值電壓范圍。在步驟 406處，接著擦除待編程的所有存儲器元件。舉例來說，步驟406可包含將所有存儲器 元件移動到狀態(tài)E (見圖7-9)。在擦除過程期間，有可能一些存儲器元件的闊值電壓降 低到分布E以下的值(見圖7-9)。在步驟408處，系統(tǒng)例如通過向存儲器元件施加與圖 1中所示類似的編程電壓脈沖以使得其閾值電壓將增加到閾值電壓分布E內(nèi)，來執(zhí)行軟編程過程。視需要，系統(tǒng)可存取指示初始編程脈沖的量值的旗標(biāo)。參看圖10,例如，Vpgm的初 始值可為16.0 V?？赏ㄟ^對電荷泵適當(dāng)編程來設(shè)定Vpgm的初始值。在步驟410處，將所 施加的電壓脈沖的總數(shù)的計數(shù)或編程計數(shù)PC初始設(shè)定為0，并針對每次通過進(jìn)行結(jié)算。 在步驟412處，進(jìn)行檢查以確定是否已超過固定脈沖限值(FPL)。關(guān)于FPL還參見圖1。 舉例來說，可使用例如24個脈沖的FPL。除了下文描述的自適應(yīng)脈沖限值(APL)(其 通常較低)以外，視需要還對所施加脈沖的數(shù)目維持此限值。在步驟414中，將編程脈 沖Vpgm施加到適當(dāng)?shù)淖志€。在步驟416中，檢驗所述字線上的存儲器元件以查看存儲器 元件中的任一者是否已達(dá)到相關(guān)聯(lián)的目標(biāo)閾值電壓電平。也就是說，可確定存儲器元件 的子集(其包含一個或一個以上存儲器元件)是否已經(jīng)檢驗。檢驗電平可以是例如非易 失性存儲元件將被編程到的最終電壓電平，或在最終電壓電平之前的中間電壓電平。此 外，檢驗電平無需對于所有存儲器元件是相同的。更多細(xì)節(jié)請參見圖12。如果存儲器元件均未經(jīng)檢驗，那么在步驟418處增加Vpgm,且在步驟410處在施加 下一編程脈沖時開始額外的通過或編程循環(huán)，只要沒有超過固定脈沖限值即可。重復(fù)所述過程，直到存儲器元件中的至少一者已經(jīng)檢驗為止。請注意，Vpgm的量值可遞增固定或變化的步長(例如，0.3 V)，或在使用具有相等量值的脈沖時不需要遞增。 一旦在步 驟416處第一存儲器元件(一或多個)已經(jīng)檢驗為滿足規(guī)定的閾值電壓電平，就在步驟 424處開始對額外電壓脈沖的計數(shù)?？墒┘右?guī)定數(shù)目"A"的額外脈沖以允許剩余存儲 器元件達(dá)到檢驗電平，借此自適應(yīng)地設(shè)定施加于元件的脈沖的總數(shù)。在一個實施例中，"A"可等于非易失性存儲元件的頁或其它群組的自然閾值電壓分布除以步進(jìn)式電壓脈 沖的步長。在其它實施例中，可通過裝置特征化或其它方式來確定額外脈沖的數(shù)目。此外，不必對為使第一存儲器元件達(dá)到檢驗電平所需的脈沖數(shù)目進(jìn)行計數(shù)，因為一 旦檢測到第一存儲器元件的檢驗就可對所施加的額外脈沖的數(shù)目進(jìn)行計數(shù)。舉例來說， 第一存儲器元件可在8個脈沖之后達(dá)到檢驗電平，且所允許的額外脈沖的數(shù)目"A"可 為6個脈沖。在此實例中，作為可施加的脈沖總數(shù)的自適應(yīng)脈沖限值(APL)因此限于 14，其低于24個脈沖的FPL。在此情況下，計數(shù)器僅需要計數(shù)到6來實施APL。此方 法提供使處理額外開銷最少的流線式設(shè)計。因此，可通過以下操作來實施APL:在第一 存儲器元件已經(jīng)檢驗之后開始單獨的計數(shù)器，以確定何時已將最大可允許數(shù)目("A") 的額外脈沖施加于剩余存儲器元件以允許其同樣達(dá)到所需的檢驗電平。在另一方法中， 當(dāng)?shù)谝淮鎯ζ髟?jīng)檢驗時的脈沖計數(shù)(PC1)可被記錄并與最大可允許的額外脈沖數(shù)目("A")求和以通過公式APL-PC1+A來獲得自適應(yīng)脈沖限值(APL)。接著可使用跟蹤脈沖總數(shù)的單個計數(shù)器來確定何時達(dá)到APL。這些值之間的關(guān)系的額外解釋請參見圖 13和14以及下文的進(jìn)一步相關(guān)論述。在步驟426處，進(jìn)行檢査以確定是否已超過自適應(yīng)脈沖限值(APL)。如果已超過限 值，那么在本實例中在所有元件已經(jīng)檢驗之前已施加所有6個額外脈沖。在此情況下， 編程過程失敗，且在步驟420處設(shè)定失敗狀態(tài)。另外，在步驟422處針對特定的失敗存 儲器元件宣告錯誤。如果在步驟426處沒有超過自適應(yīng)限值，那么在步驟428處檢査所 有存儲器元件是否已經(jīng)檢驗為已達(dá)到其目標(biāo)閾值電壓電平。如果所有元件已經(jīng)檢驗，那 么編程過程成功完成，如步驟430中的"狀態(tài)=通過"所指示。如果在步驟428處不是所有元件已經(jīng)檢驗，那么在步驟410處增加Vpgm且開始額外循環(huán)。因此，重復(fù)所描述的過程，直到超過APL、所有存儲器元件經(jīng)檢驗或超過FPL (無論哪種情況首先出現(xiàn))為 止。請注意，已達(dá)到其目標(biāo)閾值電壓的存儲器元件被阻止在當(dāng)前編程循環(huán)的剩余部分中 進(jìn)行編程。當(dāng)接收到對例如數(shù)據(jù)的額外區(qū)塊、頁或扇區(qū)的額外數(shù)據(jù)進(jìn)行編程的后續(xù)請求 時，可重復(fù)圖11的整個過程。可以若干方法修改圖11的過程。舉例來說，可針對存儲器的其中數(shù)據(jù)正被編程的 不同部分(例如，區(qū)塊或區(qū)段)維持單獨的固定和自適應(yīng)脈沖計數(shù)限值。通常，可針對 存儲器的經(jīng)受不同降級速率的不同部分維持單獨的值。此外，有可能通過確定例如所有存儲器元件的界定部分(例如，10%)的若干存儲 器元件何時已經(jīng)檢驗來修改步驟416。在此情況下，可獲得例如脈沖計數(shù)值的平均值或 平均數(shù)的統(tǒng)計度量作為值PC1，其與對額外脈沖的限值"A"求和以獲得APL。此值代 表存儲器裝置中的多個最快編程元件，而不是代表單個最快元件。增加了一些額外的復(fù) 雜性，因為需要適當(dāng)?shù)目刂齐娐穪碛涗浐吞幚矶鄠€脈沖計數(shù)值。接著可在同一編程循環(huán) 中和/或在一個或一個以上后續(xù)編程循環(huán)中針對剩余元件實施APL。還可能針對每個經(jīng) 檢驗元件確定脈沖計數(shù)，并導(dǎo)出代表性PC，在此情況下可在一個或一個以上后續(xù)編程 循環(huán)中實施所得的APL。另外，在若干編程循環(huán)上所取的PC1的移動平均值或平均數(shù)可 用于導(dǎo)出可在一個或一個以上后續(xù)編程循環(huán)中實施的APL。所使用的度量可進(jìn)一步包含 加權(quán)，例如使得PC1的較新近值被給予較高權(quán)重。此外，可強(qiáng)加關(guān)于在每次計算APL時APL的最大變化的規(guī)則。舉例來說，可強(qiáng)加 --個規(guī)則以使得在每次計算APL時APL不會改變一個以上脈沖計數(shù)。平滑APL的變化 可避免影響性能的突然變化。另外，可強(qiáng)加一個規(guī)則以使得僅在一個方向上(例如向下) 調(diào)整APL以避免異常結(jié)果。此外，盡管圖11指示針對每個編程循環(huán)計算APL，但有可能僅在指定的編程循環(huán)中計算新的APL，并轉(zhuǎn)移所述值以在后續(xù)循環(huán)中實施，直到再次計算所述值為止。特定 來說，期望用于第一元件檢驗所需的編程脈沖的數(shù)目、PC1以及相應(yīng)的APL將在數(shù)百個 或數(shù)千個編程循環(huán)之后隨著時間逐漸呈向下趨勢。因此，在每n個編程循環(huán)之后計算 APL可能已足夠，其中(例如)11=50或100?；蛘撸稍谥付〝?shù)目的編程循環(huán)之后，例 如500、 1000、 1250、 1500個編程循環(huán)等等之后，計算APL。此外，遞增量可以是固定 的或可變的。舉例來說，實驗或理論數(shù)據(jù)可用于獲得用以對存儲器元件進(jìn)行編程所需的 平均編程脈沖數(shù)目相對于編程循環(huán)數(shù)目的減少的曲線圖?？上鄳?yīng)地選擇用于計算APL 的時間，因此在期望所需編程脈沖數(shù)目將較快改變時較頻繁地計算APL。關(guān)于"A"，即用于適應(yīng)不同存儲器元件的不同編程性能特性的最大額外脈沖數(shù)目， 此值應(yīng)設(shè)定得足夠大以使得在施加"A"個額外脈沖之后保持未經(jīng)檢驗的元件的數(shù)目不 過量，而所述值應(yīng)足夠小以使得總編程時間以及存儲器中使用的總脈沖數(shù)目不過量。在 一種方法中，可使用大約6個脈沖的值。此外，"A"可以是固定或可變的值。舉例來說， "A"可作為例如用于一個或一個以上存儲器元件編程所需的脈沖數(shù)目(PC1)的參數(shù) 的函數(shù)而變化。在此情況下，當(dāng)PC1較大時使用較大的"A"值，且當(dāng)PC1較小時使用 較小的值?？蓸?gòu)建一個表，其中不同的PC1范圍與不同的"A"值相關(guān)。舉例來說，對 于PC1 = 1-10， "A" =5;對于PC1 = 11-15， "A"-6;對于PCl = 16-20， "A"=7且對于PCl=21-24, "A"=8?；蛘?，"A"可以計算為PCI的一部分，例如分?jǐn)?shù)或百分?jǐn)?shù)(例如50%)，并舍 入到最接近的整數(shù)?？墒褂孟蛏仙崛氲较乱蛔罡哒麛?shù)。舉例來說，對于PC1 = 15， "A" =8。在另一方法中，可基于存儲器元件的使用來設(shè)定"A",存儲器元件的使用例如由存 儲器已經(jīng)歷的編程循環(huán)的數(shù)目(N)來決定。舉例來說，對于N=l-1，000, "A"-8;對于 N=l,001-5，000, "A"=7且對于N=5，001-10,000, "A"=6。也可基于PCI與編程循環(huán)的數(shù)目 兩者來設(shè)定"A"。在任一情況下，"A"在PC1和/或編程循環(huán)的數(shù)目隨著時間減小時減 小。請注意，可針對存儲器的不同部分(例如，存儲來自上部頁和下部頁的數(shù)據(jù)的存儲 器元件)維持單獨的"A"值，與上文論述的可維持的單獨APL值一致。還可基于所使 用的編程的類型，例如頁模式編程與全序列編程，來設(shè)定值FPL、 APL和"A"。圖12描繪閾值電壓(VTH)與時間以及位線電壓(VBL)與時間的曲線圖。如上文 結(jié)合圖ll所提及(步驟416)，編程過程包含檢驗存儲器元件是否己達(dá)到相關(guān)聯(lián)的目標(biāo) 閾值電壓電平，其中檢驗電平可為例如非易失性存儲元件將被編程到的最終電壓電平， 或在最終電壓電平之前的中間電壓電平。圖12的過程表示粗略/精細(xì)編程過程。將編程電壓Vpgm施加到待編程的存儲器元件的控制柵極。在編程脈沖之間執(zhí)行檢驗操作。在一個實施例中，界定第一中間檢驗電平 Vven和第二最終檢驗電平Vver2。如所提及，對于不同的存儲器元件或存儲器元件群組， 檢驗電平可以不同。此外，可能對于同一存儲器元件或存儲器元件群組具有兩個以上檢 驗電平。如果正被編程的存儲器元件的閾值電壓Vth小于Vverl，那么對于所述元件來說 編程以粗略模式繼續(xù)，其中位線電壓保持為低(例如，0 V)。當(dāng)(例如在時間t3) VTH達(dá)到Vven但小于Vver2時，那么施加中間位線電壓(例如，1 V)。由于所述中間位線電 壓的，溝道電壓將增加(例如，1 V)且所述存儲器元件的編程將減慢，借此轉(zhuǎn)變到精 細(xì)編程模式，因為由于每個后續(xù)編程脈沖引起的Vth的移位將減小。位線將保持在中間 位線電壓持續(xù)若干脈沖，直到(例如在時間t5時)VTH達(dá)到最終目標(biāo)檢驗電平Vve「2為 止，在此時間之后將例如通過將位線電壓升高到Vinhibit (其例如可為Vdd)而使位線升 高以抑制進(jìn)一步編程。通過此方法，可相對于使用單個檢驗電平的情況實現(xiàn)較窄的編程閾值電壓分布，因 為一旦閾值電壓接近于目標(biāo)值(例如，在閾值電壓高于Vven且低于Vver2時)，每閾值電 壓脈沖的移位就會減小。然而，中間位線偏置減慢了存儲器單元的編程，使得總編程時 間可能增加?？赡苄枰鄠€額外脈沖(例如，通常為兩到三個脈沖)來完成編程過程。圖13描繪施加于新存儲器裝置的編程脈沖，而圖14描繪施加于循環(huán)存儲器裝置的 編程脈沖。如所提及，由于非易失性存儲器裝置經(jīng)歷許多編程循環(huán)，因此電荷變?yōu)榉@ 在浮動?xùn)艠O與溝道區(qū)之間的絕緣物中。此電荷俘獲將閾值電壓移位到較高電平，其允許 存儲器元件較快地編程以使得元件需要較少的電壓脈沖來達(dá)到所需的電壓電平。將圖13 與圖14進(jìn)行比較可見，在第一元件經(jīng)檢驗之前施加于存儲器的Vpgm脈沖的數(shù)目(PC1)對于循環(huán)存儲器來說減少。此外，在所示的實例中，最大可允許的額外編程脈沖數(shù)目"A" 對于新存儲器裝置和循環(huán)存儲器裝置兩者來說是相同的。因此，自適應(yīng)脈沖限值(APL)對于循環(huán)裝置來說也減小。已出于說明和描述的目的呈現(xiàn)了本發(fā)明的以上具體實施方式
。其不希望是詳盡的或 將本發(fā)明限于所揭示的精確形式。根據(jù)以上教示，許多修改和變化是可能的。選擇所描 述的實施例是為了最佳地解釋本發(fā)明的原理及其實際應(yīng)用，借此使所屬領(lǐng)域的其他技術(shù) 人員能夠在各種實施例中并以適合所預(yù)期的特定用途的各種修改來最佳地利用本發(fā)明。 希望本發(fā)明的范圍由所附權(quán)利要求書界定。
權(quán)利要求
1.一種用于對非易失性存儲裝置進(jìn)行編程的方法，其包括使用一系列電壓脈沖對至少一第一非易失性存儲元件進(jìn)行編程以達(dá)到第一檢驗電平；檢測何時所述至少一第一非易失性存儲元件已達(dá)到所述第一檢驗電平；以及響應(yīng)于所述檢測實施將在對至少一第二非易失性存儲元件進(jìn)行編程以達(dá)到第二檢驗電平的過程中使用的最大可允許額外電壓脈沖數(shù)目。
2. 根據(jù)權(quán)利要求l所述的方法，其中基于以下各項的和實施所述最大可允許額外電壓脈沖數(shù)目(a)所述至少一第一 非易失性存儲元件達(dá)到所述第一檢驗電平所需的所述電壓脈沖的數(shù)目，和(b)所 述最大可允許額外電壓脈沖數(shù)目。
3. 根據(jù)權(quán)利要求1所述的方法，其中所述最大可允許額外電壓脈沖數(shù)目可根據(jù)所述至少一第一非易失性存儲元件達(dá) 到所述檢驗電平所需的所述電壓脈沖的數(shù)目而變化。
4. 根據(jù)權(quán)利要求1所述的方法，其中所述最大可允許額外電壓脈沖數(shù)目是固定的。
5. 根據(jù)權(quán)利要求l所述的方法，其中所述最大可允許額外電壓脈沖數(shù)目是可變的。
6. 根據(jù)權(quán)利要求1所述的方法，其進(jìn)一步包括跟蹤所述至少一第一非易失性存儲元件隨著時間的使用；其中所述最大可允許額外電壓脈沖數(shù)目可根據(jù)所述使用而變化。
7. 根據(jù)權(quán)利要求6所述的方法，其中對所述使用的所述跟蹤包括維持編程循環(huán)的計數(shù)。
8. 根據(jù)權(quán)利要求1所述的方法，其中所述至少一第一非易失性存儲元件包括使用所述系列的電壓脈沖經(jīng)編程以達(dá)到所述第一檢驗電平的多個非易失性存儲元件，所述方法進(jìn)一步包括確定所述多個非易失性存儲元件中的每一者達(dá)到所述第一檢驗電平所需的電壓脈沖數(shù)目；以及基于所述多個非易失性存儲元件中的每一者達(dá)到所述第一檢驗電平所需的所述 電壓脈沖數(shù)目實施將在對所述至少一第二非易失性存儲元件進(jìn)行編程以達(dá)到所述第二檢驗電平的過程中使用的所述最大可允許額外電壓脈沖數(shù)目。
9. 根據(jù)權(quán)利要求8所述的方法，其中基于從所述多個非易失性存儲元件中的每一者達(dá)到所述第一檢驗電平所需的所 述電壓脈沖數(shù)目中導(dǎo)出的統(tǒng)計度量來實施在對所述至少一第二非易失性存儲元件 進(jìn)行編程以達(dá)到所述第二檢驗電平的過程中使用的所述最大可允許額外電壓脈沖 數(shù)目。
10. 根據(jù)權(quán)利要求l所述的方法，其中在共同編程循環(huán)中對所述至少一第一非易失性存儲元件和所述至少一第二非易 失性存儲元件進(jìn)行編程。
11. 根據(jù)權(quán)利要求l所述的方法，其中在其中對所述至少一第一非易失性存儲元件進(jìn)行編程的編程循環(huán)之后的編程循 環(huán)中對所述至少一第二非易失性存儲元件進(jìn)行編程。
12. 根據(jù)權(quán)利要求l所述的方法，其中所述最大可允許額外電壓脈沖數(shù)目基于至少所述第一非易失性存儲元件的閾值 電壓分布除以所述電壓脈沖的步長。
13. 根據(jù)權(quán)利要求1所述的方法，其中在共同區(qū)塊和共同區(qū)段中的至少一者中提供所述至少一第一非易失性存儲元件 和所述至少一第二非易失性存儲元件。
14. 根據(jù)權(quán)利要求1所述的方法，其中用來自共同頁的數(shù)據(jù)對所述至少一第一非易失性存儲元件和所述至少一第二非 易失性存儲元件進(jìn)行編程。
15. 根據(jù)權(quán)利要求l所述的方法，其中所述第一和第二檢驗電平中的至少一者是最終電壓電平之前的中間電壓電平。
16.根據(jù)權(quán)利要求1所述的方法，其中所述第一和第二檢驗電平中的至少一者是最終電壓電平。
17.—種非易失性存儲系統(tǒng)，其包括至少一第一非易失性存儲元件，和至少一第二非易失性存儲元件；以及 -一個或一個以上管理電路，其與所述至少一第一非易失性存儲元件以及與所述至 少一第二非易失性存儲元件通信，所述一個或一個以上管理電路接收對數(shù)據(jù)進(jìn)行編 程的請求，并響應(yīng)于所述請求使用一系列電壓脈沖對所述至少一第一非易失性存儲 元件進(jìn)行編程以達(dá)到第一檢驗電平，檢測何時所述至少一第一非易失性存儲元件已達(dá)到所述第一檢驗電平，且響應(yīng)于所述檢測實施將在對至少一第二非易失性存儲元 件進(jìn)行編程以達(dá)到第二檢驗電平的過程中使用的最大可允許額外電壓脈沖數(shù)目。
18. 根據(jù)權(quán)利要求17所述的非易失性存儲系統(tǒng)，其中一個或一個以上管理電路基于以下各項的和實施所述最大可允許額外電壓脈沖 數(shù)目(a)所述至少一第一非易失性存儲元件達(dá)到所述第一檢驗電平所需的所述電 壓脈沖的數(shù)目，和(b)所述最大可允許額外電壓脈沖數(shù)目。
19. 根據(jù)權(quán)利要求17所述的非易失性存儲系統(tǒng)，其中所述額外電壓脈沖數(shù)目可根據(jù)所述至少一第一非易失性存儲元件達(dá)到所述第一 檢驗電平所需的所述電壓脈沖的數(shù)目而變化。
20. 根據(jù)權(quán)利要求n所述的非易失性存儲系統(tǒng)，其中所述最大額外電壓脈沖數(shù)目是固定的。
21. 根據(jù)權(quán)利要求n所述的非易失性存儲系統(tǒng)，其中所述最大額外電壓脈沖數(shù)目是可變的。
22. 根據(jù)權(quán)利要求n所述的非易失性存儲系統(tǒng)，其中所述一個或一個以上管理電路響應(yīng)于所述請求使用所述系列的電壓脈沖對多個 非易失性存儲元件進(jìn)行編程以達(dá)到所述第一檢驗電平，確定所述多個非易失性存儲 元件中的每一者達(dá)到所述第一檢驗電平所需的電壓脈沖的數(shù)目，并基于所述多個非易失性存儲元件中的每一者達(dá)到所述第一檢驗電平所需的所述電壓脈沖數(shù)目實施 將在對所述至少一第二非易失性存儲元件進(jìn)行編程以達(dá)到所述第二檢驗電平的過 程中使用的所述最大可允許額外電壓脈沖數(shù)目。
23. 根據(jù)權(quán)利要求n所述的非易失性存儲系統(tǒng)，其中所述至少一第一非易失性存儲元件和所述至少一第二非易失性存儲元件在共同 編程循環(huán)中被編程。
24. 根據(jù)權(quán)利要求n所述的非易失性存儲系統(tǒng)，其中所述至少一第二非易失性存儲元件在其中所述至少一第一非易失性存儲元件被 編程的編程循環(huán)之后的編程循環(huán)中被編程。
25. 根據(jù)權(quán)利要求n所述的非易失性存儲系統(tǒng)，其中所述至少一第一非易失性存儲元件和所述至少一第二非易失性存儲元件被提供 在共同區(qū)塊和共同區(qū)段中的至少一者中。
26. 根據(jù)權(quán)利要求n所述的非易失性存儲系統(tǒng)，其中所述至少一第一非易失性存儲元件和所述至少一第二非易失性存儲元件是用來自共同頁的數(shù)據(jù)編程的。
27. 根據(jù)權(quán)利要求17所述的非易失性存儲系統(tǒng)，其中所述第一和第二檢驗電平中的至少一者是最終電壓電平之前的中間電壓電平。
28. 根據(jù)權(quán)利要求17所述的非易失性存儲系統(tǒng)，其中所述第一和第二檢驗電平中的至少一者是最終電壓電平。
全文摘要
調(diào)整用以對非易失性存儲器裝置的存儲器元件進(jìn)行編程的最大可允許電壓編程脈沖數(shù)目以考慮所述存儲器元件中隨著時間而發(fā)生的改變。施加編程脈沖，直到一個或一個以上存儲器元件的閾值電壓達(dá)到某一檢驗電平為止，在此之后可將界定的最大數(shù)目的額外脈沖施加于其它存儲器元件以允許其同樣達(dá)到相關(guān)聯(lián)的目標(biāo)閾值電壓電平。所述技術(shù)實施在存儲器循環(huán)時可隨著時間改變的最大可允許編程脈沖數(shù)目。
文檔編號G11C11/56GK101268519SQ200680034677
公開日2008年9月17日 申請日期2006年7月26日 優(yōu)先權(quán)日2005年8月1日
發(fā)明者鈞 萬, 杰弗里·W·盧策 申請人:桑迪士克股份有限公司