專利名稱：對非易失性存儲設(shè)備中的耦合的補(bǔ)償?shù)闹谱鞣椒?br> 技術(shù)領(lǐng)域：
本發(fā)明涉及非易失性存儲器技術(shù)。
背景技術(shù)：
半導(dǎo)體存儲器更加普遍地用于各種電子裝置中。舉例來說，非易失性半導(dǎo)體存儲器 用于蜂窩式電話、數(shù)碼相機(jī)、個人數(shù)字助理、移動計算裝置、非移動計算裝置及其它裝 置。電可擦除可編程只讀存儲器(EEPROM)和快閃存儲器是最盛行的非易失性存儲器。
EEPROM和快閃存儲器利用浮動?xùn)艠O，所述浮動?xùn)艠O位于半導(dǎo)體襯底中的溝道區(qū)上 方且與其絕緣。浮動?xùn)艠O位于源極區(qū)與漏極區(qū)之間?？刂茤艠O提供在浮動?xùn)艠O上且與其 絕緣。通過保持在浮動?xùn)艠O上的電荷量來控制晶體管的閾值電壓。也就是說，由浮動?xùn)?極上的電荷電平來控制必須在開啟晶體管之前施加到控制柵極以允許其源極與漏極之間 導(dǎo)通的電壓的最小量。
當(dāng)對EEPROM或快閃存儲器裝置(例如NAND快閃存儲器裝置)編程時，通常向 控制柵極施加編程電壓，且將位線接地。將來自溝道的電子注入浮動?xùn)艠O中。當(dāng)電子在 浮動?xùn)艠O中積累時，浮動?xùn)艠O變成負(fù)性充電的，且存儲器單元的閾值電壓升高，使得存 儲器單元處于編程狀態(tài)。關(guān)于編程的更多信息參看2003年3月5日申請的題為 "Self-Boosting Technique"的第10/379,608號美國專利申請案以及2003年7月29日申請 的題為"Detecting Over Programmed Memory"的第10/629,068號美國專利申請案，所述 兩個申請案的全文均以引用的形式并入本文中。
有些EEPROM和快閃存儲器裝置具有浮動?xùn)艠O，所述浮動?xùn)艠O用來存儲兩個范圍的 電荷，且因此，存儲器單元可在兩種狀態(tài)(擦除狀態(tài)和編程狀態(tài))之間編程/擦除。此種 快閃存儲器裝置有時被稱為雙態(tài)快閃存儲器裝置。
通過識別由禁止范圍分離的多個不同的允許/有效編程閾值電壓范圍來實施多態(tài)快 閃存儲器裝置。每種不同的閾值電壓范圍對應(yīng)于在存儲器裝置中編碼的數(shù)據(jù)位組的預(yù)定 值。
由于基于鄰近的浮動?xùn)艠O上存儲的電荷的電場的耦合，存儲在浮動?xùn)艠O上的視在電 荷中可能會發(fā)生偏移。第5,867,429號美國專利中描述了這種浮動?xùn)艠O到浮動?xùn)艠O的耦合 現(xiàn)象，所述專利的全文以引用的形式并入本文中。鄰近的浮動?xùn)艠O到目標(biāo)浮動?xùn)艠O可能 包含位于同一位線上的相鄰浮動?xùn)艠O、位于同一字線上的相鄰浮動?xùn)艠O或從目標(biāo)浮動?xùn)?極跨越的浮動?xùn)艠O，因為其均位于相鄰位線和相鄰字線上。
浮動?xùn)艠O到浮動?xùn)艠O的耦合在己在不同時刻編程的鄰近存儲器單元組之間最為顯 著。舉例來說，將第一存儲器單元編程，以向其浮動?xùn)艠O添加對應(yīng)于一組數(shù)據(jù)的電荷電 平。隨后，將一個或一個以上鄰近存儲器單元編程，以向其浮動?xùn)艠O添加對應(yīng)于第二組 數(shù)據(jù)的電荷電平。在編程了鄰近存儲器單元中的一者或一者以上之后，從第一存儲器單 元讀取的電荷電平顯得與所編程的不同，原因在于鄰近的存儲器單元上的電荷與第一存 儲器單元的耦合效應(yīng)。來自鄰近存儲器單元的耦合可使正被讀取的視在電荷電平偏移充 分的量，從而導(dǎo)致錯誤地讀取所存儲的數(shù)據(jù)。
對于多態(tài)裝置而言，浮動?xùn)艠O到浮動?xùn)艠O的耦合效應(yīng)是更大的問題，因為在多態(tài)裝 置中所允許的閾值電壓范圍和禁止范圍比雙態(tài)裝置中窄。因此，浮動?xùn)艠O到浮動?xùn)艠O的 耦合可導(dǎo)致存儲器單元從允許的閾值電壓范圍偏移到禁止范圍。
隨著存儲器單元的大小不斷縮小，由于短溝道效應(yīng)、較大的氧化物厚度/耦合比變化 和較多的溝道摻雜物波動，所以預(yù)期閾值電壓的自然編程和擦除分布增加，從而減少鄰 近狀態(tài)之間的可用分離。這種效應(yīng)對于多態(tài)存儲器比對于只使用兩種狀態(tài)的存儲器(雙 態(tài)存儲器)要顯著得多。此外，字線之間的空間和位線之間的空間的減少也將增加鄰近 的浮動?xùn)艠O之間的耦合。
因此，需要減少浮動?xùn)艠O之間的耦合效應(yīng)。

發(fā)明內(nèi)容
為了補(bǔ)償浮動?xùn)艠O之間的耦合，給定存儲器單元的讀取過程將考慮到鄰近的存儲器 單元的編程狀態(tài)。揭示各種實施例。
在一個實施例中，對于至少一個非易失性存儲元件子組中的每個非易失性存儲元件， 基于鄰近的存儲元件中存儲的電荷電平從預(yù)定組的偏移中確定一個偏移。執(zhí)行一組讀取 過程，其中每個讀取過程使用預(yù)定組的偏移中的一個不同偏移，并且對于所有非易失性 存儲元件都執(zhí)行。對于每個偏移存在至少一個讀取過程。每個非易失性存儲元件提供來 自讀取過程中與針對各個非易失性存儲元件所確定的偏移相關(guān)聯(lián)的適當(dāng)一個讀取過程的 最終數(shù)據(jù)。
有些實施例包含用于從存儲至少第一頁和第二頁的數(shù)據(jù)的第一組多態(tài)非易失性存儲 元件中讀取數(shù)據(jù)的方法。所述方法包含為鄰近第一組多態(tài)非易失性存儲元件的第二組多 態(tài)非易失性存儲元件確定電荷電平數(shù)據(jù)。相對于第一參考值執(zhí)行多個讀取過程，以用于 相對于兩個鄰近數(shù)據(jù)狀態(tài)區(qū)分閾值電壓。每個讀取過程與第一參考值一起使用預(yù)定組偏 移中的不同一者。第一組非易失性存儲元件中的每一者提供來自讀取過程中的適當(dāng)一者 的最終數(shù)據(jù)，所述適當(dāng)一者對應(yīng)于與各個鄰近非易失性存儲元件相關(guān)聯(lián)的一個偏移?；?于最終數(shù)據(jù)為第一頁確定數(shù)據(jù)值，而無需使用來自基于其它對鄰近數(shù)據(jù)狀態(tài)之間的參考 值的非零偏移的用戶數(shù)據(jù)讀取過程的其它數(shù)據(jù)。
有些實施例包含編程第一組非易失性存儲元件和第二組非易失性存儲元件，所述兩 組非易失性存儲元件存儲第一和第二數(shù)據(jù)分組。所述編程包含在針對第一數(shù)據(jù)分組向特 定非易失性存儲元件寫入之后，相對于第二數(shù)據(jù)分組向鄰近的非易失性存儲元件寫入。 當(dāng)期望從第一組非易失性存儲元件讀取數(shù)據(jù)時，系統(tǒng)也將從第二組非易失性存儲元件讀 取。從第二組非易失性存儲元件進(jìn)行的讀取不需要讀取準(zhǔn)確的數(shù)據(jù)，而是，讀取操作只 需要獲得電荷電平或視在電荷電平的指示。對第一組非易失性存儲元件執(zhí)行讀取操作。 這些讀取操作為第一組非易失性存儲元件中鄰近于第二組非易失性存儲元件中提供第一 指示的非易失性存儲元件的非易失性存儲元件使用第一補(bǔ)償。這些讀取操作不為第一組 非易失性存儲元件中鄰近于第二組非易失性存儲元件中不提供第一指示的非易失性存儲 元件的非易失性存儲元件使用第一補(bǔ)償。


圖1是NAND串的俯視圖。
圖2是NAND串的等效電路圖。
圖3是NAND串的橫截面圖。
圖4是NAND快閃存儲器單元的陣列的方框圖。
圖5是非易失性存儲器系統(tǒng)的方框圖。
圖6是非易失性存儲器系統(tǒng)的方框圖。
圖7是描繪感測區(qū)塊的一個實施例的方框圖。
圖8是感測模塊的一個實施例的示意圖。
圖9是描述感測模塊的操作的一部分的表格。
圖IO是描述感測模塊的操作的時序圖。
圖11是解釋共同源極線上的電壓的方框圖。
圖12描繪連接到源極線的存儲器單元。
圖13展示各種閾值電壓分布。
圖14是解釋感測模塊的操作的一部分的時序圖。
圖15是描述用于編程非易失性存儲器的過程的一個實施例的流程圖。 圖16是施加到非易失性存儲器單元的控制柵極的示范性波形。 圖17描繪示范組的閾值電壓分布。 圖18描繪示范組的閾值電壓分布。
圖19A-C展示各種閾值電壓分布并描述用于編程非易失性存儲器的過程。 圖20A-G是描繪在各種實施例中編程非易失性存儲器的次序的表格。 圖21是描述用于讀取非易失性存儲器的過程的一個實施例的流程圖。 圖22是描述用于對非易失性存儲器執(zhí)行讀取操作的過程的一個實施例的流程圖。 圖23是描述用于恢復(fù)數(shù)據(jù)的過程的一個實施例的流程圖。 圖24是描述用于從多個字線恢復(fù)數(shù)據(jù)的過程的一個實施例的流程圖。 圖25是描述用于從下部頁讀取數(shù)據(jù)的過程的一個實施例的流程圖。 圖26是描述從上部頁讀取數(shù)據(jù)的過程的一個實施例的流程圖。 圖27是描述用于讀取數(shù)據(jù)的過程的一個實施例的流程圖。 圖28是描述用于從上部頁讀取數(shù)據(jù)的過程的一個實施例的流程圖。 圖29是描述用于在未經(jīng)補(bǔ)償?shù)那闆r下讀取數(shù)據(jù)的過程的一個實施例的流程圖。 圖30是用于在補(bǔ)償浮動?xùn)艠O到浮動?xùn)艠O(或介電區(qū)到介電區(qū))的耦合的同時讀取數(shù) 據(jù)的過程的一個實施例的流程圖。
圖31是描繪用于確定數(shù)據(jù)值的過程的表格。
圖32是描述讀取經(jīng)校正上部頁數(shù)據(jù)的過程的一個實施例的流程圖。 圖32A是描述管線讀取過程的時序圖。 圖33是感測模塊的示意圖。
圖34是描述用于讀取數(shù)據(jù)的過程的一個實施例的流程圖。
圖35是描述用于讀取數(shù)據(jù)的過程的一個實施例的流程圖。
圖36是描述與圖35的過程相關(guān)聯(lián)的用于讀取上部頁數(shù)據(jù)的過程的一個實施例的流 程圖。
具體實施例方式
適合實施本發(fā)明的存儲器系統(tǒng)的一個實例使用NAND快閃存儲器結(jié)構(gòu)，其包含在兩 個選擇柵極之間串聯(lián)布置多個晶體管。將串聯(lián)晶體管與選擇柵極稱為NAND串。圖l是 展示一個NAND串的俯視圖。圖2是其等效電路圖。圖1和圖2中描繪的NAND串包含 四個晶體管，100、 102、 104和106，其串聯(lián)連接且夾在第一選擇柵極120與第二選擇柵 極122之間。選擇柵極120將NAND串連接到位線126。選擇柵極122將NAND串連接 到源極線128。通過向控制柵極120CG施加適當(dāng)電壓來控制選擇柵極120。通過向控制 柵極122CG施加適當(dāng)電壓來控制選擇柵極122。晶體管100、 102、 104和106中的每一 者具有控制柵極和浮動?xùn)艠O。晶體管IOO具有控制柵極IOOCG和浮動?xùn)艠OIOOFG。晶體 管102包含控制柵極102CG和浮動?xùn)艠O102FG。晶體管104包含控制柵極104CG和浮 動?xùn)艠O104FG。晶體管106包含控制柵極106CG和浮動?xùn)艠O106FG。控制柵極100CG 連接到字線WL3，控制柵極102CG連接到字線WL2，控制柵極104CG連接到字線WL1， 且控制柵極106CG連接到字線WLO。在一個實施例中，晶體管100、 102、 104和106 每一者均是存儲器單元。在其它實施例中，存儲器單元可包含多個晶體管或可與圖l和 圖2中描繪的不同。選擇柵極120連接到選擇線SGD。選擇柵極122連接到選擇線SGS。
圖3提供上述NAND串的橫截面圖。如圖3中描繪的，NAND串的晶體管形成在p 阱區(qū)140中。每個晶體管包含堆疊柵極結(jié)構(gòu)，其由控制柵極(IOOCG、 102CG、 104CG 和106CG)和浮動?xùn)艠O(IOOFG、 102FG、 104FG和106FG)組成。在氧化物或其它介電 薄膜上的p阱表面上形成浮動?xùn)艠O?？刂茤艠O位于浮動?xùn)艠O上方，中間多晶硅介電層將 控制柵極與浮動?xùn)艠O分離。存儲器單元(100、 102、 104和106)的控制柵極形成字線。 相鄰單元之間共用N +摻雜層130、 132、 134、 136和138，借此單元彼此串聯(lián)連接以形 成NAND串。這些N +摻雜層形成每個單元的源極和漏極。舉例來說，N +摻雜層130 充當(dāng)晶體管122的漏極和晶體管106的源極，N +摻雜層132充當(dāng)晶體管106的漏極和晶 體管104的源極，N +摻雜層134充當(dāng)晶體管104的漏極和晶體管102的源極，N +摻雜 層136充當(dāng)晶體管102的漏極和晶體管100的源極，且N +摻雜層138充當(dāng)晶體管100 的漏極和晶體管120的源極。N +摻雜層126連接到NAND串的位線，同時N +摻雜層128連接到多個NAND串的共同源極線。
請注意，雖然圖1_3展示NAND串中的四個存儲器單元，但使用四個晶體管只是 作為實例而提供。用本文中描述的技術(shù)使用的NAND串可具有少于四個存儲器單元或多 于四個存儲器單元。舉例來說，有些NAND串將包含8個存儲器單元、16個存儲器單元、 32個存儲器單元等。本文中的論述并不限于NAND串中的任何特定數(shù)目的存儲器單元。
每個存儲器單元可存儲用模擬或數(shù)字形式表示的數(shù)據(jù)。當(dāng)存儲一位數(shù)字?jǐn)?shù)據(jù)時，將 存儲器單元的可能閾值電壓的范圍劃分成兩個范圍，向所述兩個范圍指派邏輯數(shù)據(jù)"1" 和"0"。在NAND型快閃存儲器的一個實例中，電壓閾值在擦除存儲器單元之后是負(fù)的， 且被界定為邏輯"l"。閾值電壓在編程操作之后是正的，且被界定為邏輯"0"。當(dāng)閾值 電壓是負(fù)的且通過向控制柵極施加0伏而嘗試讀取時，存儲器單元將開啟以指示正在存 儲邏輯1。當(dāng)閾值電壓是正的且通過向控制柵極施加0伏而嘗試讀取操作時，存儲器單 元將不會開啟，這指示存儲邏輯0。
存儲器單元也可存儲多個狀態(tài)，因而存儲多位數(shù)字?jǐn)?shù)據(jù)。在存儲數(shù)據(jù)的多個狀態(tài)的 情況下，將閾值電壓窗劃分成若干狀態(tài)。舉例來說，如果使用四個狀態(tài)，則將存在指派 給數(shù)據(jù)值"11"、 "10"、 "01"和"00"的四個閾值電壓范圍。在NAND型存儲器的一個 實例中，閾值電壓在擦除操作之后是負(fù)的，且被界定為"11"。針對"10"、 "01"和"00" 的狀態(tài)使用正閾值電壓。在有些實施方案中，使用Gray代碼賦值向閾值范圍指派數(shù)據(jù)值 (例如，邏輯狀態(tài))，使得如果浮動?xùn)艠O的閾值電壓錯誤地移位到其相鄰物理狀態(tài)，則將 只影響一個位。編程到存儲器單元中的數(shù)據(jù)與單元的閾值電壓范圍之間的具體關(guān)系取決 于針對存儲器單元采用的數(shù)據(jù)編碼方案。舉例來說，以全文引用的形式并入本文中的2003 年6月13日申請的第6,222,762號美國專利和第10/461,244號美國專利申請案"Tracking Cells For A Memory System"描述用于多態(tài)快閃存儲器單元的各種數(shù)據(jù)編碼方案。
在以全文引用的形式并入本文中的以下美國專利/專利申請案中提供NAND型快閃 存儲器及其操作的相關(guān)實例第5,570,315號美國專利、第5，774，397號美國專利、第 6,046,935號美國專利、第5，386，422號美國專利、第6,456,528號美國專利和第09/893,277 號美國專利申請案(第US2003/0002348號公開案)。除了 NAND快閃存儲器之外，其它 類型的非易失性存儲器也可與本發(fā)明一起使用。
可用于快閃EEPROM系統(tǒng)中的其它類型的存儲器單元利用非導(dǎo)電性介電材料代替 導(dǎo)電性浮動?xùn)艠O而以非易失性方式存儲電荷。Chan等人的文章"A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device" (IEEE Electron Device Letters，EDL-8巻，第3期，
1987年3月，第93-95頁)中描述了這種單元。在導(dǎo)電控制柵極與存儲器單元溝道上方 的半導(dǎo)體襯底的表面之間夾著由氧化硅、氮化硅和氧化硅("ONO")形成的三層電介質(zhì)。 通過將電子從單元溝道注入到氮化物中而將單元編程，電子在所述氮化物中被捕獲并存 儲在有限區(qū)中。這個存儲的電荷接著用可檢測的方式改變單元溝道的一部分的閾值電壓。 通過將熱空穴注入到氮化物中來擦除單元。也參看Nozaki等人的"A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application" (IEEE Journal of Solid-State Circuits,第26巻，第4期，1991年4月，第497-501頁)，其描述分割柵極配置的類似單元， 其中摻雜的多晶硅柵極在存儲器單元溝道的一部分上延伸以形成單獨(dú)的選擇晶體管。以 上兩篇文章的全文以引用的形式并入本文中。以引用的形式并入本文中的"Nonvolatile Semiconductor Memory Technology"(由William D. Brown禾口 Joe E. Brewer編輯，IEEE Press, 1998)的1.2章節(jié)中提到的編程技術(shù)也在所述章節(jié)中描述為適用于介電電荷捕獲裝 置。此段中描述的存儲器單元也可與本發(fā)明一起使用。因此，本文中描述的技術(shù)也適用 于不同存儲器單元的介電區(qū)之間的耦合。
Eitan等人的"NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell" (IEEE Electron Device Letters，第21巻，第11巻,2000年11月，第543-545頁)中描述了 另一種在每個單元中存儲兩個位的方法。ONO介電層在源極與漏極擴(kuò)散區(qū)之間的溝道上 延伸。用于一個數(shù)據(jù)位的電荷位于鄰近漏極的介電層中，且用于另一數(shù)據(jù)位的電荷位于 鄰近源極的介電層中。通過單獨(dú)讀取電介質(zhì)內(nèi)的空間分離的電荷存儲區(qū)的二進(jìn)制狀態(tài)而 實現(xiàn)多態(tài)數(shù)據(jù)存儲。此段中描述的存儲器單元也可與本發(fā)明一起使用。
圖4說明例如圖1_3中展示的那些NAND單元陣列的NAND單元陣列的實例。沿 著每個列，位線206耦合到NAND串150的漏極選擇柵極的漏極端子126。沿著NAND 串的每個行，源極線204可與NAND串的源極選擇柵極的所有源極端子128連接。NAND 結(jié)構(gòu)陣列的實例及其作為存儲器系統(tǒng)的一部分的操作請參看第5,570,315號、第5,774,397 號和第6,046,935號美國專利。
存儲器單元的陣列被劃分成許多存儲器單元區(qū)塊。對于快閃EEPROM系統(tǒng)常見的
是，區(qū)塊是擦除單位。也就是說，每個區(qū)塊含有一起擦除的最小數(shù)目的存儲器單元。每 個區(qū)塊通常劃分成若干頁。頁是編程單位。在一個實施例中，各個頁可劃分成區(qū)段，且 區(qū)段可含有作為基本編程操作一次寫入的最小數(shù)目的單元。 一個或一個以上的數(shù)據(jù)頁通 常存儲在一行存儲器單元中。頁可存儲一個或一個以上扇區(qū)。扇區(qū)包含用戶數(shù)據(jù)和額外 開銷數(shù)據(jù)。額外開銷數(shù)據(jù)通常包含根據(jù)扇區(qū)的用戶數(shù)據(jù)計算的誤差校正碼(ECC)。在將數(shù)據(jù)編程到陣列中時控制器(下文描述)的一部分計算ECC,且還在從陣列中讀取數(shù)據(jù) 時檢驗所述ECC。或者，ECC和/或其它額外開銷數(shù)據(jù)存儲在與其相關(guān)的用戶數(shù)據(jù)不同的 頁乃至不同的區(qū)塊中。
用戶數(shù)據(jù)扇區(qū)通常為512字節(jié)，其對應(yīng)于磁盤驅(qū)動器中的扇區(qū)大小。額外開銷數(shù)據(jù) 通常為額外的16 — 20個字節(jié)。許多頁形成區(qū)塊，其(例如)為8頁直到32、 64或更多 頁。在有些實施例中， 一行NAND串包括一區(qū)塊。
在一個實施例中，通過將p阱抬升到擦除電壓(例如，20伏)持續(xù)充分的時間周期 并在源極和位線浮動時將選定區(qū)塊的字線接地，而擦除存儲器單元。由于電容性耦合的 緣故，未選中的字線、位線、選擇線和c源極也被抬升到擦除電壓的有效分?jǐn)?shù)。因此， 在將浮動?xùn)艠O的電子發(fā)射到襯底側(cè)時，向選定存儲器單元的隧穿氧化物層施加較強(qiáng)的電 場并擦除選定存儲器單元的數(shù)據(jù)。當(dāng)電子從浮動?xùn)艠O轉(zhuǎn)移到p阱區(qū)時，降低選定單元的 閾值電壓?？蓪φ麄€存儲器陣列、單獨(dú)的區(qū)塊或另一單位的單元執(zhí)行擦除。
圖5說明根據(jù)本發(fā)明一個實施例具有用于并行地讀取和編程存儲器單元頁的讀取/寫 入電路的存儲器裝置296。存儲器單元296可包含一個或一個以上存儲器顆粒298。存儲 器顆粒298包含存儲器單元的二維陣列300、控制電路310和讀取/寫入電路365。存儲 器陣列300可通過字線經(jīng)由行解碼器330且通過位線經(jīng)由列解碼器360來尋址。讀取/寫 入電路365包含多個感測區(qū)塊400且允許存儲器單元頁被并行讀取或編程。通?？刂破?350包含在與一個或一個以上存儲器顆粒298相同的存儲器裝置296 (例如，可移除存儲 卡)中。命令和數(shù)據(jù)經(jīng)由線320在主機(jī)與控制器350之間傳輸，且經(jīng)由線318在控制器 與一個或一個以上存儲器顆粒298之間傳輸。
控制電路310與讀取/寫入電路365協(xié)作，以對存儲器陣列300執(zhí)行存儲器操作?？?制電路310包含狀態(tài)機(jī)312、芯片上地址解碼器314和功率控制模塊316。狀態(tài)機(jī)312提 供對存儲器操作的芯片級控制。芯片上地址解碼器314在主機(jī)或存儲器控制器使用的地 址與解碼器330和360使用的硬件地址之間提供地址界面。功率控制模塊316控制在存 儲器操作期間供應(yīng)到字線和位線的功率和電壓。
圖6說明圖5展示的存儲器裝置2%的另一布置。在陣列的相對側(cè)上用對稱方式實 施各種外圍電路對存儲器陣列300的存取，使得每一側(cè)上的存取線和電路的密度減半。 因此，將行解碼器分割成行解碼器330A和330B，且將列解碼器分割成列解碼器360A 和360B。類似地，將讀取/寫入電路分割成從陣列300底部連接到位線的讀取/寫入電路 365A和從陣列300頂部連接到位線的讀取/寫入電路365B。以此方式，讀取/寫入模塊的
密度在本質(zhì)上減半。圖6的裝置也可包含控制器，如上文針對圖5的裝置所描述。
圖7是劃分成核心部分(稱為感測模塊380)和共同部分390的個別感測模塊400 的方框圖。在一個實施例中，針對每個位線將存在單獨(dú)的感測模塊380,且針對一組多 個感測模塊380將存在一個共同部分390。在一個實例中，感測區(qū)塊將包含一個共同部 分390和八個感測模塊380。群組中的每個感測模塊將經(jīng)由數(shù)據(jù)總線372與相關(guān)聯(lián)的共 同部分通信。進(jìn)一步的細(xì)節(jié)請參看2004年12月29日申請的第11/026,536號美國專利申 請案"Non-Volatile Memory & Method with Shared Processing for an Aggregate of Sense Amplifiers",所述專利申請案的全文以引用的形式并入本文中。
感測模塊380包括感測電路370，其確定連接的位線中的導(dǎo)通電流是在預(yù)定閾值電 平以上還是以下。感測模塊380還包含位線鎖存器382，其用于設(shè)定連接的位線上的電 壓條件。舉例來說，鎖存在位線鎖存器382中的預(yù)定狀態(tài)將導(dǎo)致連接的字線被拉到規(guī)定 禁止編程的狀態(tài)(例如，Vdd)。
共同部分3卯包括處理器392、 一組數(shù)據(jù)鎖存器394和耦合在所述組數(shù)據(jù)鎖存器394 與數(shù)據(jù)總線320之間的I/O接口 396。處理器392執(zhí)行計算。舉例來說，其功能之一是確
定存儲在感測到的存儲器單元中的數(shù)據(jù)并將所確定的數(shù)據(jù)存儲在所述組數(shù)據(jù)鎖存器中。 所述組數(shù)據(jù)鎖存器394用于在讀取操作期間存儲由處理器392確定的數(shù)據(jù)位。其也用于 在編程操作期間存儲從數(shù)據(jù)總線320輸入的數(shù)據(jù)位。輸入的數(shù)據(jù)位表示將要編程到存儲 器中的寫入數(shù)據(jù)。IZO接口 398在數(shù)據(jù)鎖存器394與數(shù)據(jù)總線320之間提供接口。
在讀取或感測期間，系統(tǒng)的操作處于狀態(tài)機(jī)312的控制下，狀態(tài)機(jī)312控制對尋址 單元供應(yīng)不同的控制柵極電壓。隨著其逐步通過對應(yīng)于存儲器支持的各種存儲器狀態(tài)的 各種預(yù)定義控制柵極電壓，感測模塊380將在這些電壓之一處跳變，且將經(jīng)由總線372 從感測模塊380向處理器392提供輸出。在所述點(diǎn)處，處理器392通過考慮到感測模塊 的跳變事件和與經(jīng)由輸入線393從狀態(tài)機(jī)施加的控制柵極電壓相關(guān)的信息而確定最終的 存儲器狀態(tài)。其接著針對存儲器狀態(tài)計算出二進(jìn)制編碼，并將所得的數(shù)據(jù)位存儲到數(shù)據(jù) 鎖存器394中。在核心部分的另一實施例中，位線鎖存器382擔(dān)任雙重任務(wù)，既作為用 于鎖存感測模塊380的輸出的鎖存器且還作為如上所述的位線鎖存器。
預(yù)期有些實施方案將包含多個處理器392。在一個實施例中，每個處理器392將包 含輸出線(圖7中未描繪)，使得每個輸出線被有線地"或"在一起。在有些實施例中， 輸出線在連接到有線"或"線之前被反轉(zhuǎn)。這種配置使得可在已完成編程過程時的編程 驗證過程期間進(jìn)行快速確定，因為接收有線"或"的狀態(tài)機(jī)可確定所有正被編程的位何時已到達(dá)所要電平。舉例來說，當(dāng)每個位均已到達(dá)其所要電平時，所述位的邏輯O將被 發(fā)送到有線"或"線(或數(shù)據(jù)1被反轉(zhuǎn))。當(dāng)所有位均輸出數(shù)據(jù)0 (或被反轉(zhuǎn)的數(shù)據(jù)1) 時，那么狀態(tài)機(jī)便知道要結(jié)束編程過程。因為每個處理器均與八個感測模塊通信，所以 狀態(tài)機(jī)需要讀取有線"或"線八次，或者向處理器392添加邏輯以積累相關(guān)聯(lián)的位線的 結(jié)果，使得狀態(tài)機(jī)只需要讀取有線"或"線一次。類似地，通過正確地選擇邏輯電平， 全局狀態(tài)機(jī)可檢測出第一位何時改變其狀態(tài)，且相應(yīng)地改變算法。
在編程或驗證期間，將待編程的數(shù)據(jù)從數(shù)據(jù)總線320存儲在數(shù)據(jù)鎖存器組394中。 在狀態(tài)機(jī)控制下的編程操作包括施加到被尋址存儲器單元的控制柵極的一系列編程電壓 脈沖。每個編程脈沖后面是讀回(驗證)，以確定單元是否已被編程到所要的存儲器狀態(tài)。 處理器392相對于所要的存儲器狀態(tài)監(jiān)視讀回存儲器狀態(tài)。當(dāng)所述兩個狀態(tài)一致時，處 理器222設(shè)定位線鎖存器214，以便導(dǎo)致將位線拉到規(guī)定禁止編程的狀態(tài)。這禁止進(jìn)一 步編程耦合到位線的單元，即使在其控制柵極上出現(xiàn)編程脈沖也是如此。在其它實施例 中，處理器起初加載位線鎖存器382，且感測電路在驗證過程期間將其設(shè)定成禁止值。
數(shù)據(jù)鎖存器堆疊394含有對應(yīng)于感測模塊的數(shù)據(jù)鎖存器堆疊。在一個實施例中，每 個感測模塊380存在三個數(shù)據(jù)鎖存器。在有些實施方案中(但不是要求的)，將數(shù)據(jù)鎖存 器實施為移位寄存器，使得其中存儲的并行數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)以用于數(shù)據(jù)總線320， 且反之亦然。在優(yōu)選實施例中，可將對應(yīng)于m個存儲器單元的讀取/寫入?yún)^(qū)塊的所有數(shù)據(jù) 鎖存器鏈接在一起以形成區(qū)塊移位寄存器，使得可通過串行傳輸輸入或輸出數(shù)據(jù)區(qū)塊。 確切地說，r個讀取/寫入模塊的庫經(jīng)調(diào)適，使得其數(shù)據(jù)鎖存器組中的每一者將依次地將 數(shù)據(jù)移入或移出數(shù)據(jù)總線，如同其是整個讀取/寫入?yún)^(qū)塊的移位寄存器的一部分一樣。
圖8說明感測模塊380的實例；然而，也可使用其它實施方案。感測模塊380包括 位線隔離晶體管512、位線下拉電路520、位線電壓箝610、讀取總線傳輸柵極530和讀 出放大器600，所述讀出放大器600在此實施方案中含有位線鎖存器382。請注意，圖8 中的存儲器單元10和頁控制器540相關(guān)聯(lián)，但結(jié)構(gòu)上并不是感測模塊380的一部分。
一般來說，對一頁存儲器單元并行地操作。因此，相應(yīng)數(shù)目的感測模塊并行地操作。 在一個實施例中，頁控制器540方便地向被并行操作的感測模塊提供控制和時序信號。
當(dāng)通過信號BLS啟用位線隔離晶體管512時，感測模塊380可連接到存儲器單元的 位線36。感測模塊380借助讀出放大器600感測存儲器單元的導(dǎo)通電流，并在感測節(jié)點(diǎn) 501處將讀取結(jié)果作為數(shù)字電壓電平SEN2鎖存，且經(jīng)由柵極530將其輸出到讀出總線 532。
讀出放大器600實質(zhì)上包括第二電壓箝620、預(yù)充電電路640、鑒別器或比較電路 650以及鎖存器660。鑒別器電路650包含專用電容器652。在一個實施例中，向正被讀 取的存儲器單元的控制柵極施加參考電壓。如果參考電壓大于存儲器單元的閾值電壓， 則存儲器單元將開啟且在其源極與漏極之間導(dǎo)通電流。如果參考電壓不大于存儲器單元
的閾值電壓，則存儲器單元將不開啟且在其源極與漏極之間不導(dǎo)通電流。在許多實施方 案中，開啟/關(guān)閉可以是連續(xù)轉(zhuǎn)變，使得存儲器單元將響應(yīng)于不同的控制柵極電壓而導(dǎo)通 不同的電流。如果存儲器單元是開啟的且導(dǎo)通電流，則被導(dǎo)通的電流將導(dǎo)致節(jié)點(diǎn)SEN 631 上的電壓減少，從而有效地充電或增加另一端子處于Vdd的電容器652上的電壓。如果 節(jié)點(diǎn)SEN上的電壓在預(yù)定感測周期期間放電到預(yù)定電平，則讀出放大器600報告存儲器 單元響應(yīng)于控制柵極電壓而開啟。
感測模塊380的一個特征是，并入了感測期間對位線的恒定電壓供應(yīng)。這優(yōu)選通過 位線電壓箝610來實施。位線電壓箝610類似于二極管箝而操作，其中晶體管612與位 線36串聯(lián)。其柵極被偏置到等于在其閾值電壓VT以上的所要位線電壓VBL的恒定電 壓BLC。以此方式，其將位線與感測模塊501隔離，并針對位線設(shè)定恒定的電壓電平， 例如在編程驗證或讀取期間所要的VBL = 0.5到0.7伏。 一般來說，將位線電壓電平設(shè)定 為使其充分低以避免較長的預(yù)充電時間，但又充分高以避免接地噪聲及其它因素的水平。
讀出放大器600感測通過感測節(jié)點(diǎn)501的導(dǎo)通電流，并確定導(dǎo)通電流是處于預(yù)定值 以上還是以下。讀出放大器將作為感測節(jié)點(diǎn)501處的信號SEN2的數(shù)字形式的感測結(jié)果 輸出到讀出總線532。
在讀取之后還輸出實質(zhì)上是信號SEN2的反轉(zhuǎn)狀態(tài)的數(shù)字控制信號INV，以控制下 拉電路520。當(dāng)感測出的導(dǎo)通電流高于預(yù)定值時，INV將為"高"且SEN2將為"低"。 這個結(jié)果通過下拉電路520加強(qiáng)。下拉電路520包含由控制信號INV控制的n晶體管522 和由控制信號GRS控制的另一 n晶體管550。 GRS信號在"低"時允許位線36浮動， 且不論INV信號的狀態(tài)是如何。在編程期間，GRS信號變"高"，以允許位線36被拉到 接地并由INV控制。當(dāng)要求位線浮動時，GRS信號變"低"。
圖10( H)—圖10( O)說明圖8所示的優(yōu)選感測模塊的時序。共同待決的由Raul-Adrian Cernea和Yan Li在2002年9月24日申請的在2004年3月25日作為第2004/0057287號 公開申請案公開的第10/254,830號美國專利申請案"Non-Volatile Memory And Method With Reduced Source Line Bias Errors",以及Raul-Adrian Cernea禾口 Yan Li在2003年9月 17日申請的在2004年6月10日作為第2004/0109357號公開申請案公開的第10/665,828
號美國專利申請案"Non-Volatile Memory And Method with Improved Sensing"中已經(jīng)描
述了對感測模塊關(guān)于其它特征的操作的額外描述。所引用的這兩個申請案的整個揭示內(nèi) 容的全文以引用的方式在此并入本文中。
在一個實施例中，由位線電壓補(bǔ)償器560供應(yīng)位線偏壓。其感測到來自其左右相鄰 者的分別采用信號INVL和IVNR形式的INV信號，且根據(jù)圖9的偏置電壓表以響應(yīng)方 式供應(yīng)偏置電壓AVBL。將偏置電壓供應(yīng)到可切換地耦合到位線36的節(jié)點(diǎn)523。在編程 期間，當(dāng)信號GRS為"低"時，信號BLS和INV兩者均為"高"。這些啟用位線36對 位線電壓補(bǔ)償器560的存取。
圖9是列出作為位線的左右相鄰者的禁止編程模式的函數(shù)施加到位線的偏移電壓的 偏置電壓表格。中間的列列出作為正被編程的存儲單位的位線的左右相鄰者的模式的函 數(shù)施加到所述位線的偏移或偏置電壓。 一般來說，其相鄰者中處于禁止編程模式的越多， 就需要用越多的位線偏置來抵消來自鄰近位線的浮動?xùn)艠O的耦合擾動效應(yīng)。
圖10 (A) —10 (G)是說明根據(jù)本發(fā)明第一實施例的在編程操作期間的電壓補(bǔ)償方 案的時序圖。
對于處于編程和禁止編程下的NAND串，將所示的電壓施加到存儲器陣列的各個字 線和位線?？蓪⒕幊滩僮鞣纸M成位線預(yù)充電階段、編程階段和放電階段。 在位線預(yù)充電階段中
(1) 通過0V的SGS將源極選擇晶體管關(guān)閉(圖10 (A))，同時通過變高到VSG的 SGD將漏極選擇晶體管開啟(圖10(B))，因而允許位線存取NAND串。
(2) 允許禁止編程的NAND串的位線電壓上升到由VDD給定的預(yù)定電壓(圖IO(F))。 當(dāng)禁止編程的NAND串的位線電壓上升到VDD時，禁止編程的NAND串將在漏極選擇 晶體管上的柵極電壓SGD下降到VDD時浮動。同時，主動將編程N(yùn)AND串的位線電壓 下拉到0V (圖10 (G))。
(3) 用由位線電壓補(bǔ)償器560供應(yīng)的AVBL將編程N(yùn)AND串的位線電壓偏置(圖10 (G))。從電壓補(bǔ)償器560輸出的AVBL的值取決于其相鄰者中的一者或兩者是否處于禁 止編程模式。
(4) 連接到一行NAND串的漏極選擇晶體管的漏極字線使其電壓降低到VDD。這將 只使其位線電壓與VDD相當(dāng)?shù)哪切┙咕幊痰腘AND串浮動，因為其漏極選擇晶體管 被關(guān)閉(圖10 (B)和10 (F))。至于含有待編程的存儲器晶體管的NAND串，其漏極 選擇晶體管將不會相對于其漏極處的接近OV的位線電壓而被關(guān)閉。
(5) NAND串中未被尋址的存儲器晶體管使其控制柵極電壓設(shè)定成VPASS以將其完 全開啟(圖10(C))。由于禁止編程的NAND串是浮動的，所以施加到未尋址的存儲器 晶體管的控制柵極的高VPASS和Vpgm (編程電壓)抬高其溝道和電荷存儲元件的電壓， 因而禁止編程。VPASS通常相對于Vpgm(例如，~15 —24V)被設(shè)定為某一中間電壓(例 如，~10V)。
在編程階段中
(6) 將編程電壓Vpgm施加到經(jīng)選擇以用于編程的存儲器晶體管的控制柵極(圖10 (D))。處于禁止編程下的存儲單位(即，具有經(jīng)升壓的溝道和電荷存儲單位)將不被編 程。將用經(jīng)偏置的位線電壓來編程處于編程下的存儲單位(圖10 (G))，以偏移任何因 其相鄰者中的一者或兩者處于禁止編程模式而產(chǎn)生的任何擾動。對編程存儲單位的一種 擾動是因為字線方向上的鄰近存儲單位的浮動溝道和電荷存儲單位被來自字線的高控制 柵極電壓電容性升壓。這出現(xiàn)在NAND串被置于禁止編程模式時。這也具有擾動(增加) 待編程的存儲器晶體管的電荷存儲單位上的電壓的不理想效應(yīng)。通過感測其相鄰者在存 儲單位的編程期間的動作，相應(yīng)地用適當(dāng)?shù)奈痪€電壓偏置來補(bǔ)償對其相鄰者的擾動。
在放電階段中
(7) 允許各種控制線和位線放電。
關(guān)于感測存儲器單元的一個潛在問題是源極線偏壓。當(dāng)并行感測許多存儲器單元時， 其組合電流可導(dǎo)致具有有限電阻的接地回路中出現(xiàn)顯著的電壓上升。這導(dǎo)致源極線偏壓， 其使得使用閾值電壓感測的讀取操作中出現(xiàn)誤差。
圖ll說明因為具有到接地的有限電阻的源極線中的電流流動而出現(xiàn)的源極電壓誤差 的問題。讀取/寫入電路365同時對一頁存儲器單元進(jìn)行操作。讀取/寫入電路365中的每 個感測模塊380經(jīng)由位線耦合到相應(yīng)的單元。舉例來說，感測模塊380感測存儲器單元 (例如，單元l)的導(dǎo)通電流i!(源極—漏極電流)。導(dǎo)通電流從感測模塊通過位線流動到 存儲器單元的漏極并從源極流出，然后通過源極線204接地。在集成電路芯片中，存儲 器陣列中的單元的源極全部連接在一起，作為連接到存儲器芯片的某一外部接地墊(例 如Vss墊)的源極線204的多個分支。甚至當(dāng)使用金屬箍來減少源極線的電阻時，在存 儲器單元的源極電極與接地墊之間保持著有限電阻R。通常接地回路電阻R約為50歐姆。
對于被并行感測的整頁存儲器，流動穿過源極線204的總電流是所有導(dǎo)通電流的總 和，即iTOT:ii +i2 ++in。 一般來說，每個存儲器單元具有取決于編程到其電荷存儲 元件中的電荷量的導(dǎo)通電流。對于存儲器單元的給定控制柵極電壓，較小的電荷將產(chǎn)生
相對較高的導(dǎo)通電流。當(dāng)在存儲器單元的源極電極與接地墊之間存在有限電阻時，電阻 上的電壓降由Vdrop-iTOTR給出。
舉例來說，如果4，256個位線同時放電，其每一者具有1 電流，則源極線電壓降 將等于4,000線X1 pA/線X50歐姆-0.2伏。當(dāng)感測到存儲器單元的閾值電壓時，這個 源極線偏壓將導(dǎo)致0.2伏的感測誤差。
圖12說明由源極線電壓降導(dǎo)致的存儲器單元的閾值電壓電平的誤差。供應(yīng)到存儲器 單元的控制柵極的閾值電壓VT是相對于GND。然而，由存儲器單元看到的有效VT是 其控制柵極與源極之間的電壓差。在供應(yīng)的VT與有效VT之間存在約Vdr。p的差(忽略 來自源極14的電壓降對源極線的較小影響)。這個Vd，或源極線偏壓將在感測存儲器單 元的閾值電壓時導(dǎo)致(例如)0.2伏的感測誤差。
根據(jù)本發(fā)明的一個方面，通過具有用于多回合感測的特征和技術(shù)的讀取/寫入電路來 實現(xiàn)減少源極線偏壓的方法。每一回合有助于識別和關(guān)閉具有高于給定分界電流值的導(dǎo) 通電流的存儲器單元。通常，，給定分界電流值借助每一回合逐步集中到用于常規(guī)單回合 感測的斷點(diǎn)電流值。以此方式，隨后回合中的感測將受到源極線偏壓的較小影響，因為 已經(jīng)關(guān)閉了較高電流的單元。
圖13說明4態(tài)存儲器的一頁存儲器單元的示范性總體分布。每個存儲器單元群集在 彼此清楚分離的導(dǎo)通電流ISD的范圍內(nèi)編程。舉例來說，斷點(diǎn)381是分別表示"A"和 "B"存儲器狀態(tài)的兩個群集之間的分界電流值。在常規(guī)的單回合感測中，"B"存儲器狀 態(tài)的必要條件將是其具有小于斷點(diǎn)381的導(dǎo)通電流。如果不存在源極線偏壓，則將通過 具有實線的曲線來描繪相對于所供應(yīng)的閾值電壓VT的總體分布。然而，由于源極線偏 壓誤差，通過源極線偏壓增加每個存儲器單元在其控制柵極處的閾值電壓。這意味著， 需要施加較高的控制柵極電壓以補(bǔ)償偏壓。在圖13中，源極線偏壓導(dǎo)致分布(虛線)朝 較高的視在VT移位。當(dāng)感測到較高的閾值(低電流)存儲器狀態(tài)時，移位將較多，因 為由于較高的施加的字線電壓的緣故將有更多的總陣列電流在流動。如果針對沒有源極 線誤差的情況設(shè)計斷點(diǎn)381，則源極線誤差的存在將使得具有導(dǎo)通電流的"A"狀態(tài)的末 尾的一部分出現(xiàn)在非導(dǎo)通區(qū)中，這意味著其將高于斷點(diǎn)381。這將導(dǎo)致有些"A"狀態(tài)(較 導(dǎo)通的)被錯誤地分界為"B"狀態(tài)(較不導(dǎo)通的)。
舉例來說，當(dāng)前的多回合感測可以兩回合(j=l到2)實施。在第一回合之后，識 別出那些具有高于斷點(diǎn)381的導(dǎo)通電流的存儲器單元，并通過關(guān)閉其導(dǎo)通電流而將其移 除。關(guān)閉其導(dǎo)通電流的優(yōu)選方式是將其位線上的其漏極電壓設(shè)定為接地。在第二回合(j
=2)中，由于移除了影響源極線的高電流狀態(tài)，所以具有虛線的分布接近具有實線的分 布。因此，將斷點(diǎn)381用作分界電流值的感測將不會導(dǎo)致把"A"狀態(tài)誤當(dāng)作"B"狀態(tài)。 與常規(guī)的一回合方法相比，當(dāng)前的兩回合方法實質(zhì)上減少將有些"A"單元誤識別為 "B"或更高單元的可能性。還涵蓋兩回合以上，但是對于增加的回合數(shù)將存在減少的返 回。此外，每回合可具有相同的分界電流，或者隨著每個連續(xù)回合，所使用的分界電流 集中成常規(guī)單回合感測中通常使用的斷點(diǎn)。此外，可在狀態(tài)E與A之間以及狀態(tài)B與C
之間使用斷點(diǎn)。
一般來說，將存在正由相應(yīng)數(shù)目的多回合感測區(qū)塊400操作的一頁存儲器單元。頁 控制器540向每個感測模塊供應(yīng)控制和時序信號。在一個實施例中，頁控制器540實施 為控制電路310中的狀態(tài)機(jī)312的一部分。在另一實施例中，頁控制器540是讀取/寫入 電路365的一部分。頁控制器540通過預(yù)定回合數(shù)(j = l到N)循環(huán)每個多回合感測區(qū) 塊400，且還在每回合中供應(yīng)預(yù)定的分界電流值Io(i)。分界電流值也可實施為感測時間周 期。在最后一回合之后，頁控制器540用信號NCO啟用傳輸柵極488，以將SEN節(jié)點(diǎn) 631的狀態(tài)作為感測數(shù)據(jù)讀取到讀出總線532。總而言之，將從所有感測模塊讀出一頁感 測數(shù)據(jù)。
將相對于時序14 (A) _14 (K)論述感測模塊380在讀取/驗證操作期間的額 外操作和時序，圖14 (A) —14 (K)分界成階段(1) 一 (9)。 階段(0):設(shè)置
感測模塊380 (參看圖8)經(jīng)由啟用信號BLS連接到位線36 (圖14 (A))。用BLC 啟用電壓箝(圖14(B ))。用控制信號FLT將預(yù)充電電路640作為有限電流源而啟用(圖 14 (C))。
階段(1):受控制的預(yù)充電
通過重設(shè)信號RST來起始讀出放大器600 (圖14(D)),所述信號將經(jīng)由晶體管658 把信號INV拉到接地。因此，在重設(shè)時，INV設(shè)定為"低"。同時，p晶體管663將補(bǔ)償 信號LAT拉到Vm或"高"(圖14 (H))。
絕緣柵極630由n晶體管632形成，所述n晶體管632由信號LAT控制。因此，在 重設(shè)之后，啟用絕緣柵極以將感測節(jié)點(diǎn)501連接到讀出放大器的內(nèi)部感測節(jié)點(diǎn)631，且 信號SEN2將與內(nèi)部感測節(jié)點(diǎn)631處的信號SEN相同。
預(yù)充電電路640通過內(nèi)部感測節(jié)點(diǎn)631和感測節(jié)點(diǎn)SEN2 501為位線36預(yù)充電一預(yù) 定時間周期。這將使位線具有優(yōu)化電壓以用于感測其中的導(dǎo)通。
預(yù)充電電路640包含由控制信號FLT ("浮動")控制的上拉p晶體管642。將朝由位 線電壓箝610設(shè)定的所要位線電壓上拉位線。上拉速率將取決于位線中的導(dǎo)通電流。導(dǎo) 通電流越小，上拉越快。
上文已經(jīng)描述，如果那些具有高于預(yù)定值的導(dǎo)通電流的存儲器單元被關(guān)閉且消除其 對源極線偏壓的影響，則由源極線偏壓引起的感測誤差被最小化。實施預(yù)充電電路640 以服務(wù)于兩種功能。 一種是將位線預(yù)充電到最佳感測電壓。另一種是幫助識別那些具有 高于D.C (直流)感測的預(yù)定值的導(dǎo)通電流的存儲器單元，使其可不再影響源極線偏壓。
通過提供預(yù)充電電路來實現(xiàn)D.C感測，所述電路具有類似于用于向位線供應(yīng)預(yù)定電 流的電流源的作用?？刂苝晶體管642的信號FLT使得其"編程"預(yù)定電流以流動通過 預(yù)充電電路640。舉例來說，可從參考電流被設(shè)定為500nA的電流鏡產(chǎn)生FLT信號。當(dāng) p晶體管642形成電流鏡的鏡像支路時，其將也具有在其中發(fā)射的相同500nA。
圖14 (II) —14 (14)說明分別連接到具有700nA、 400nA、 220nA和40nA的導(dǎo)通 電流的存儲器單元的四個示范性位線上的電壓。當(dāng)預(yù)充電電路640是(例如)限為500nA 的電流源時，具有超過500nA的導(dǎo)通電流的存儲器單元將使位線上的電荷耗盡的速度高 于其可積累的速度。因此，對于具有700nA導(dǎo)通電流的位線，其電壓或內(nèi)部感測節(jié)點(diǎn)631 處的信號SEN將維持接近OV (例如，O.l伏，參看圖14 (Il))。另一方面，如果存儲器 單元的導(dǎo)通電流低于500nA，則預(yù)充電電路640將開始為位線充電，且其電壓將開始朝 箝位位線電壓(例如，電壓箝610設(shè)定的0.5V)上升(圖14 (12) —14 (14))。相應(yīng)地， 內(nèi)部感測節(jié)點(diǎn)631將保持接近OV或被上拉到Vdd (圖14 (G))。 一般來說，導(dǎo)通電流越 小，位線電壓將越快速地充電到箝位位線電壓。因此，通過在受控制的預(yù)充電階段之后 檢査位線上的電壓，可識別連接的存儲器單元是具有高于還是低于預(yù)定電平的導(dǎo)通電流。
階段(2):通過后續(xù)選通對高電流單元的直流鎖存和移除
在受控制的預(yù)充電階段之后，在由鑒別器電路650感測到信號SEN時開始初始分直 流高電流感測階段。所述感測識別出那些具有高于預(yù)定電平的導(dǎo)通電流的存儲器單元。 鑒別器650包含兩個串聯(lián)的p晶體管654和656，其充當(dāng)寄存信號INV的節(jié)點(diǎn)657的上 拉元件。通過讀取選通信號STB變"低"來啟用p晶體管654，且通過內(nèi)部感測節(jié)點(diǎn)631 處的SEN信號變"低"來啟用p晶體管656。高電流存儲器單元將具有接近0V的信號 SEN,或至少其位線無法被預(yù)充電高得足以關(guān)閉p晶體管656。舉例來說，如果將微弱上 拉限為500nA的電流，則其將無法上拉具有700nA導(dǎo)通電流的單元(圖14 (Gl))。當(dāng) STB選通"低"以進(jìn)行鎖存時，節(jié)點(diǎn)657處的INV被上拉到Vdd。這將用INV "高"和
LAT "低"來設(shè)定鎖存電路660 (圖14 (Hl))。
當(dāng)INV為"高"且LAT "低"時，禁用隔離柵極630且將感測節(jié)點(diǎn)481與內(nèi)部感測 節(jié)點(diǎn)631隔開。同時，通過下拉電路520將位線拉到接地(圖8和圖14 (Il))。這將有 效地關(guān)閉位線中的任何導(dǎo)通電流，從而使其不再影響源極線偏壓。
因此，在感測模塊380的一個優(yōu)選實施方案中，采用有限電流源預(yù)充電電路。這提 供額外或替代的方式(D.C.感測)以識別承載高電流的位線并將其關(guān)閉，以將后續(xù)感測 中的源極線偏壓誤差最小化。
在另一實施例中，預(yù)充電電路未經(jīng)特別配置以幫助識別高電流位線，但經(jīng)過優(yōu)化以 在存儲器系統(tǒng)可用的最大電流的容差內(nèi)盡可能快速地將位線上拉和預(yù)充電。
階段(3):恢復(fù)/預(yù)充電
在感測位線中先前未下拉的導(dǎo)通電流之前，通過信號FLT變"低"激活預(yù)充電電路， 以將內(nèi)部感測節(jié)點(diǎn)631預(yù)充電到Vdd (圖14 (C)和圖14 (12) —14 (14))，且可能已經(jīng) 部分耦合的位線由于鄰近位線上的電壓降低而下降。
階段(4):第一交流感測
在一個實施例中，通過確定浮動內(nèi)部感測節(jié)點(diǎn)631處的電壓降而執(zhí)行A.C.(交流或 瞬時)感測。這是通過采用耦合到內(nèi)部感測節(jié)點(diǎn)631的電容器Csa 652的鑒別器或比較 電路650且考慮到導(dǎo)通電流為其充電(減少節(jié)點(diǎn)SEN上的電壓)的速率來實現(xiàn)。在集成 電路環(huán)境中，電容器652通常用晶體管來實施；然而，其它實施方案是合適的。電容器 652具有預(yù)定電容(例如，30fF)，可針對最佳電流確定而選擇所述預(yù)定電容?？赏ㄟ^對 充電周期的適當(dāng)調(diào)整而設(shè)定通常在100—1000 nA范圍中的分界電流值。
鑒別器電路650感測內(nèi)部感測節(jié)點(diǎn)631中的信號SEN。在每次感測之前，通過預(yù)充 電電路640將內(nèi)部感測節(jié)點(diǎn)631處的信號SEN上拉到Vdd。這將最初把電容器652上的 電壓設(shè)定為零。
當(dāng)讀出放大器600準(zhǔn)備好感測時，通過FLT變"高"而禁用預(yù)充電電路640 (圖14 (C))。通過確立選通信號STB而結(jié)束第一感測周期Tl。在感測周期期間，由導(dǎo)通的存 儲器單元引發(fā)的導(dǎo)通電流將為電容器充電。當(dāng)通過位線中的導(dǎo)通電流的耗盡動作為電容 器652充電時，SEN處的電壓將從Vdd下降。圖14 (G)(參看曲線G2 — G4)說明對應(yīng) 于分別連接到具有400nA、 220nA和40nA導(dǎo)通電流的存儲器單元的其余三個示范性位線 的SEN信號，對于具有較高導(dǎo)通電流的存儲器單元，下降更加迅速。
階段(5):通過后續(xù)感測對較高電流的單元的第一交流鎖存和移除
在第一預(yù)定感測周期結(jié)尾，SEN將已降低到視位線中的導(dǎo)通電流而定的某一電壓(參 看圖14G的曲線G2 — G4)。舉例來說，這個第一階段中的分界電流被設(shè)定成300nA。電 容器CSA652、感測周期Tl和p晶體管656的閾值電壓使得對應(yīng)于高于分界電流(例如， 300nA)的導(dǎo)通電流的信號SEN將下降得充分低，以開啟鑒別器電路650中的晶體管656。 當(dāng)鎖存信號STB選通"低"時，輸出信號INV將被拉"高"，且將由鎖存器660鎖存(圖 14 (E)和圖14 (H)(曲線H2))。另一方面，對應(yīng)于分界電流以下的導(dǎo)通電流的信號 SEN將產(chǎn)生無法開啟晶體管656的信號SEN。在此情況下，鎖存器660將保持不改變， 在此情況下LAT保持"高"(圖14 (H3)和14 (H4))。因此，可看出，鑒別器電路650 有效地確定位線中的導(dǎo)通電流相對于由感測周期設(shè)定的參考電流的量值。
感測放大器600還包含第二電壓箝620，其用途是將晶體管612的漏極的電壓維持 得足夠高，以便使位線電壓箝610正確地運(yùn)作。如上所述，位線電壓箝610將位線電壓 箝位到預(yù)定值VBL，例如0.5 V。這將要求把晶體管612的柵極電壓BLC設(shè)定在VBL+VT (其中Vt是晶體管612的閾值電壓)，且將連接到感測節(jié)點(diǎn)501的漏極設(shè)定成大于源極， 即信號SEN2>VBL。確切地說，當(dāng)給定電壓箝610和620的配置時，SEN2不應(yīng)高于LAT —Vt或BLX —Vt中的狡小者，且SEN不應(yīng)較低。在感測期間，隔離柵極630處于通過 模式。然而，在感測期間，內(nèi)部感測節(jié)點(diǎn)631處的信號SEN具有從Vdd降低的電壓。第 二電壓箝620防止SEN下降到LAT —VT或BLX — VT中的較小者以下。這由受信號BLX 控制的n晶體管612來實現(xiàn)，其中BLX2Vbl + Vt (圖13 (F))。因此，通過電壓箝610 和620的動作可在感測期間使位線電壓Vbl保持恒定，例如~ 0.5 V。
使用專用電容器652代替?zhèn)鹘y(tǒng)上使用的位線電容進(jìn)行電流測量在若干方面是有利 的。首先，其允許位線上有恒定電壓源，因而避免位線到位線串?dāng)_。第二，專用電容器 652允許選擇對于感測是最佳的電容。舉例來說，與約為2 pF的位線電容相比，其可具 有約30fF的電容。較小的電容可增加感測速度，因為其改變得較快。最終，比使用位線 電容的現(xiàn)有技術(shù)方法相比，相對于專用電容的感測允許感測電路獨(dú)立于存儲器結(jié)構(gòu)或大小.
在另一實施例中，通過與參考電流的比較來實現(xiàn)電流確定，可由參考存儲器單元的 導(dǎo)通電流提供所述參考電流。這可用作為電流鏡的一部分的比較電路來實施。
由鎖存電路660來鎖存電流確定的輸出。通過晶體管661、 662、 663和664連同晶 體管666和668將鎖存電路形成為設(shè)定/重設(shè)鎖存器。由信號RST ("重設(shè)")控制P晶體 管666，且由信號STB控制n晶體管668。上述讀出放大器適用于低電壓操作的變化形
式請參看2004年12月16日申請的發(fā)明人為Raul-Adrian Cernea、題為"Improved Memory Sensing Circuit And Method For Low Voltage Operation"的第11/015,199號美國專利申請 案，所述申請案的全文以引用的形式并入本文中。
一般來說，將存在由相應(yīng)數(shù)目的多回合感測模塊380操作的一頁存儲器單元(圖8)。 對于那些具有高于第一分界電流電平的導(dǎo)通電流的存儲器單元，其LAT信號將被鎖存為 "低"(INV鎖存為"高")。這又會激活位線下拉電路520以將相應(yīng)位線拉到接地，因而 關(guān)閉其電流。
階段(6):恢復(fù)/預(yù)充電
在對例如位線36等先前尚未被下拉的位線中的導(dǎo)通電流進(jìn)行下一感測之前，由信號 FLT激活預(yù)充電電路以將內(nèi)部感測節(jié)點(diǎn)631預(yù)充電到Vdd (圖14 (C) (6)和圖14 (13) (6) —14 (14) (6))。
階段(7):第二感測
當(dāng)讀出放大器600準(zhǔn)備好感測時，通過FLT變"高"而禁用預(yù)充電電路642 (圖14 (C))。通過確立選通信號STB而設(shè)定第二感測周期T2。在感測周期期間，導(dǎo)通電流(如 果存在的話)將為電容器充電。當(dāng)電容器652在通過位線36中的導(dǎo)通電流的耗盡動作而 充電時，SEN將從Vdd降低。
根據(jù)先前的實例，在較早階段己識別出并關(guān)閉具有高于300nA的導(dǎo)通電流的存儲器 單元。圖14 (G)(曲線G3和G4)分別說明對應(yīng)于分別連接到具有220nA和40nA導(dǎo)通 電流的存儲器單元的兩個示范性位線的SEN信號。
階段(8):用于讀出的第二鎖存
在第二預(yù)定感測周期T2結(jié)尾，SEN將已降低到視位線36中的導(dǎo)通電流而定的某一 電壓(圖14(G)(曲線G3和G4))。舉例來說，將此第二階段中的分界電流設(shè)定為100nA。 在此情況下，具有220nA導(dǎo)通電流的存儲器單元將使其INV鎖存為"高"(圖14 (H))， 且隨后使其位線拉到接地(圖14 (13))。
另一方面，具有導(dǎo)通電流40nA的存儲器單元將對鎖存器狀態(tài)沒有任何影響，用LAT "高"來預(yù)設(shè)所述鎖存器的狀態(tài)。
階段(9):讀出到總線
最后，在讀出階段，傳輸柵極488處的控制信號NCO允許將鎖存的信號SEN2讀出 到讀出總線499 (圖14 (J)和14 (K))。
可從圖14 (11) 一14 (14)中看出，位線電壓在每個感測周期期間保持恒定。因此，
根據(jù)之前的論述，消除了電容性位線到位線的耦合。
上述感測模塊380是三回合執(zhí)行感測的一個實施例，前兩回合經(jīng)實施以識別和關(guān)閉 較高電流存儲器單元。由于較高電流對源極線偏壓的影響被消除，所以最后一回合能夠 更加準(zhǔn)確地感測到具有較低范圍導(dǎo)通電流的單元。
在其它實施例中，用多個D.C.和A.C.回合的不同組合來實施感測操作，有些只使用 兩回合或兩回合以上A.C.，或僅一回合。對于不同回合，所使用的分界電流值可能每次 是相同的，或者逐漸朝最后回合中所使用的分界電流集中。
圖15是描述為非易失性存儲器編程的方法的一個實施例的流程圖。在一個實施方案 中，在編程之前將存儲器單元擦除(以區(qū)塊或其它單位)。在圖15的步驟700中，由控 制器發(fā)出"數(shù)據(jù)加載"命令且由控制電路310輸入接收。在步驟702中，將規(guī)定頁地址 的地址數(shù)據(jù)從控制器或主機(jī)輸入到解碼器314中。在步驟704中，將用于尋址頁的一頁 編程數(shù)據(jù)輸入到數(shù)據(jù)緩沖器中以供編程。所述數(shù)據(jù)被鎖存在適當(dāng)組的鎖存器中。在步驟 706中，控制器向狀態(tài)機(jī)312發(fā)出"編程"命令。
受到"編程"命令的觸發(fā)，在步驟704中鎖存的數(shù)據(jù)將被編程到選定存儲器單元中， 由使用施加到適當(dāng)字線的圖16的階躍脈沖的狀態(tài)機(jī)312控制所述存儲器單元。在步驟 708中，將編程電壓Vpgm初始化成起始脈沖(例如，12 V)，且將由狀態(tài)機(jī)312維持的 編程計數(shù)器PC初始化為0。在步驟710中，將第一 Vpgm脈沖施加到選定字線。如果邏 輯"0"存儲在特定的數(shù)據(jù)鎖存器中，從而指示應(yīng)編程相應(yīng)的存儲器單元，則將相應(yīng)的位 線接地。另一方面，如果邏輯"l"存儲在特定的鎖存器中，從而指示相應(yīng)的存儲器單元 應(yīng)保持在其當(dāng)前數(shù)據(jù)狀態(tài)中，則將相應(yīng)的位線連接到Vdd以禁止編程。
在步驟712中，驗證選定的存儲器單元的狀態(tài)。如果檢測到選定單元的目標(biāo)閾值電 壓已經(jīng)達(dá)到適當(dāng)電平，則將相應(yīng)數(shù)據(jù)鎖存器中存儲的數(shù)據(jù)改變成邏輯"1"。如果檢測到 閾值電壓尚未達(dá)到適當(dāng)電平，則不改變相應(yīng)數(shù)據(jù)鎖存器中存儲的數(shù)據(jù)。以此方式，具有 存儲在其相應(yīng)數(shù)據(jù)鎖存器中的邏輯"1"的位線不需要被編程。當(dāng)所有數(shù)據(jù)鎖存器均存儲 邏輯"1"時，狀態(tài)機(jī)(經(jīng)由上述有線"或"型機(jī)構(gòu))知道所有選定單元均已被編程。在 步驟714中，檢驗是否所有數(shù)據(jù)鎖存器正在存儲邏輯"1"。如果是的話，則編程過程完 成且成功，因為所有選定存儲器單元均被編程和驗證。在步驟716中報告"通過"狀態(tài)。
如果在步驟714中確定并非所有數(shù)據(jù)鎖存器都正存儲邏輯"1"，則編程過程繼續(xù)。 在步驟718中，相對于編程極限值PCMAX來檢驗編程計數(shù)器PC。編程極限值的一個實 例是20;然而，也可使用其它數(shù)字。如果編程計數(shù)器PC不小于20,則編程過程失敗，
且在步驟720中報告"失敗"狀態(tài)。如果編程計數(shù)器PC小于20，則在步驟722中，將 增加Vpgm電平的步長且使編程計數(shù)器PC遞增。在步驟722之后，過程循環(huán)回到步驟 710以施加下一 Vpgm脈沖。
在成功的編程過程結(jié)尾，存儲器單元的闊值電壓在適當(dāng)時應(yīng)位于對于經(jīng)編程存儲器 單元的一個或一個以上閾值電壓分布內(nèi)，或位于對于擦除存儲器單元的閾值電壓的分布 內(nèi)。圖17說明當(dāng)每個存儲器單元存儲兩個數(shù)據(jù)位時對于存儲器單元陣列的閾值電壓分 布。圖17展示對于擦除的存儲器單元的第一閾值電壓分布E。也描繪對于已編程存儲器 單元的三個閾值電壓分布A、 B和C。在一個實施例中，E分布中的閾值電壓是負(fù)的，且 A、 B和C分布中的閾值電壓是正的。
圖17的每個不同的閾值電壓范圍對應(yīng)于針對一組數(shù)據(jù)位的預(yù)定值。編程到存儲器單 元中的數(shù)據(jù)與單元的閾值電壓電平之間的具體關(guān)系取決于針對單元采用的數(shù)據(jù)編碼方 案。舉例來說，2003年6月13日申請的第6,222,762號美國專利和第10/461,244號美國 專利申請案"Tracking Cells For A Memory System"描述針對多態(tài)快閃存儲器單元的各種 數(shù)據(jù)編碼方案，所述兩個專利的全文以引用的形式并入本文中。在一個實施例中，使用 Gray代碼賦值向閾值電壓范圍指派數(shù)據(jù)值，使得如果浮動?xùn)艠O的閾值電壓錯誤地移位到 其相鄰的物理狀態(tài)，只有一個位將受到影響。 一個實例向閾值電壓范圍E (狀態(tài)E)指派 "11"、向閾值電壓范圍A (狀態(tài)A)指派"10"、向閾值電壓范圍B (狀態(tài)B)指派"00" 且向閾值電壓范圍C (狀態(tài)C)指派"01"。然而，在其它實施例中，不使用Gray代碼。 雖然圖17展示四種狀態(tài)，但本發(fā)明還可與其它多態(tài)結(jié)構(gòu)一起使用，其中包含那些包含四 種以上或以下的狀態(tài)的結(jié)構(gòu)。
圖17還展示三個讀取參考電壓Vra、 Vrb和Vrc，其用于從存儲器單元讀取數(shù)據(jù)。通 過測試給定存儲器單元的閾值電壓是在Vra、 Vrb和Vrc以上還是以下，系統(tǒng)可確定存儲 器單元處于何種狀態(tài)。圖17還展示三個驗證參考電壓，Vva、 Vvb和Vvc。當(dāng)將存儲器 單元編程到狀態(tài)A時，系統(tǒng)將測試那些存儲器單元是否具有大于或等于Vva的閾值電壓。 當(dāng)將存儲器單元編程到狀態(tài)B時，系統(tǒng)將測試存儲器單元是否具有大于或等于Vvb的閾 值電壓。當(dāng)將存儲器單元編程到狀態(tài)C時，系統(tǒng)將確定存儲器單元是否具有其大于或等 于Vvc的閾值電壓。
在一個稱為全序列編程的實施例中，存儲器單元可從擦除狀態(tài)E直接編程到編程狀 態(tài)A、 B或C中的任一者。舉例來說，可首先擦除待編程的總體存儲器單元，使得總體 中的所有存儲器單元均處于擦除狀態(tài)E。于是，將使用圖15描繪的使用圖16中描繪的 控制柵極電壓序列的過程以將存儲器單元直接編程到狀態(tài)A、 B或C。雖然將有些存儲 器單元從狀態(tài)E編程到狀態(tài)A，但其它存儲器單元被從狀態(tài)E編程到狀態(tài)B和/或從狀態(tài) E編程到狀態(tài)C。當(dāng)在WLn上從狀態(tài)E編程到狀態(tài)C時，WLn-l下的鄰近浮動?xùn)艠O的耦 合量是最大值，因為WLn下的浮動?xùn)艠O上的電壓變化較大。當(dāng)從狀態(tài)E編程到狀態(tài)B 時，對鄰近浮動?xùn)艠O的耦合量減少但仍然較顯著。當(dāng)從狀態(tài)E編程到狀態(tài)A時，耦合量 進(jìn)一步減少。因此，隨后讀取WLn-l的每個狀態(tài)所需的校正量將取決于WLn上的鄰近 單元的狀態(tài)而變化。
圖18說明將存儲兩個不同頁(下部頁和上部頁)的數(shù)據(jù)的多態(tài)存儲器單元編程的兩 回合技術(shù)的實例。描繪了四種狀態(tài)狀態(tài)E (11)、狀態(tài)A (10)、狀態(tài)B (00)和狀態(tài)C (01)。對于狀態(tài)E，兩個頁均存儲"1"。對于狀態(tài)A，下部頁存儲"0"，且上部頁存儲 "1"。對于狀態(tài)B，兩個頁均存儲"0"。對于狀態(tài)C,下部頁存儲"l"，且上部頁存儲"0"。 請注意，雖然向每種狀態(tài)指派具體的位圖案，但也可指派不同的位圖案。在第一回合編 程中，根據(jù)待編程到下部邏輯頁的位來設(shè)定單元的閾值電壓電平。如果所述位是邏輯"1", 則閾值電壓不改變，因為其由于早先已被擦除而處于適當(dāng)狀態(tài)。然而，如果待編程的位 是邏輯"0"，則單元的閾值電平增加成狀態(tài)A，如箭頭730所示。這使第一回合編程結(jié) 束。
在第二回合編程中，根據(jù)正被編程到上部邏輯頁的位來設(shè)定電壓的閾值電壓電平。 如果上部邏輯頁位將存儲邏輯"1"，則不會發(fā)生任何編程，因為單元依據(jù)下部頁位的編 程而處于狀態(tài)E或A中的一者，所述狀態(tài)兩者均承載上部頁位"1"。如果上部頁位將為 邏輯"0"，則閾值電壓移位。如果第一回合導(dǎo)致單元保持處于擦除狀態(tài)E，則在第二階 段中將單元編程，使得閾值電壓增加到位于狀態(tài)C內(nèi)，如箭頭734所描繪。如果由于第 一回合編程而已經(jīng)將單元編程到狀態(tài)A，則在第二回合中將存儲器單元進(jìn)一步編程，使 得閾值電壓增加到處于狀態(tài)B內(nèi)，如箭頭732描繪的。第二回合的結(jié)果是針對上部頁將 單元編程到規(guī)定存儲邏輯"0"的狀態(tài)，而不會改變下部頁的數(shù)據(jù)。在圖17和圖18兩者 中，到鄰近字線下的浮動?xùn)艠O的耦合量取決于最終狀態(tài)。
在一個實施例中，如果將足夠的數(shù)據(jù)寫入以充滿整個頁，則系統(tǒng)可經(jīng)設(shè)置以執(zhí)行全 序列寫入。如果未有足夠數(shù)據(jù)寫入整頁，則編程過程可用接收到的數(shù)據(jù)編程下部頁編程。 當(dāng)接收到隨后的數(shù)據(jù)時，系統(tǒng)將接著編程上部頁。在又一實施例中，系統(tǒng)可以編程下部 頁的模式開始寫入，且如果隨后接收到足以填滿整個(或大部分)字線存儲器單元的數(shù) 據(jù)，則轉(zhuǎn)換成全序列編程模式。2004年12月14日申請的發(fā)明人為Sergy Anatolievich
Gorobets禾卩Yan Li、題為"Pipelined Programming of Non-Volatile Memories Using Early Data"的第11/013,125號美國專利申請案中揭示了此種實施例的更多細(xì)節(jié)，所述申請案 的全文以引用的形式并入本文中。
圖19A-C揭示通過以下方式減少浮動?xùn)艠O到浮動?xùn)艠O的耦合的用于編程非易失性存 儲器的另一過程對于任何特定存儲器單元，在針對先前頁對鄰近的存儲器單元進(jìn)行寫 入之后，相對于特定頁對所述特定存儲器單元進(jìn)行寫入。在圖19A-C教示的過程的實施 方案的一個實例中，非易失性存儲器單元每個存儲器單元存儲兩個數(shù)據(jù)位，使用四種數(shù) 據(jù)狀態(tài)。舉例來說，假設(shè)狀態(tài)E是擦除狀態(tài)，且狀態(tài)A、 B和C是編程狀態(tài)。狀態(tài)E存 儲數(shù)據(jù)11。狀態(tài)A存儲數(shù)據(jù)Ol。狀態(tài)B存儲數(shù)據(jù)10。狀態(tài)C存儲數(shù)據(jù)00。這是非Gmy 編碼的實例，因為兩個位均在鄰近狀態(tài)A與B之間改變。也可使用將數(shù)據(jù)編碼到物理數(shù) 據(jù)狀態(tài)的其它編碼。每個存儲器單元存儲兩個數(shù)據(jù)頁。為了參考目的，將把這些數(shù)據(jù)頁 稱為上部頁和下部頁；然而，可給予其其它標(biāo)記。參看圖19的過程的狀態(tài)A，上部頁存 儲位0且下部頁存儲位1。參看狀態(tài)B，上部頁存儲位l，且下部頁存儲位0。參看狀態(tài) C，兩個頁均存儲位數(shù)據(jù)0。圖19的編程過程是兩步驟過程。在第一步驟中，編程下部 頁。如果下部頁將保持?jǐn)?shù)據(jù)1，則存儲器單元狀態(tài)保持在狀態(tài)E。如果數(shù)據(jù)將被編程到0， 則將存儲器單元的電壓的閾值升高，使得存儲器單元被編程到狀態(tài)B'。因此，圖19A展 示存儲器單元從狀態(tài)E編程到狀態(tài)B'。圖19A中描繪的狀態(tài)B'是中間狀態(tài)B;因此，將 驗證點(diǎn)描繪為Vvb',其低于Vvb。
在一個實施例中，在將存儲器單元從狀態(tài)E編程到狀態(tài)B'之后，其在NAND串中的 相鄰存儲器單元(WLn+l)將接著相對于其下部頁被編程。舉例來說，向回看圖2，在 將存儲器單元106的下部頁編程之后，將對存儲器單元104的下部頁編程。在將存儲器 單元104編程之后，如果存儲器單元104的閾值電壓從狀態(tài)E升高到狀態(tài)B',則浮動?xùn)?極到浮動?xùn)艠O的耦合效應(yīng)將使存儲器單元106'的視在閾值電壓升高。這將具有使?fàn)顟B(tài)B' 的閾值電壓分布變寬成描繪為圖19B的閎值電壓分布750的效應(yīng)。當(dāng)將上部頁編程時，
將修復(fù)對閾值電壓分布的這種視在變寬。
圖19C描繪將上部頁編程的過程。如果存儲器單元處于擦除狀態(tài)E且上部頁將保持 在l，則存儲器單元將保持在狀態(tài)E。如果存儲器單元處于狀態(tài)E，且其上部頁數(shù)據(jù)將被 編程到0，則存儲器單元的閾值電壓將被升高，使得存儲器單元處于狀態(tài)A。如果存儲器 單元處于中間闊值電壓分布750，且上部頁數(shù)據(jù)將保持為l，則存儲器單元將被編程到最 終狀態(tài)B。如果存儲器單元處于中間閾值電壓分布750，且上部頁數(shù)據(jù)將變成數(shù)據(jù)O，則
存儲器單元的閾值電壓將被升高，使得存儲器單元處于狀態(tài)C。由圖19A-C描繪的過程 減少了浮動?xùn)艠O到浮動?xùn)艠O的耦合效應(yīng)，因為只有對相鄰存儲器單元的上部頁編程才將 影響給定存儲器單元的視在閾值電壓。替代的狀態(tài)編碼的實例是當(dāng)上部頁數(shù)據(jù)處于1時 從分布750移動到狀態(tài)C，且當(dāng)上部頁數(shù)據(jù)處于0時移動到狀態(tài)B。
雖然圖19A-C提供相對于四種數(shù)據(jù)狀態(tài)和兩個數(shù)據(jù)頁的實例，但由圖19A-C教示的 概念可應(yīng)用于具有多于或少于四種狀態(tài)且不同于兩頁的其它實施方案。
圖20A-F描繪各種表格，其描述根據(jù)由圖17、 18和19描述的方法的各種實施例的 編程次序。如上所述，每個區(qū)塊包含形成列的一組位線和形成行的一組字線。在一個實 施例中，將位線劃分成奇數(shù)位線和偶數(shù)位線。沿著共同字線且連接到奇數(shù)位線的存儲器 單元在一個時間編程，而沿著共同字線且連接到偶數(shù)字線的存儲器單元在另一時間編程 ("奇/偶編程")。在另一實施例中，針對區(qū)塊中的所有位線沿著字線將存儲器單元編程 ("所有位線編程")。在其它實施例中，位線或區(qū)塊可分解成其它分組(例如，左和右、 兩個以上分組等)。
圖20A是描述用于針對所有位線編程沿著位線將存儲器單元編程的次序的表格。在 此實施例中，具有四個字線的區(qū)塊包含四個頁(頁0 — 3)。頁0首先被寫入，接下來是 頁2，且接著隨后是頁3。頁O中的數(shù)據(jù)包含由所有連接到字線WLO的存儲器單元存儲 的數(shù)據(jù)。頁1中的數(shù)據(jù)包含由連接到字線WL1的存儲器單元存儲的數(shù)據(jù)。頁2中的數(shù)據(jù) 包含由連接到字線WL2的存儲器單元存儲的數(shù)據(jù)。頁3中的數(shù)據(jù)包含由連接到字線WL3 的存儲器單元存儲的數(shù)據(jù)。圖20A的實施例采用全序列編程，如上文相對于圖17所描述。
在全序列編程的另一實施例中，數(shù)據(jù)可首先被寫入偶數(shù)位線并接著被寫入奇數(shù)位線。 圖20B描繪當(dāng)使用上文相對于圖17描述的全序列編程方法時將偶數(shù)和奇數(shù)位線編程的次 序。在此實施例中，具有四個字線的區(qū)塊包含八個數(shù)據(jù)頁。連接到字線WLO的偶數(shù)位線 上的存儲器單元存儲用于頁0的數(shù)據(jù)。連接到字線WLO的奇數(shù)位線上的存儲器單元存儲 用于頁1的數(shù)據(jù)。連接到字線WL1的偶數(shù)位線上的存儲器單元存儲用于頁2的數(shù)據(jù)。連 接到字線WL1的奇數(shù)位線上的存儲器單元存儲用于頁3的數(shù)據(jù)。連接到字線WL2的偶 數(shù)位線上的存儲器單元存儲用于頁4的數(shù)據(jù)。連接到字線WL2的奇數(shù)位線上的存儲器單 元存儲用于頁5的數(shù)據(jù)。連接到字線WL3的偶數(shù)位線上的存儲器單元存儲用于頁6的數(shù) 據(jù)。連接到字線WL3的奇數(shù)位線上的存儲器單元存儲用于頁7的數(shù)據(jù)。根據(jù)頁的編號(從 頁0到頁7)以數(shù)字次序編程數(shù)據(jù)。
圖20C的表格描述根據(jù)圖18的兩階段編程過程針對執(zhí)行所有位線編程的存儲器陣列
的編程次序。將具有四個字線的區(qū)塊描繪成包含八個頁。對于連接到字線WLO的存儲器 單元，下部數(shù)據(jù)頁形成頁O且上部數(shù)據(jù)頁形成頁1。對于連接到字線WL1的存儲器單元， 下部數(shù)據(jù)頁形成頁2且上部數(shù)據(jù)頁形成頁3。對于連接到字線WL2的存儲器單元，下部 數(shù)據(jù)頁形成頁4且上部數(shù)據(jù)頁形成頁5。對于連接到字線WL3的存儲器單元，下部數(shù)據(jù) 頁形成頁6且上部數(shù)據(jù)頁形成頁7。根據(jù)頁的編號(從頁0到頁7)以數(shù)字次序編程數(shù)據(jù)。 圖20D提供一個表格，其描述針對執(zhí)行奇/偶編程的存儲器結(jié)構(gòu)將圖18的兩階段編 程過程編程的次序。具有四個字線的區(qū)塊包含16個頁，其中根據(jù)頁的編號(從頁0到頁 15)以數(shù)字次序?qū)㈨摼幊?。對于連接到字線WLO的偶數(shù)位線上的存儲器單元，下部數(shù)據(jù) 頁形成頁0且上部數(shù)據(jù)頁形成頁2。對于連接到字線WLO的奇數(shù)位線上的存儲器單元， 下部數(shù)據(jù)頁形成頁1且上部數(shù)據(jù)頁形成頁3。對于連接到字線WL1的偶數(shù)位線上的存儲 器單元，下部頁形成頁4，且上部頁形成頁6。對于連接到字線WL1的奇數(shù)位線上的存 儲器單元，下部頁形成頁5，且上部頁形成頁7。對于連接到字線WL2的偶數(shù)位線上的 存儲器單元，下部頁形成頁8，且上部頁形成頁10。對于連接到字線WL2的奇數(shù)位線上 的存儲器單元，下部頁形成頁9，且上部頁形成頁ll。對于連接到字線WL3的偶數(shù)位線 上的存儲器單元，下部頁形成頁12，且上部頁形成頁14。對于連接到字線WL3的奇數(shù) 位線上的存儲器單元，下部頁形成頁13，且上部頁形成頁15。或者，如同圖20E中一樣， 偶數(shù)位線的每個字線下的下部和上部頁均在針對這一相同字線將奇數(shù)位線的兩個頁編程 之前被編程。
圖20F和20G描述利用圖19A-C的編程方法的將存儲器單元編程的次序。圖20F涉 及執(zhí)行所有位線編程的結(jié)構(gòu)。對于連接到字線WL0的存儲器單元，下部頁形成頁0且上 部頁形成頁2。對于連接到字線WL1的存儲器單元，下部頁形成頁1且上部頁形成頁4。 對于連接到字線WL2的存儲器單元，下部頁形成頁3且上部頁形成頁6。對于連接到字 線WL3的存儲器單元，下部頁形成頁5且上部頁形成頁7。根據(jù)頁的編號(從頁0到頁 7)以數(shù)字次序?qū)⒋鎯ζ鲉卧幊獭?br> 圖20G的表格涉及執(zhí)行奇/偶編程的結(jié)構(gòu)。對于連接到字線WL0的偶數(shù)位線上的存 儲器單元，下部頁形成頁0且上部頁形成頁4。對于連接到字線WLO的奇數(shù)位線上的存 儲器單元，下部頁形成頁1且上部頁形成頁5。對于連接到字線WL1的偶數(shù)位線上的存 儲器單元，下部頁形成頁2且上部頁形成頁8。對于連接到字線WL1的奇數(shù)位線上的存 儲器單元，下部頁形成頁3且上部頁形成頁9。對于連接到字線WL2的偶數(shù)位線上的存 儲器單元，下部頁形成頁6且上部頁形成頁12。對于連接到字線WL2的奇數(shù)位線上的
存儲器單元，下部頁形成頁7且上部頁形成頁13。對于連接到字線WL3的偶數(shù)位線上 的存儲器單元，下部頁形成頁IO且上部頁形成頁14。對于連接到字線WL3的奇數(shù)位線 上的存儲器單元，下部頁形成頁11且上部頁形成頁15。根據(jù)頁的編號(從頁0到頁15) 以數(shù)字次序?qū)⒋鎯ζ鲉卧幊?。最終，可通過以下方式實施具有偶數(shù)和奇數(shù)位線兩者的 每個結(jié)構(gòu)所有偶數(shù)位線物理上一起位于(例如)芯片左側(cè)，且所有奇數(shù)位線一起位于 (例如)芯片右側(cè)。
請注意，在圖20A-G的實施例中，沿著NAND串從源極側(cè)向漏極側(cè)將存儲器單元編 程。此外，表格只描繪了具有四個字線的實施例。表格內(nèi)描繪的各種方法可應(yīng)用于具有 多于或少于四個字線的系統(tǒng)。使用奇/偶編程的結(jié)構(gòu)的實例可參看第6,522,580號和第 6,643,188號美國專利，所述兩個專利的全文均以引用的形式并入本文中。關(guān)于使用所有 位線編程的結(jié)構(gòu)的更多信息可參看以下以全文引用的形式并入的美國專利文獻(xiàn)美國專 利申請案公開案US 2004/0057283、美國專利申請案公開案US 2004/0060031、美國專利 申請案公開案US 2004/0057285、美國專利申請案公開案US 2004/0057287、美國專利申 請案公開案US 2004/0057318、美國專利6,771,536和美國專利6,781,877。
一般來說，將所有位線一起編程的結(jié)構(gòu)將從所有位線一起讀取數(shù)據(jù)。類似地，將奇 數(shù)位線和偶數(shù)位線單獨(dú)編程的結(jié)構(gòu)一般將單獨(dú)讀取奇數(shù)位線和偶數(shù)位線。然而，此種限 制不是必需的。本文中描述的用于讀取數(shù)據(jù)的技術(shù)可與所有位線編程或奇/偶位線編程一 起使用。
圖21是描述用于從非易失性存儲器單元讀取數(shù)據(jù)的一個實施例的流程圖。以上相對 于感測模塊進(jìn)行的討論論述了如何從特定位線讀取數(shù)據(jù)。圖21提供系統(tǒng)級的讀取過程。 在步驟800處，響應(yīng)于對讀取數(shù)據(jù)的請求而針對特定頁執(zhí)行讀取操作(步驟798)。在一 個實施例中，當(dāng)編程頁的數(shù)據(jù)時，系統(tǒng)也將產(chǎn)生誤差校正碼(ECC)，且與數(shù)據(jù)頁一起寫 入那些ECC。 ECC技術(shù)在此項技術(shù)中是眾所周知的。所使用的ECC過程可包含此項技 術(shù)中已知的任何合適的ECC過程。當(dāng)從頁中讀取數(shù)據(jù)時，將使用ECC來確定數(shù)據(jù)中是 否存在任何誤差(步驟802)?？蓪τ诳刂破鳌顟B(tài)機(jī)或系統(tǒng)中的其它位置執(zhí)行ECC過程。 如果數(shù)據(jù)中不存在任何誤差，則在步驟804處將數(shù)據(jù)報告給用戶。舉例來說，將經(jīng)由數(shù) 據(jù)I/O線320把數(shù)據(jù)傳送給控制器或主機(jī)。如果在步驟802處發(fā)現(xiàn)誤差，則確定誤差是 否可校正(步驟806)。誤差可能是因為浮動?xùn)艠O到浮動?xùn)艠O的耦合效應(yīng)或者可能是因為 其它物理機(jī)制。各種ECC方法能夠校正一組數(shù)據(jù)中的預(yù)定數(shù)目的誤差。如果ECC過程 可校正所述數(shù)據(jù)，則在步驟808中使用ECC過程校正所述數(shù)據(jù)，且在步驟810中將校正
后的數(shù)據(jù)報告給用戶。如果數(shù)據(jù)無法通過ECC過程校正，則在步驟820中執(zhí)行數(shù)據(jù)恢復(fù) 過程。在有些實施例中，將在步驟820之后執(zhí)行ECC過程。下文描述關(guān)午數(shù)據(jù)恢復(fù)過程 的更多細(xì)節(jié)。在恢復(fù)數(shù)據(jù)之后，在步驟822處報告所述數(shù)據(jù)。請注意，圖21的過程可與 使用所有位線編程或奇/偶位線編程而編程的數(shù)據(jù)一起使用。
圖22是描述用于針對頁執(zhí)行讀取操作的過程(參看21的步驟800)的一個實施例 的流程圖?？舍槍Π瑓^(qū)塊的所有位線、僅區(qū)塊中的奇數(shù)位線、僅區(qū)塊中的偶數(shù)位線或 區(qū)塊的其它位線子組的頁執(zhí)行圖22的過程。在步驟840中，向與所述頁相關(guān)聯(lián)的適當(dāng)字 線施加讀取參考電壓Vra。在步驟842中，對與頁相關(guān)聯(lián)的位線進(jìn)行感測，以基于向?qū)ぶ?的存儲器單元的控制柵極施加Vra而確定所述尋址的存儲器單元是導(dǎo)通還是不導(dǎo)通。導(dǎo) 通的位線表示存儲器單元被開啟；因此，那些存儲器單元的閾值電壓在Vra以下(例如， 在狀態(tài)E下)。在步驟844中，將對位線的感測的結(jié)果存儲在那些位線的適當(dāng)鎖存器中。 在步驟846中，向與正被讀取的頁相關(guān)聯(lián)的字線施加讀取參考電壓Vrb。在步驟848中， 如上所述感測位線。在步驟850中，將結(jié)果存儲在位線的適當(dāng)鎖存器中。在步驟852中， 將讀取參考電壓Vrc施加到與所述頁相關(guān)聯(lián)的字線。在步驟854中，如上所述對位線進(jìn) 行感測以確定存儲器單元是否導(dǎo)通。在步驟856中，將來自感測步驟的結(jié)果存儲在位線 的適當(dāng)鎖存器中。在步驟858中，確定用于每個位線的數(shù)據(jù)值。舉例來說，如果存儲器 單元在Vra處導(dǎo)通，則存儲器單元處于狀態(tài)E。如果存儲器單元在Vrb處導(dǎo)通但不在Vra 處導(dǎo)通，則存儲器單元處于狀態(tài)A。如果存儲器單元在Vrc處導(dǎo)通但不在Vra和Vrb處 導(dǎo)通，則存儲器單元處于狀態(tài)B。如果存儲器單元不在Vra、 Vrb或Vrc處導(dǎo)通，則存儲 器單元處于狀態(tài)C。在一個實施例中，通過處理器392確定數(shù)據(jù)值。在步驟860中，處 理器392將把經(jīng)確定的數(shù)據(jù)值存儲在每個位線的適當(dāng)鎖存器中。在其它實施例中，可能 以不同的次序?qū)Ω鞣N電平(Vra、 Vrb和Vrc)進(jìn)行感測。
圖23包含描述用于恢復(fù)數(shù)據(jù)的過程(步驟820)的一個實施例的流程圖。由于浮動 柵極到浮動?xùn)艠O的耦合效應(yīng)，數(shù)據(jù)可能包含誤差。圖23的過程試圖在補(bǔ)償浮動?xùn)艠O到浮 動?xùn)艠O的耦合效應(yīng)的同時讀取數(shù)據(jù)。補(bǔ)償包含觀察相鄰字線，并確定對相鄰字線的前段 編程如何產(chǎn)生浮動?xùn)艠O到浮動?xùn)艠O的耦合效應(yīng)。舉例來說，當(dāng)讀取字線WLn上的數(shù)據(jù)時， 過程將也讀取字線WLn+l的數(shù)據(jù)。如果字線WLn+l上的數(shù)據(jù)干擾了 WLn上的數(shù)據(jù)， 則讀取過程將對所述干擾進(jìn)行補(bǔ)償。 一般來說，此處提出的方法使用對作為相鄰字線上 的存儲器單元的狀態(tài)的函數(shù)的讀取參考電壓的不同偏移(例如，0V、0.1 V、0.2V、0.3V)。
圖23中描繪的過程適用于上文相對于圖17描述的全序列編程，其中一個邏輯頁的
兩個位存儲在每個單元中且將被一起讀取和報告出。如果相鄰字線上的存儲器單元處于 狀態(tài)E，則將不存在浮動?xùn)艠O到浮動?xùn)艠O的耦合效應(yīng)。如果相鄰字線上的存儲器單元處 于狀態(tài)A,則將存在較小的耦合效應(yīng)。如果相鄰字線上的存儲器單元處于狀態(tài)B，則將 存在中等的浮動?xùn)艠O到浮動?xùn)艠O的耦合效應(yīng)。如果相鄰字線上的存儲器單元處于狀態(tài)C， 則將存在較大的浮動?xùn)艠O到浮動?xùn)艠O的耦合效應(yīng)。由相鄰字線導(dǎo)致的確切耦合效應(yīng)因陣 列實施方案的不同而不同，且可通過將裝置特征化而確定。在一個實施例中，因處于狀 態(tài)A的相鄰單元引起的浮動?xùn)艠O到浮動?xùn)艠O的耦合效應(yīng)是閾值電壓的視在的0.1伏移位。 因處于狀態(tài)B的相鄰存儲器單元引起的浮動?xùn)艠O到浮動?xùn)艠O的耦合效應(yīng)是閾值電壓的視 在的0.2伏移位。因處于狀態(tài)C的相鄰存儲器單元引起的浮動?xùn)艠O到浮動?xùn)艠O的耦合效 應(yīng)是閾值電壓的視在的0.3伏移位。本文中描述的技術(shù)并不局限于這種效應(yīng)的任何一組 值且將基于實施方案而改變。
圖23中的步驟870包含針對相鄰字線WLn+l執(zhí)行讀取操作。這包含針對相鄰字線 執(zhí)行圖22的過程。舉例來說，如果正在讀取字線WL1中的頁，則步驟870包含對字線 WL2執(zhí)行圖22的過程。步驟870的結(jié)果在步驟872中存儲在適當(dāng)?shù)逆i存器中。在有些 實施例中，針對WLn+l執(zhí)行的讀取操作導(dǎo)致確定實際數(shù)據(jù)存儲在WLn+l上。在其它 實施例中，針對WLn+l執(zhí)行的讀取操作導(dǎo)致確定WLn+l上的電荷電平，其可能會或 可能不會準(zhǔn)確地反映存儲在WLn+l上的數(shù)據(jù)。在步驟874中，在正常讀取點(diǎn)處針對相 關(guān)字線WLn執(zhí)行讀取操作。這包含使用Vra、 Vrb和Vrc執(zhí)行圖22的過程。在有些實施 例中，用來讀取WLn+l的電平和/或電平數(shù)目可能并不與起初用來讀取WLn的電平和/ 或電平數(shù)目恰好相同，且浮動?xùn)艠O閾值的某一近似值便足以用于WLn校正目的。將步驟 874的結(jié)果存儲在具有已確定(在步驟870中)相鄰單元WLn+l處于狀態(tài)E的存儲器 單元的位線的適當(dāng)鎖存器中。對于其它位線，將忽視數(shù)據(jù)。在步驟878中，將通過使用 讀取點(diǎn)第一組偏移對相關(guān)字線執(zhí)行讀取操作。也就是說，將執(zhí)行圖22的過程；然而，系 統(tǒng)不是使用Vra、 Vrb和Vrc，而是將使用Vra+0.1 V、 Vrb + 0.1 V和Vrc + 0.1 V。在步 驟888中，將存儲步驟878的結(jié)果以用于具有擁有處于狀態(tài)A的相鄰存儲器單元(例如， WLn+l)的存儲器單元的位線。其它位線的數(shù)據(jù)將被忽視。在步驟882中，將使用第二 偏移針對相關(guān)字線執(zhí)行讀取操作。將執(zhí)行圖22的過程；然而，讀取參考點(diǎn)將為Vra+0.2 V、 Vrb + 0.2 V和Vrc + 0.2 V。在步驟884中，將把步驟882的結(jié)果存儲在具有處于狀態(tài) B的相鄰單元(例如，WLn+l)的存儲器單元的那些位線的鎖存器中。在步驟886中， 將使用第三偏移對相關(guān)字線執(zhí)行讀取操作。因此，圖22的過程將使用Vra+0.3 V、 Vrb+ 0.3 V和Vrc + 0.3 V作為讀取比較點(diǎn)。在步驟880處，將存儲步驟886的結(jié)果以用于具 有擁有處于狀態(tài)C的相鄰單元(例如，WLii+l)的存儲器單元的那些位線。
在以上論述中，將圖23的過程作為圖21的數(shù)據(jù)恢復(fù)步驟820的一部分來執(zhí)行。在 另一實施例中，圖23的過程可用作響應(yīng)于對讀取數(shù)據(jù)的請求而執(zhí)行的初始讀取過程。
圖24是說明可針對區(qū)塊的所有字線(除了待編程的最后字線)而執(zhí)行數(shù)據(jù)恢復(fù)過程 (圖23的方法)的流程圖。舉例來說，如果存在X+l個字線，則可針對字線WL0到 WLx—l使用恢復(fù)過程。將沒有必要對字線WLx (例如，最接近漏極的字線)執(zhí)行恢復(fù) 過程，因為字線不具有在其之后編程的將導(dǎo)致浮動?xùn)艠O到浮動?xùn)艠O的耦合效應(yīng)的相鄰字 線。雖然圖24展示循序地針對所有字線執(zhí)行恢復(fù)過程的實施例，但在上文相對于圖21 描述的一個實施例中，可在單獨(dú)時間針對字線執(zhí)行恢復(fù)過程，且只有在存在無法校正的 ECC誤差時才執(zhí)行。
圖22和圖23的上述方法是針對圖17的存儲一個邏輯頁的兩個位的全序列編程而論 述的。當(dāng)讀取根據(jù)圖18的存儲來自兩個邏輯頁中的每一者的一個位的兩步驟過程而編程 的數(shù)據(jù)時可對這些過程略作修改。舉例來說，當(dāng)執(zhí)行標(biāo)準(zhǔn)讀取過程(圖21的步驟800) 時，讀取下部頁將需要向存儲器單元的控制柵極施加Vra和Vrc，在那些讀取點(diǎn)感測以便 為下部頁確定數(shù)據(jù)是處于狀態(tài)E/C (數(shù)據(jù)1)還是狀態(tài)A/B (數(shù)據(jù)0)。因此，將通過只針 對下部頁讀取執(zhí)行步驟840、 842、 844和步驟852 — 860而修改圖22。為了執(zhí)行對上部 頁的讀取，將使用讀取比較點(diǎn)Vrb來確定上部頁數(shù)據(jù)是用于狀態(tài)E/A (數(shù)據(jù)1)還是狀態(tài) B/C (數(shù)據(jù)0)。因此，對于上部頁讀取，將修改圖22的過程以只執(zhí)行步驟846、 848、 850、 858和860。此外，當(dāng)恢復(fù)數(shù)據(jù)(步驟820)時，過程將執(zhí)行圖25的方法以針對下部頁 恢復(fù)數(shù)據(jù)，且執(zhí)行圖26的過程以針對上部頁恢復(fù)數(shù)據(jù)。
在圖25的步驟930中，根據(jù)圖22的方法針對相鄰字線WLn+l執(zhí)行讀取操作。在 有些實施例中，對WLn+l執(zhí)行的讀取操作導(dǎo)致確定實際數(shù)據(jù)存儲在WLn+l上。在其 它實施例中，對WLn+l執(zhí)行的讀取操作導(dǎo)致確定存儲在WLn+l上的電荷電平，其可 能會或可能不會正確地反映存儲在WLn+l上的數(shù)據(jù)。在步驟932中，將所述讀取操作 的結(jié)果存儲在適當(dāng)?shù)逆i存器中。在步驟934中，向字線施加讀取參考電壓Vra。在步驟 936中，感測位線的數(shù)據(jù)。在步驟938中，將結(jié)果存儲在適當(dāng)?shù)逆i存器中。在步驟940 中，向字線施加讀取參考電壓Vrc。在步驟942中，如上所述感測數(shù)據(jù)。在步驟944中， 將針對與以狀態(tài)E存儲數(shù)據(jù)的相鄰單元相關(guān)聯(lián)的位線存儲感測步驟942的結(jié)果。在步驟 946中，將向正被讀取的頁的字線施加Vrc加上第一偏移(例如，0.1伏或另一合適的值)。
在步驟948中，將如上所述感測數(shù)據(jù)。在步驟950中，將針對與以狀態(tài)A存儲數(shù)據(jù)的相 鄰單元相關(guān)聯(lián)的位線存儲步驟948的結(jié)果。將拋棄其它位線的數(shù)據(jù)。在步驟952中，將 向與正被讀取的頁相關(guān)聯(lián)的字線施加Vrc加上第二偏移(例如，0.2伏或另一合適的值)。 在步驟954中，將如上所述使用感測模塊來感測數(shù)據(jù)。在步驟956中，將針對與以狀態(tài) B存儲數(shù)據(jù)的相鄰單元相關(guān)聯(lián)的位線存儲步驟954的結(jié)果。在步驟958中，將向與正被 讀取的頁相關(guān)聯(lián)的字線施加Vrc加上第三偏移(0.3伏或其它合適的值)。在步驟960中， 將如上所述使用感測模塊來感測數(shù)據(jù)。在步驟962中，將針對與以狀態(tài)C存儲數(shù)據(jù)的相 鄰單元相關(guān)聯(lián)的那些位線來存儲步驟960的結(jié)果。在步驟964中，處理器392將基于從 感測步驟存儲的數(shù)據(jù)來確定數(shù)據(jù)值。在步驟966中，來自步驟964的確定的數(shù)據(jù)值將存 儲在鎖存器中，以便最終傳送給請求所讀取數(shù)據(jù)的用戶。在另一實施例中，可在步驟962 與964之間執(zhí)行與狀態(tài)A相關(guān)聯(lián)的步驟934 — 938。
請注意，在圖25描述的過程中，只向Vrc應(yīng)用偏移以將狀態(tài)B與狀態(tài)C分離。暗 地假設(shè)當(dāng)在Vra處讀取時不需要偏移，因為擦除狀態(tài)的通常為負(fù)的閾值雖然受到WLn+l 的影響，但與狀態(tài)A充分遠(yuǎn)地隔開，因而不需要校正。雖然這對于當(dāng)代的存儲器是一個 實際的假設(shè)，但其對于未來代的存儲器可能并不相符，且在步驟940之前可能不向Vra 添加在步驟946 — 962中相對于Vrc描述的偏移過程。
當(dāng)在步驟964中確定數(shù)據(jù)值時，如果存儲器單元響應(yīng)于Vra而導(dǎo)通，則下部頁數(shù)據(jù) 是"1"。如果存儲器單元不響應(yīng)于Vra而導(dǎo)通，且不響應(yīng)于Vrc(或Vrc加上適當(dāng)?shù)钠? 而導(dǎo)通，則下部頁數(shù)據(jù)也是"l"。如果存儲器單元不響應(yīng)于Vra而導(dǎo)通，但確實響應(yīng)于 Vrc (或Vrc加上適當(dāng)?shù)钠?而導(dǎo)通，則下部頁數(shù)據(jù)是"0"。
用圖26的過程針對上部頁來讀取或恢復(fù)數(shù)據(jù)。在步驟1000中，使用圖22的方法針 對相鄰字線WLn+l執(zhí)行讀取操作。在有些實施例中，針對WLn+l執(zhí)行的讀取操作導(dǎo) 致確定實際數(shù)據(jù)存儲在WLn+l上。在其它實施例中，針對WLn+l執(zhí)行的讀取操作導(dǎo) 致確定WLn+l上的電荷電平，其可能會或可能不會準(zhǔn)確地反映存儲在WLn+l上的數(shù) 據(jù)。在步驟1002中，步驟1000的結(jié)果存儲在每個位線的適當(dāng)鎖存器中。在步驟1004中， 向與正被讀取的頁相關(guān)聯(lián)的字線施加讀取參考電壓Vrb。在步驟1006中，如上所述使用 感測模塊來感測數(shù)據(jù)。在步驟1008中，針對與以狀態(tài)E存儲數(shù)據(jù)的相鄰存儲器單元相關(guān) 聯(lián)的那些位線存儲步驟1006的結(jié)果。在步驟1010中，向字線施加Vrb加上第一偏移(例 如，O.l伏或其它某一合適的值)。在步驟1012中，如上所述感測數(shù)據(jù)。在步驟1014中， 針對與以狀態(tài)A存儲數(shù)據(jù)的存儲器單元相關(guān)聯(lián)的那些位線存儲來自步驟1012的結(jié)果。在
步驟1016中，向與正被讀取的頁相關(guān)聯(lián)的字線施加Vrb加上第二偏移(例如，0.2伏或 另一合適的值)。在步驟1018中，如上所述感測數(shù)據(jù)。在步驟1020中，針對與處于狀態(tài) B的相鄰單元相關(guān)聯(lián)的那些位線存儲來自步驟1018的結(jié)果。在步驟1022中，向與正被 讀取的頁相關(guān)聯(lián)的字線施加Vrb加上第三偏移(0.3伏或另一合適的值)。在步驟1024中， 如上所述感測數(shù)據(jù)。在步驟1026中，針對與以狀態(tài)C存儲數(shù)據(jù)的相鄰存儲器單元相關(guān)聯(lián) 的那些位線存儲步驟1024的結(jié)果。在步驟1028中，處理器392基于所存儲的感測數(shù)據(jù) 來確定數(shù)據(jù)值。如果存儲器單元響應(yīng)于Vrb (或Vrb加上適當(dāng)偏移)而開啟，則上部頁數(shù) 據(jù)是"1"。如果存儲器單元不響應(yīng)于Vrb (或Vrb加上適當(dāng)偏移)而開啟，則上部頁數(shù)據(jù) 是"0"。在步驟1030中，將由處理器392確定的數(shù)據(jù)值存儲在數(shù)據(jù)鎖存器中以便傳送給 用戶。
在另一實施例中，不是使用圖25和圖26的方法來恢復(fù)數(shù)據(jù)，而是可對響應(yīng)于讀取 數(shù)據(jù)的請求而執(zhí)行的初始數(shù)據(jù)讀取使用圖25和圖26的方法。
圖25和圖26用于讀取使用圖18的上部頁和下部頁過程進(jìn)行編程的數(shù)據(jù)。圖25和 圖26的這兩種方法可用來讀取通過所有位線編程或奇數(shù)/偶數(shù)位線編程而編程的數(shù)據(jù)。 當(dāng)與所有位線編程一起使用時，同時讀取所有位線。當(dāng)與奇數(shù)/偶數(shù)位線編程一起使用時， 在第一時間同時讀取偶數(shù)位線，且在不同時間同時讀取奇數(shù)位線。
圖27_圖36描述用來讀取根據(jù)與圖19A—圖19C相關(guān)聯(lián)的方法編程的數(shù)據(jù)的過程。 圖27的過程可實施為在使用ECC之前、與使用ECC分開和/或結(jié)合使用ECC而響應(yīng)于 對特定的一個或一個以上頁(或其它分組)的數(shù)據(jù)的讀取請求而執(zhí)行的用于讀取數(shù)據(jù)的 總體過程。在其它實施例中，圖27的過程可作為圖21的數(shù)據(jù)恢復(fù)步驟820的一部分而 執(zhí)行。當(dāng)讀取根據(jù)圖19的過程編程的數(shù)據(jù)時，可在將相關(guān)單元的上部頁編程時，校正因 對相鄰單元的下部頁編程而導(dǎo)致的浮動?xùn)艠O到浮動?xùn)艠O的耦合所產(chǎn)生的任何擾動。因此，
當(dāng)試圖補(bǔ)償來自相鄰單元的浮動?xùn)艠O到浮動?xùn)艠O的耦合效應(yīng)時，所述過程只需要考慮到 因?qū)ο噜弳卧纳喜宽摼幊潭鴮?dǎo)致的耦合效應(yīng)。因此，在圖27的步驟1060中，所述過 程讀取相鄰字線的上部頁數(shù)據(jù)。如果相鄰字線的上部頁未被編程(步驟1062)，則可讀 取考慮下的頁而無需補(bǔ)償浮動?xùn)艠O到浮動?xùn)艠O耦合效應(yīng)(步驟1064)。如果相鄰字線的 上部頁已編程(步驟1062)，則應(yīng)當(dāng)在步驟1066中使用對浮動?xùn)艠O到浮動?xùn)艠O的耦合效 應(yīng)的某種補(bǔ)償來讀取考慮中的頁。在有些實施例中，對相鄰字線執(zhí)行的讀取操作導(dǎo)致確 定相鄰字線上的電荷電平，其可能會或可能不會準(zhǔn)確地反映存儲在其上的數(shù)據(jù)。
在一個實施例中，實施圖19的編程過程的存儲器陣列將保留一組存儲器單元以存儲 一個或一個以上旗標(biāo)。舉例來說，可使用一列存儲器單元來存儲指示各行存儲器單元的 下部頁是否已經(jīng)編程的旗標(biāo)，且使用另一列存儲器單元來指示各行存儲器單元的上部頁 是否已經(jīng)編程的旗標(biāo)。在有些實施例中，可使用冗余單元來存儲旗標(biāo)的副本。通過檢驗 適當(dāng)?shù)钠鞓?biāo)，可確定相鄰字線的上部頁是否已被編程。關(guān)于此種旗標(biāo)和用于編程的過程 的更多細(xì)節(jié)可參看Shibata等人的第6，657，891號美國專利"Semiconductor Memory Device For Storing Multi-Valued Data",所述專利的全文以引用的形式并入本文中。
圖28描述用于讀取相鄰字線的上部頁數(shù)據(jù)的過程(圖27的步驟1060)的一個實施 例。在步驟1100中，向與正被讀取的頁相關(guān)聯(lián)的字線施加讀取參考電壓Vrc。在步驟1102 處，如上所述感測位線。在步驟1104處，將步驟1102的結(jié)果存儲在適當(dāng)?shù)逆i存器中。 選擇首先以Vrc讀取以便唯一地確定上部頁數(shù)據(jù)，因為下部頁數(shù)據(jù)將通常己寫入WLn+l 中，且在Vm或Vrb處的讀取將不會保證獲得唯一的結(jié)果，因為分布750 (圖19C)可能 會覆蓋這些值。
在步驟1106中，系統(tǒng)檢驗指示與正被讀取的頁相關(guān)聯(lián)的上部頁編程的旗標(biāo)。在一個 實施例中，如果未設(shè)定旗標(biāo)，則存儲旗標(biāo)的存儲器單元將以狀態(tài)E存儲數(shù)據(jù)，如果設(shè)定 了旗標(biāo)，則存儲旗標(biāo)的存儲器單元將以狀態(tài)C存儲數(shù)據(jù)。因此，當(dāng)在步驟1102處感測所 述特定存儲器單元時，如果存儲器單元導(dǎo)通(開啟)，則存儲器單元不以狀態(tài)C存儲數(shù)據(jù)， 且不設(shè)定旗標(biāo)。如果存儲器單元不導(dǎo)通，則在步驟1106中假設(shè)存儲器單元指示上部頁已 被編程。
在另一其它實施例中，旗標(biāo)可以字節(jié)存儲。不是以狀態(tài)C存儲所有的位，而是字節(jié) 將包含唯一的8位代碼，其代表旗標(biāo)且對于狀態(tài)機(jī)312而言是已知的，使得8位代碼具 有至少一個處于狀態(tài)E的位、至少一個處于狀態(tài)A的位、至少一個處于狀態(tài)B的位以及 至少一個處于狀態(tài)C的位。如果上部頁尚未編程，則存儲器單元的字節(jié)將全部處于狀態(tài) E。在一個實施例中，通過檢驗存儲代碼的字節(jié)的存儲器單元中是否有任一者不響應(yīng)于 Vrc而開啟，來執(zhí)行步驟1106。在另一實施例中，步驟1106包含對存儲旗標(biāo)的存儲器單 元的字節(jié)進(jìn)行尋址和讀取，以及將數(shù)據(jù)發(fā)送到狀態(tài)機(jī)，所述狀態(tài)機(jī)將驗證存儲在存儲器 單元中的代碼是否與狀態(tài)機(jī)預(yù)期的代碼匹配。如果是的話，狀態(tài)機(jī)推斷上部頁已被編程。
如果尚未設(shè)定旗標(biāo)(步驟1108)，則圖28的過程以上部頁尚未編程的結(jié)論終止。如 果已經(jīng)設(shè)定旗標(biāo)(步驟1108)，則假設(shè)上部頁已被編程，且在步驟1120處向與正被讀取 的頁相關(guān)聯(lián)的字線施加讀取電壓Vrb。在步驟1122處，如上所述感測位線。在步驟1124 中，將步驟1122的結(jié)果存儲在適當(dāng)?shù)逆i存器中。在步驟1126中，向與正被讀取的頁相
關(guān)聯(lián)的字線施加讀取參考電壓Vra。在步驟1128中，感測位線。在步驟1130中，將步驟 1128的結(jié)果存儲在適當(dāng)?shù)逆i存器中。在步驟1132中，處理器392基于三個感測步驟1102、 1122和1128的結(jié)果確定由正被讀取的每個存儲器單元存儲的數(shù)據(jù)值。在步驟1134處， 將在步驟1132中確定的數(shù)據(jù)值存儲在適當(dāng)?shù)臄?shù)據(jù)鎖存器中以供最終傳送給用戶。在步驟 1132中，處理器392使用眾所周知的簡單的邏輯技術(shù)依據(jù)所選擇的具體狀態(tài)確定上部頁 和下部頁數(shù)據(jù)的值。舉例來說，對于圖19中描述的編碼，下部頁數(shù)據(jù)為VrM (當(dāng)以Vrb 讀取時存儲的值的補(bǔ)碼)，且上部頁數(shù)據(jù)為Vra* "或"(Vrb "與"Vrc*)。圖20的過程雖 然在此處描述為用于讀取WLn+l，但其也可用來如下所述讀取WLn。當(dāng)用來如圖27的 步驟1160中一樣讀取WLn+l時，所需的并不僅是數(shù)據(jù)，而是確定上部頁數(shù)據(jù)的存在。 使用以下在圖31中描述的方法來作出所述確定。應(yīng)注意，當(dāng)讀取WLn+l時針對Vra、 Vrb和Vrc選擇的值可能與當(dāng)讀取WLn時選擇的值不同。
圖29是描述用于讀取關(guān)注中的字線的數(shù)據(jù)的過程的一個實施例的流程圖，此時系統(tǒng) 不需要補(bǔ)償來自相鄰字線的浮動?xùn)艠O到浮動?xùn)艠O的耦合(參看圖27的步驟1064)。在步 驟1150中，確定讀取是否針對與關(guān)注中的字線相關(guān)聯(lián)的上部頁或下部頁。如果讀取是針 對下部頁，則在步驟1152中向與正被讀取的頁相關(guān)聯(lián)的字線施加讀取參考電壓Vrb。在 步驟1154中，感測位線。在步驟1156中，將感測步驟1154的結(jié)果存儲在適當(dāng)?shù)逆i存器 中。在步驟1158中，檢驗旗標(biāo)以確定頁中是否含有上部頁數(shù)據(jù)。如果沒有旗標(biāo)，則任何 存在的數(shù)據(jù)均將處于中間狀態(tài)，且Vrb是不正確的閾值，且過程在步驟1160處繼續(xù)。在 步驟1160中，向字線施加Vra，在步驟1162處重新感測位線，且在步驟1164中存儲結(jié) 果。在步驟1166 (在步驟1164或步驟1158之后)，如果設(shè)定了旗標(biāo)，處理器392確定要 存儲的數(shù)據(jù)值。在一個實施例中，當(dāng)讀取下部頁時，如果存儲器單元響應(yīng)于施加到字線 的Vrb (或Vra)而開啟，則下部頁數(shù)據(jù)為"1";否則，下部頁數(shù)據(jù)為"0"。
如果確定頁地址對應(yīng)于上部頁(步驟1150)，則在步驟1170處執(zhí)行上部頁讀取過程。 在一個實施例中，步驟1170的上部頁讀取過程包含與圖28中描述的相同的方法，其包 含讀取旗標(biāo)和全部三種狀態(tài)，因為可針對讀取或另一原因?qū)ぶ肺磳懭氲纳喜宽摗?br> 圖30描繪用于讀取數(shù)據(jù)并同時補(bǔ)償浮動?xùn)艠O到浮動?xùn)艠O的耦合效應(yīng)的過程(參看圖 27的步驟1066)的一個實施例的流程圖。在圖30的步驟1200中，系統(tǒng)確定是否使用偏 移來補(bǔ)償浮動?xùn)艠O到浮動?xùn)艠O的耦合。這針對每個位線單獨(dú)執(zhí)行。適當(dāng)?shù)奶幚砥?92將 基于來自相鄰字線的數(shù)據(jù)而確定哪些位線需要使用偏移。如果相鄰字線處于狀態(tài)E或B (或具有明顯指示狀態(tài)E或B的電荷)，則正被讀取的特定字線不需要補(bǔ)償浮動?xùn)艠O到浮
動?xùn)艠O的耦合效應(yīng)。假設(shè)是，如果其處于狀態(tài)E，則其未導(dǎo)致任何耦合，因為閾值由于 寫入當(dāng)前字線而未移動。如果其處于狀態(tài)B，則其從B'到達(dá)該點(diǎn)，且從B'到B的移動是 較小的且可忽略。在一個實施例中，步驟1200的過程可與步驟1060同時執(zhí)行。舉例來 說，圖31提供解釋用以執(zhí)行對是否針對特定位線使用偏移的確定的步驟的圖表。第一步 驟是使用Vra執(zhí)行讀取過程。第二步驟是使用Vrb執(zhí)行讀取。當(dāng)以Vra讀取時，如果存 儲器單元處于狀態(tài)E，則鎖存器存儲l，且如果存儲器單元處于狀態(tài)A、 B、或C，則鎖 存器存儲O。當(dāng)以Vrb讀取時，鎖存器將針對狀態(tài)E和A存儲1，且針對狀態(tài)B和C存 儲0。圖31的第三步驟包含用來自步驟1的結(jié)果對來自第二步驟的反轉(zhuǎn)結(jié)果執(zhí)行"異或" 操作。在第四步驟中，使用Vrc在字線處執(zhí)行讀取。鎖存器針對狀態(tài)E、 A和B存儲1， 且針對狀態(tài)C存儲0。在第五步驟中，通過邏輯"與"操作來操作步驟4和步驟3的結(jié) 果。請注意，步驟l、 2和4可作為圖28的一部分而執(zhí)行?？赏ㄟ^指定硬件或通過處理 器392來執(zhí)行圖31的步驟3和5。如果不需要偏移，則以1將步驟5的結(jié)果存儲在鎖存 器中，如果需要偏移，則與存儲O。使用偏移來補(bǔ)償浮動?xùn)艠O到浮動?xùn)艠O的耦合。因此， 對于那些在WLn上讀取且在WLn+ 1上具有處于A或C狀態(tài)的相鄰存儲器單元的單元， 將需要讀取偏移。這個方法只需要一個鎖存器來確定是否校正WLn，相比之下，先前方 法存儲來自WLn+l的完整數(shù)據(jù)，從而需要兩個或兩個以上鎖存器。
回頭看圖30的步驟1202，確定正被讀取的頁是上部頁還是下部頁。如果正被讀取 的是下部頁，則向與正被讀取的頁相關(guān)聯(lián)的字線施加Vrb (步驟1204)。請注意，對于圖 19描述的雙態(tài)編碼，以Vrb進(jìn)行讀取足以確定下部頁數(shù)據(jù)，相比之下，在圖17和18描 述的雙態(tài)編碼中，使用以Vrb進(jìn)行的讀取來確定上部頁數(shù)據(jù)。在步驟1206中，感測位線。 在步驟1208中，將步驟1206的結(jié)果存儲在與位線相關(guān)聯(lián)的適當(dāng)鎖存器中。在步驟1210 中，向正被讀取的字線施加Vrb加上偏移。在步驟1212中，感測位線。在步驟1214中， 使用步驟1212的感測結(jié)果來覆寫在步驟1208中針對在步驟1200處確定使用偏移的位線 而存儲的結(jié)果。如果確定特定位線不必須使用偏移，則不存儲來自步驟1212的數(shù)據(jù)。在 步驟1216中，處理器392將針對下部頁確定數(shù)據(jù)是1還是0。如果存儲器單元響應(yīng)于Vrb (或，如果適當(dāng)?shù)脑挒閂rb加上偏移)而開啟，則下部頁數(shù)據(jù)為1;否則，下部頁數(shù)據(jù)為 0。在步驟1218處，將下部頁數(shù)據(jù)存儲在適當(dāng)鎖存器中以便傳送給用戶。
如果在步驟1202處確定正被讀取的頁是上部頁，則在步驟1220處執(zhí)行上部頁校正 過程。圖32提供描述上部頁校正過程的流程圖。在圖32的步驟1250中，向與正被讀取 的頁相關(guān)聯(lián)的字線施加讀取參考電壓Vrc。在步驟1252中，感測位線。在步驟1254中，將感測步驟的結(jié)果存儲在適當(dāng)?shù)逆i存器中。在步驟1256中，向與正被讀取的頁相關(guān)聯(lián)的 字線施加Vrc加上偏移(例如，0.1伏)。在步驟1258中，感測位線。在步驟1260中， 使用感測步驟1258的結(jié)果來覆寫在步驟1254中針對任何需要偏移的位線(參看步驟 1200)而存儲的結(jié)果。在步驟1270中，向字線施加Vrb。在步驟1272中，感測位線。在 步驟1274中，存儲感測步驟1272的結(jié)果。在步驟1276中，向與正被讀取的頁相關(guān)聯(lián)的 字線施加Vrb加上偏移。在步驟1278中，感測位線。在步驟1280中，使用步驟1278的 結(jié)果來覆寫在步驟1274處針對那些需要偏移的位線(參看步驟1200)而存儲的結(jié)果。 在步驟1282中，向與正被讀取的頁相關(guān)聯(lián)的字線施加Vra。在步驟1284中，感測位線。 在步驟1286中，將感測步驟1284的結(jié)果存儲在適當(dāng)?shù)逆i存器中。在步驟1288中，向與 正被讀取的頁相關(guān)聯(lián)的字線施加Vra加上偏移。請注意，在步驟1288、 1280和1256中 使用的偏移是相同的，從而暗地假設(shè)在從狀態(tài)E移動到狀態(tài)A的過程中從對WLn+l的 上部頁的編程耦合到WLii與當(dāng)從狀態(tài)B'移動到C時大約相同。在其它實施例中，偏移 可能不同。在步驟1290中，感測位線。在步驟1292中，使用步驟1290的結(jié)果來覆寫步 驟1286中針對那些需要偏移的位線(參看步驟1200)而存儲的結(jié)果。在有些實施例中， 狀態(tài)E與狀態(tài)A之間的裕度是足夠的，因此與Vm相關(guān)聯(lián)的偏移是不必要的，且可跳過 步驟1288到1292。在步驟1294中，處理器392用與先前相對于圖28描述的相同的方 式或此項技術(shù)中已知的另一方法來確定數(shù)據(jù)值。在步驟1296中，將由處理器392確定的 數(shù)據(jù)值存儲在適當(dāng)?shù)臄?shù)據(jù)鎖存器中，以供傳送給用戶。在其它實施例中，可能改變讀取 (Vrc、 Vrb、 Vra)次序。
在以上相對于圖27的論述中，論述了涉及讀取數(shù)據(jù)頁的實例?？赡?但不需要)對 讀取數(shù)據(jù)的請求將需要讀取多個數(shù)據(jù)頁。在一個實施例中，為了加速讀取多個數(shù)據(jù)頁的 過程，將使讀取過程管線化，使得狀態(tài)機(jī)將在用戶傳輸出前一數(shù)據(jù)頁時執(zhí)行下一頁的感 測。在此種實施方案中，旗標(biāo)獲取過程(參看，例如圖28的步驟1006)可能會中斷管 線化讀取過程。為了避免此種中斷， 一個實施例設(shè)想在讀取給定頁時讀取該頁的旗標(biāo)， 且使用以上提到的有線"或"檢測過程來檢驗旗標(biāo)(而不是讀取旗標(biāo)并將其發(fā)送給狀態(tài) 機(jī))。舉例來說，在圖27的步驟1060 (讀取相鄰字線)期間，所述過程首先使用Vrc作 為參考電壓來讀取數(shù)據(jù)。在此點(diǎn)，如果有線"或"線指示每個狀態(tài)存儲數(shù)據(jù)1，則上部 頁尚未編程；因此，不需要補(bǔ)償，且系統(tǒng)將讀取而不補(bǔ)償浮動?xùn)艠O到浮動?xùn)艠O的耦合(步 驟1064)。如果旗標(biāo)是包含處于每種數(shù)據(jù)狀態(tài)的數(shù)據(jù)的一個字節(jié)的代碼，則至少旗標(biāo)存 儲器單元將具有處于狀態(tài)C的數(shù)據(jù)(如果設(shè)定了旗標(biāo)的話)。如果有線"或"線指示沒有任何存儲器單元具有處于狀態(tài)C的數(shù)據(jù)，則狀態(tài)機(jī)推斷旗標(biāo)尚未設(shè)定；因此，相鄰字線 的上部頁尚未編程，且不需要補(bǔ)償浮動?xùn)艠O耦合。
圖32A是解釋用于如上所述執(zhí)行管線化讀取的一個實施例的時序圖。圖32A描繪兩 個信號。信號1300代表從存儲器系統(tǒng)傳送到控制器(或主機(jī)/用戶)的就緒/忙信號，所 述信號在"低"時指示存儲器系統(tǒng)尚未準(zhǔn)備好在I/O線320上發(fā)送數(shù)據(jù)，且當(dāng)"高"時 指示數(shù)據(jù)可用于傳輸。圖32A展示響應(yīng)于讀取請求的管線化讀取過程，其涉及沿著字線 WLn、 WLn+l、 WLn + 2……的存儲器單元的下部頁和上部頁。信號1300首先包含周期 1300A，其對應(yīng)于等待第一組數(shù)據(jù)準(zhǔn)備就緒傳送給用戶。在周期1300B期間，經(jīng)由I/0線 320將存儲在連接到字線WLn的存儲器單元的下部頁中的數(shù)據(jù)傳出給用戶。在周期1300C 期間，經(jīng)由1/0線320將存儲在連接到字線WLii的存儲器單元的上部頁中的數(shù)據(jù)傳出給 用戶。在下一周期期間，傳出存儲在連接到字線WLn+l的存儲器單元的下部頁中的數(shù) 據(jù)，依此類推。
圖32A的信號1302是對存儲器系統(tǒng)內(nèi)發(fā)生的情況的符號表示。要讀取的第一數(shù)據(jù)是 連接到字線WLn的存儲器單元的下部頁。在周期1302A期間，讀取相鄰字線WLn+l (例如，三個讀取操作—以Vra、 Vrb和Vrc)。在周期1302B中，獲取旗標(biāo)并傳送給狀態(tài) 機(jī)，以確定是否編程上部頁。請注意，因為管線尚未開始，所以狀態(tài)機(jī)可執(zhí)行讀取獲取。 或者，可采用以Vrc進(jìn)行的讀取之后的有線"或"過程來檢驗旗標(biāo)。在步驟1302C中， 在旗標(biāo)狀態(tài)確定有必要時使用補(bǔ)償來讀取WLn的下部頁。在周期1302D期間，將WLn 下部頁數(shù)據(jù)放置在輸出暫存器中。
在周期1302E中，讀取相鄰字線WLn+l (例如，以Vra、 Vrb和Vrc進(jìn)行的三個讀 取操作)。這個步驟可能不需要，因為其之前已經(jīng)進(jìn)行。然而，由于與1302E、 1302F和 1302G相關(guān)聯(lián)的時間通常少于與步驟1300B相關(guān)聯(lián)的時間，所以其可能被執(zhí)行以實現(xiàn)操 作的一致性。此外，在有些實施例中，可能沒有足夠的鎖存器可用于同時保存與WLn和 WLn+l兩者相關(guān)聯(lián)的數(shù)據(jù)。在周期1302F期間，通過在以Vrc進(jìn)行讀取之后執(zhí)行有線 "或"過程而讀取WLn+l的旗標(biāo)，因而避免會使管線停止的全旗標(biāo)獲取。在周期1302G 期間，必要時使用補(bǔ)償來讀取WLn的上部頁。在周期1302H期間，信號1302下降，同 時將WLn上部頁數(shù)據(jù)從內(nèi)部鎖存器傳送到輸出寄存器。
在針對WLn讀取下部和上部頁之后，系統(tǒng)將接著針對WLn+l讀取下部和上部頁， 且依此類推，直到將全部讀取數(shù)據(jù)提供給用戶為止。在周期13021期間，讀取新的相鄰 字線WLn + 2(例如，以Vra、 Vrb和Vrc進(jìn)行的三個讀取操作)。在周期1302J期間，通
過在以Vrc進(jìn)行讀取之后執(zhí)行有線"或"過程來讀取WLn + 2的旗標(biāo)，因而避免會使管 線停止的全旗標(biāo)獲取。在周期1302K期間，必要時使用補(bǔ)償來讀取WLn+l的下部頁。 如上所述，過程將繼續(xù)。在有些實施例中，通過以下方式減少讀取數(shù)目可能是有用的 讀取WLn+l數(shù)據(jù)一次，接下來同時讀取WLn上部和下部頁數(shù)據(jù)并保存上部頁數(shù)據(jù)而不 是稍后重新讀取其。減少讀取步驟的數(shù)目的一個優(yōu)點(diǎn)可為使功率消耗最小化。
以上實施例使用不同參考點(diǎn)處的多個讀取。雖然這提供了用于補(bǔ)償浮動?xùn)艠O到浮動 柵極的耦合的準(zhǔn)確方式，但其會向讀取過程添加額外時間。另一實施例是修改讀出放大 器以添加校正特征。如果可修改讀出放大器以依據(jù)相鄰字線數(shù)據(jù)而感測不同的跳變點(diǎn)， 則單次感測操作將給出最終的校正的數(shù)據(jù)。這個方法可能是可靠的且節(jié)省時間。缺點(diǎn)是 增加了讀出放大器的布局面積。
回頭看圖8，基于讀出放大器600的電容器CSA 652設(shè)定感測跳變點(diǎn)。通過依賴于 來自相鄰字線的數(shù)據(jù)使用SEN模式上的不同電容器而可針對同一感測過程設(shè)定不同的跳 變點(diǎn)。當(dāng)不需要校正時，使用較大電容器。當(dāng)需要校正時，使用較小電容器。圖33描繪 類似于圖8的感測模塊380的感測模塊380'。然而，讀出放大器600'包含額外電容器1382， 其基于來自相鄰字線的數(shù)據(jù)而連接或不連接。電容器1382經(jīng)由晶體管1380連接到SEN 模式。晶體管1380經(jīng)由晶體管1384和柵極530連接到讀出總線532。經(jīng)由讀出總線532 和晶體管1384將來自相鄰字線的數(shù)據(jù)提供到晶體管1380的節(jié)點(diǎn)C。如果不在節(jié)點(diǎn)C處 提供數(shù)據(jù)1，則由于來自相鄰存儲器單元的浮動?xùn)艠O到浮動?xùn)艠O的耦合而不需要校正。 如果在節(jié)點(diǎn)C處提供數(shù)據(jù)O，則需要校正。如果不需要校正，則將電容器1382電連接到 SEN節(jié)點(diǎn)。如果需要校正，則將電容器1382與SEN節(jié)點(diǎn)斷開。當(dāng)未向SEN節(jié)點(diǎn)附接額 外電容器時，與較高(受干擾的)閾值相關(guān)聯(lián)的較小單元電流將與為較高電容充電的較 低閾值(未受干擾的)狀態(tài)等效地為電容器上的電壓充電。
雖然圖33選擇性地描繪添加了一個額外電容器，但其它實施例可選擇性地添加更多 的電容器，以便實現(xiàn)不同的補(bǔ)償效果。此外，有些實施例可使得所有連接到SEN節(jié)點(diǎn)的 電容器選擇性地耦合，使得每種可能性(例如，無補(bǔ)償、補(bǔ)償l、補(bǔ)償2……)連接不同 組電容器。在有些實施方案中，也可使用其它電容性裝置。
圖34提供描述用于使用圖33的兩個電容器的一個實施例的流程圖。圖34的方法提 供圖30的方法的替代實施例。在圖34的步驟1320中，在位線基礎(chǔ)上確定是否針對所述 特定位線使用偏移。這類似于圖30的步驟1200。在步驟1322中，確定讀取過程是針對 下部頁還是上部頁。如果讀取過程是針對下部頁，則方法在步驟1324處繼續(xù)。如果需要
偏移，則使額外電容器與SEN2節(jié)點(diǎn)斷開。如果不需要偏移，則額外電容器保持連接到 SEN 2節(jié)點(diǎn)。在步驟1326中，向與正被讀取的頁相關(guān)聯(lián)的字線施加Vrb。在步驟1328 中，感測位線。在步驟1330中，存儲感測步驟1328的結(jié)果。在步驟1332中，處理器 392確定存儲的數(shù)據(jù)值。在一個實施例中，當(dāng)讀取下部頁時，如果存儲器單元響應(yīng)于向 字線施加的Vrb而開啟，則下部頁數(shù)據(jù)為"1";否則，下部頁數(shù)據(jù)為"0"。在步驟1334 中，將由處理器確定的數(shù)據(jù)值存儲在適當(dāng)?shù)逆i存器中，以供用戶讀出。
如果確定讀出過程是針對上部頁(步驟1322)，則過程繼續(xù)到步驟1340。如果步驟 1320推斷需要偏移，則將額外電容器斷開(步驟1340)。如果不需要偏移，則額外電容 器保持連接到SEN 2節(jié)點(diǎn)。在步驟1342中，如上文相對于圖28所述執(zhí)行上部頁讀取過 程。
如上所述，當(dāng)并行感測大量存儲器單元時，其組合電流可導(dǎo)致顯著的電壓降和具有 有限電阻的接地回路。這會導(dǎo)致源極線偏壓。 一個實施例利用這個源極線偏壓來補(bǔ)償浮 動?xùn)艠O到浮動?xùn)艠O的耦合效應(yīng)。以上描述的一個考慮到源極線偏壓的實施例包含多個感 測步驟(也稱為選通)。在第一選通期間，將把所有適當(dāng)?shù)奈痪€連接到源極線。在第二選 通期間，將把較小的位線子組連接到源極線。用較高的源極線偏移電壓執(zhí)行第一選通， 這指示導(dǎo)通的單元實際上比其在沒有源極線電壓偏移的情況下導(dǎo)通率低。這與閾值電壓 移位到較高值是等效的。提議的過程是，第一選通無條件地在數(shù)據(jù)鎖存器中保存數(shù)據(jù)。 在第二選通處，檢驗正被讀取的字線上是否有一些單元因與相鄰字線的浮動?xùn)艠O的耦合 效應(yīng)而需要補(bǔ)償。如果是的話，則針對需要校正的單元用來自第二選通的數(shù)據(jù)覆寫來自 第一選通的數(shù)據(jù)。對于不需要校正的數(shù)據(jù)，不覆寫數(shù)據(jù)且拋棄來自第二選通的數(shù)據(jù)。使 用此方法的一個優(yōu)點(diǎn)在于其減少了讀取時間，因為數(shù)據(jù)校正隱藏在正常讀取例行程序中。
源極線偏壓方法的一個缺點(diǎn)是，偏移值取決于數(shù)據(jù)圖案。如果有較多導(dǎo)通單元在特 定感測電平處，源極電壓將較大且將進(jìn)行更多校正。如果有較少導(dǎo)通單元在特定感測電 平處，源極電壓將較小且將進(jìn)行更少校正。假設(shè)每頁具有優(yōu)選為隨機(jī)的數(shù)據(jù)，則移位對 于每頁來說將為幾乎恒定的值。在每個存儲器單元有兩個位的情況下，25%的位線可能 處于狀態(tài)E、 25X處于狀態(tài)A、 25%處于狀態(tài)B且25%處于狀態(tài)C。以Vra讀取，將有 25%的位線導(dǎo)通。以Vrc讀取，將有75%的位線導(dǎo)通，從而導(dǎo)致在讀取狀態(tài)C時比在讀 取狀態(tài)A時有更多校正。
圖35提供描述用于基于使用上述兩個選通循環(huán)以補(bǔ)償進(jìn)行讀取(參看步驟1066) 的一個實施例的流程圖。在步驟1400中，系統(tǒng)確定是否針對特定位線選擇偏移。這與上
述步驟1200相似。如果讀取過程是針對下部頁(步驟1402)，則過程在步驟1404處繼 續(xù)。如果讀取過程是針對上部頁，則過程在步驟1424處繼續(xù)。在步驟1404中，向與正 被讀取的頁相關(guān)聯(lián)的字線施加參考電壓Vrb。在步驟1406處，感測位線。在步驟1408 處，將感測步驟1406的結(jié)果存儲在適當(dāng)?shù)逆i存器中。步驟1404—1408是第一選通。在 步驟1410中，那些在第一選通期間被確定為具有高電流的位線針對第二選通而關(guān)閉。在 步驟1412中，通過向字線施加Vrb而開始第二選通。在步驟1414中，感測位線。在步 驟1416中，那些需要校正的位線將使用來自步驟1414的數(shù)據(jù)覆寫來自步驟1408的數(shù)據(jù)。 在步驟1418中，處理器392確定存儲的數(shù)據(jù)值。在一個實施例中，當(dāng)讀取下部頁時，如 果存儲器單元響應(yīng)于施加到字線的Vrb而開啟，則下部頁數(shù)據(jù)為"1";否則，下部頁數(shù) 據(jù)為"0"。在步驟1420中，將確定的數(shù)據(jù)值存儲在適當(dāng)?shù)逆i存器中，以便傳送給用戶。
圖36提供用于讀取基于源電流校正的上部頁的過程(圖35的步驟1424)的一個實施例 的流程圖。在步驟1502中，向與正被讀取的頁相關(guān)聯(lián)的字線施加參考電壓Vrc。在步驟 1504中，感測位線。在步驟1506中，將結(jié)果存儲在適當(dāng)?shù)逆i存器中。在步驟1508中， 針對第二選通關(guān)閉那些具有高電流的位線。第一選通包含步驟1502_1506。在步驟1510 中，通過向同一字線施加Vrc而開始第二選通。在步驟1512中，感測位線。在步驟1514 中，針對那些需要校正的位線，用步驟1512的結(jié)果覆寫步驟1506中存儲的結(jié)果。在步 驟1516中，系統(tǒng)如上所述檢驗用于上部頁編程的旗標(biāo)。如果旗標(biāo)經(jīng)設(shè)定以指示上部頁中 編程有數(shù)據(jù)，則過程繼續(xù)到步驟1522。如果未設(shè)定旗標(biāo)，則在步驟1520處終止圖36的 過程，推斷出上部頁尚未編程。也可使用上述其它用于檢驗旗標(biāo)的過程或時序。
在步驟1522中，通過向與正被讀取的頁相關(guān)聯(lián)的字線施加Vrb而執(zhí)行第一選通。在 步驟1524中，感測位線。在步驟1526中，將結(jié)果存儲在適當(dāng)?shù)逆i存器中。在步驟1528 中，針對第二選通關(guān)閉那些在第一選通中具有高電流的位線。在步驟1540中，通過向字 線施加Vrb而開始第二選通。在步驟1542中，感測位線。在步驟1544中，針對那些需 要偏移的位線用來自步驟1542的結(jié)果覆寫來自步驟1526的結(jié)果。在步驟1546中，通過 向與正被讀取的頁相關(guān)聯(lián)的字線施加Vra而執(zhí)行第一選通。在步驟1548中，感測位線。 在步驟1550中，存儲來自步驟1548的結(jié)果。在步驟1552中，針對第二選通關(guān)閉在第一 選通期間具有高電流的位線。在步驟1554中，通過向字線施加Vra而開始第二選通。在 步驟1556中，感測位線。在步驟1558中，針對那些需要偏移的位線用來自步驟1556的 結(jié)果覆寫步驟1550中存儲的結(jié)果。在有些實施例中，狀態(tài)E與狀態(tài)A之間的裕度是足 夠的，因而與Vra相關(guān)聯(lián)的偏移是不必要的，且可跳過步驟1552到步驟1558。在步驟1560中，處理器392基于存儲在鎖存器中的結(jié)果來確定存儲的數(shù)據(jù)值。如同以上相對于 步驟1132所論述執(zhí)行此操作。在步驟1562中，將通過處理器392確定的數(shù)據(jù)值存儲在 適當(dāng)?shù)逆i存器中。
由于能夠反轉(zhuǎn)浮動?xùn)艠O到浮動?xùn)艠O的耦合效應(yīng)，所以可使得閾值電壓分布之間的裕 度較小或可較快速地編程存儲器系統(tǒng)。
在以上實施例中，有三個額外讀取用于相鄰字線讀取以四種狀態(tài)存儲的數(shù)據(jù)。在其 它實施例中，可執(zhí)行少于三個讀取，因而減少所使用的不同偏移的數(shù)目。這將導(dǎo)致減少 偏移的分辨率。此外，可使用三個以上讀取以實現(xiàn)對偏移的較精細(xì)調(diào)整。在有些實施例 中，上述過程的若干部分可在芯片外執(zhí)行。
已經(jīng)為了說明和描述目的而呈現(xiàn)對本發(fā)明的以上詳細(xì)描述。其并不期望是詳盡的或 將本發(fā)明限于所揭示的精確形式。根據(jù)以上教示可存在許多修改和變更。選擇所述實施
例是為了最好地解釋本發(fā)明的原理及其實際應(yīng)用，以便進(jìn)而使得所屬領(lǐng)域的技術(shù)人員能 夠在各種實施例中并用適合于預(yù)期特定用途的各種修改最佳地利用本發(fā)明。希望由所附 權(quán)利要求書界定本發(fā)明的范圍。
權(quán)利要求
1.一種用于從存儲至少第一頁和第二頁的數(shù)據(jù)的第一組非易失性存儲元件中讀取數(shù)據(jù)的方法，其包括確定鄰近所述第一組非易失性存儲元件的第二組非易失性存儲元件的電荷電平數(shù)據(jù)，所述第一組非易失性存儲元件和所述第二組非易失性存儲元件與至少四個數(shù)據(jù)狀態(tài)相關(guān)聯(lián)；以及使用在兩個鄰近的數(shù)據(jù)狀態(tài)之間進(jìn)行區(qū)分的不同參考電平執(zhí)行多個讀取操作，且對于所述第一組非易失性存儲元件中的每一者，基于所述第二組多態(tài)非易失性存儲元件中的各個鄰近的非易失性存儲元件的電荷電平數(shù)據(jù)來選擇記錄與所述讀取操作之一相關(guān)聯(lián)的信息，所述記錄的信息指示所述第一頁數(shù)據(jù)的數(shù)據(jù)值。
2. 根據(jù)權(quán)利要求1所述的方法，其中所述多個讀取操作中的每一者包含向所述第一組非易失性存儲元件的控制柵極 施加預(yù)定電壓，和感測所述第一組非易失性存儲元件是否導(dǎo)通。
3. 根據(jù)權(quán)利要求1所述的方法，其中所述不同參考電平對應(yīng)于基準(zhǔn)參考電平和來自所述基準(zhǔn)參考電平的一組偏移。
4. 根據(jù)權(quán)利要求3所述的方法，其中所述四個數(shù)據(jù)狀態(tài)包含第一狀態(tài)、第二狀態(tài)、第三狀態(tài)和第四狀態(tài)； 所述第一狀態(tài)對應(yīng)于經(jīng)擦除的存儲元件；且所述兩個鄰近的數(shù)據(jù)狀態(tài)對應(yīng)于所述第二狀態(tài)和所述第三狀態(tài)。
5. 根據(jù)權(quán)利要求1所述的方法，其中所述第一組非易失性存儲元件是NAND快閃存儲器裝置。
6. 根據(jù)權(quán)利要求1所述的方法，其中所述第一組非易失性存儲元件包含浮動?xùn)艠O。
7. 根據(jù)權(quán)利要求1所述的方法，其中-所述第一組非易失性存儲元件中的每一者包含用于存儲電荷的介電區(qū)。
8. —種非易失性存儲器系統(tǒng)，其包括-第一組非易失性存儲元件，其能夠存儲至少第一分組和第二分組的數(shù)據(jù)； 第二組非易失性存儲元件，其鄰近所述第一組非易失性存儲元件，所述第二組非 易失性存儲元件與至少四個數(shù)據(jù)狀態(tài)相關(guān)聯(lián)；以及一個或一個以上管理電路，其與所述組非易失性存儲元件通信，所述一個或一個以上管理電路確定所述第二組非易失性存儲元件的電荷電平數(shù)據(jù)，所述一個或一個 以上管理電路使用在兩個鄰近的數(shù)據(jù)狀態(tài)之間進(jìn)行區(qū)分的不同參考電平來執(zhí)行多 個讀取操作，所述第一組非易失性存儲元件中的每一者基于所述第二組多態(tài)非易失 性存儲元件的各個鄰近的非易失性存儲元件的電荷電平數(shù)據(jù)來選擇記錄與所述讀 取操作之一相關(guān)聯(lián)的信息，所述記錄的信息指示所述第一分組的數(shù)據(jù)值。
9. 根據(jù)權(quán)利要求8所述的非易失性存儲器系統(tǒng)，其中所述不同的參考電平對應(yīng)于基準(zhǔn)參考電平和來自所述基準(zhǔn)參考電平的一組偏移； 所述四個數(shù)據(jù)狀態(tài)包含第一狀態(tài)、第二狀態(tài)、第三狀態(tài)和第四狀態(tài)； 所述第一狀態(tài)對應(yīng)于經(jīng)擦除的存儲元件；且 所述兩個鄰近的數(shù)據(jù)狀態(tài)對應(yīng)于所述第二狀態(tài)和所述第三狀態(tài)。
10. 根據(jù)權(quán)利要求8所述的非易失性存儲器系統(tǒng)，其中所述一個或一個以上管理電路包含狀態(tài)機(jī)、解碼器和感測電路； 所述組非易失性存儲元件是非易失性存儲元件陣列的一部分，所述非易失性存儲 元件陣列包含字線和位線；所述組非易失性存儲元件連接到第一字線；且鄰近所述組非易失性存儲元件的所述非易失性存儲元件連接到鄰近所述第一字 線的第二字線。
11. 根據(jù)權(quán)利要求8所述的非易失性存儲器系統(tǒng)，其中所述第一組快閃存儲器元件是快閃存儲器裝置。
12. 根據(jù)權(quán)利要求8所述的非易失性存儲器系統(tǒng)，其中所述第一組快閃存儲器元件是NAND快閃存儲器裝置。
13. 根據(jù)權(quán)利要求8所述的非易失性存儲器系統(tǒng)，其中所述第一組快閃存儲器元件包含浮動?xùn)艠O。
14. 根據(jù)權(quán)利要求8所述的非易失性存儲器系統(tǒng)，其中所述第一組快閃存儲器元件中的每一者包含用于存儲電荷的介電區(qū)。
全文摘要
由于電場基于鄰近的浮動?xùn)艠O(或其它鄰近的電荷存儲元件)中存儲的電荷的耦合，所以非易失性存儲器單元的浮動?xùn)艠O(或其它電荷存儲元件)上存儲的視在電荷會出現(xiàn)偏移。所述問題在已于不同時刻編程的鄰近的存儲器單元組之間最為顯著。為了補(bǔ)償這種耦合，給定存儲器單元的讀取過程將考慮到鄰近的存儲器單元的編程狀態(tài)。
文檔編號G11C11/56GK101199022SQ200680017023
公開日2008年6月11日 申請日期2006年3月31日 優(yōu)先權(quán)日2005年4月5日
發(fā)明者格里特·簡·赫民克, 若爾-安德里安·瑟尼, 建 陳 申請人:桑迪士克股份有限公司