專利名稱：用于存儲多值數(shù)據的非易失性半導體存儲器的制作方法
技術領域：
本發(fā)明涉及一種用于通過電子重寫來存儲多值數(shù)據的非易失性半導體存儲器。
背景技術：
近年來，非易失性半導體存儲器(特別是閃存)可電子重寫數(shù)據，并且在電源斷開的狀態(tài)中也可以保持該數(shù)據。因此，許多非易失性半導體存儲器已經用作用于諸如移動電話、數(shù)字照相機、和硅音頻播放器之類的便攜式設備的數(shù)據存儲的存儲器。
這些便攜式設備處理具有大數(shù)據量的圖像、動畫和音樂數(shù)據。因此，在非易失性半導體存儲器中，需要進一步實現(xiàn)容量增加和成本減少。能夠實現(xiàn)容量增加和成本減少的非易失性半導體存儲器示例包括NAND型閃存。
此外，為了實現(xiàn)更好的容量增加和成本減少，已經有力地研究和開發(fā)了使用用于在一個存儲單元中存儲具有2位或更多位的數(shù)據的多值技術的NAND型閃存。
例如，過去已經提出了一種在一個存儲單元中具有兩位數(shù)據的非易失性半導體存儲器，即在一個存儲單元中具有四個不同的閾值電壓(見JP-A-2001-93288)。
圖12是示出在JP-A-2001-93288所描述的非易失性半導體存儲器中的存儲單元的閾值電壓分布與數(shù)據之間的關系、以及寫入和讀取方法的圖。圖13是示出在JP-A-2001-93288所描述的非易失性半導體存儲器中的存儲單元的數(shù)據與寫入和讀取數(shù)據之間的關系的圖。
如圖12和13所示，“狀態(tài)0”至“狀態(tài)3”是以存儲單元的閾值電壓的上升順序定義的。當執(zhí)行擦除時，存儲單元的數(shù)據進入“狀態(tài)0”。因此，通過寫入操作，將存儲單元設置為其中閾值電壓為高的“狀態(tài)1”至“狀態(tài)3”。
以2位數(shù)據存儲不同頁面上的數(shù)據，以便將其存儲在一個存儲單元中。更具體地，存儲具有彼此不同頁面地址的第一和第二頁面上的數(shù)據。此外，在“狀態(tài)0”至“狀態(tài)3”中要存儲的2位數(shù)據中，將第一頁面上的數(shù)據分配到LSB(最低有效位)側，而將第二頁面上的數(shù)據分配到MSB(最高有效位)側。
按照“狀態(tài)0”是數(shù)據“11”、“狀態(tài)1”是數(shù)據“10”、“狀態(tài)2”是數(shù)據“00”、“狀態(tài)3”是數(shù)據“01”的關系，來分配“狀態(tài)0”至“狀態(tài)3”中的閾值電壓和存儲單元的數(shù)據。
這樣，其中分配了數(shù)據的非易失性半導體存儲器執(zhí)行寫入操作，也就是，在將數(shù)據寫入(編程)到存儲單元的情況下，首先寫入第一頁面上的數(shù)據并然后寫入第二頁面上的數(shù)據的操作。
例如，假設在初始條件下將存儲單元的閾值電壓設置到作為擦除狀態(tài)的“狀態(tài)0”。如上所述，首先將第一頁面上的數(shù)據寫入到存儲單元。相應地，在寫入數(shù)據是“1”的情況下，存儲單元的閾值電壓維持在“狀態(tài)0”中。此外，在寫入數(shù)據是“0”的情況下，存儲單元的閾值電壓進入“狀態(tài)1”。
接下來，將第二頁面上的數(shù)據寫入到存儲單元。此時，在通過第一頁面的寫入操作而將數(shù)據“0”從外部寫入到閾值電壓進入“狀態(tài)1”的存儲單元的情況下，存儲單元的閾值電壓進入“狀態(tài)2”。在通過第一頁面的寫入操作而將數(shù)據“0”從外部寫入到閾值電壓維持在“狀態(tài)0”的存儲單元的情況下，存儲單元的閾值電壓進入“狀態(tài)3”。
此外，在通過第一頁面的寫入操作而將數(shù)據“1”從外部寫入到其中閾值電壓進入“狀態(tài)1”的存儲單元的情況下，存儲單元的閾值電壓維持在“狀態(tài)1”。另外，在通過第一頁面的寫入操作而將數(shù)據“1”從外部寫入到其中閾值電壓維持在“狀態(tài)0”的存儲單元的情況下，存儲單元的閾值電壓維持在“狀態(tài)0”。
另一方面，在讀取在存儲單元中存儲的數(shù)據的情況下，當要讀取第二頁面上的數(shù)據時，如果存儲單元的閾值電壓設置為“狀態(tài)0”或者“狀態(tài)1”，則要讀取的數(shù)據為“1”，如果存儲單元的閾值電壓設置為“狀態(tài)2”或者“狀態(tài)3”，則要讀取的數(shù)據為“0”。
相應地，在讀取第二頁面上的數(shù)據的情況下，可僅僅通過一個讀取操作來判決是將存儲單元的閾值電壓設置為“狀態(tài)1”或更低還是將其設置為“狀態(tài)2”或更高。更具體地，通過將用于讀取第二頁面的字線電壓B設置為閾值，而判決將存儲單元的閾值電壓設置為“狀態(tài)1”或更低還是將其設置為“狀態(tài)2”或更高。
另一方面，在讀取第一頁面上的數(shù)據的情況下，如果存儲單元的閾值電壓設置為“狀態(tài)0”或者“狀態(tài)3”，則要讀取的數(shù)據為“1”，如果存儲單元的閾值電壓設置為“狀態(tài)1”或者“狀態(tài)2”，則要讀取的數(shù)據為“0”。相應地，在讀取第一頁面上的數(shù)據的情況下，總共需要執(zhí)行兩個判決操作，包括將存儲單元的閾值電壓設置為“狀態(tài)0”還是“狀態(tài)1”或更高的判決、以及將存儲單元的閾值電壓設置為“狀態(tài)2”或更低還是“狀態(tài)3”的判決。因此，總共需要執(zhí)行兩次讀取操作。
更具體地，通過將第一頁面的讀取字線電壓A設置為閾值來判決是將存儲單元的閾值電壓設置為“狀態(tài)0”還是將其設置為“狀態(tài)1”或更高，而通過將第一頁面的讀取字線電壓C設置為閾值來判決是將存儲單元的閾值電壓設置為“狀態(tài)2”或更低還是將其設置為“狀態(tài)3”。
因此，在JP-A-2001-93288所描述的非易失性半導體存儲器中，在讀取第一和第二頁面的操作中，在讀取第二頁面的情況中，讀取次數(shù)為一，而在讀取第一頁面的情況中，讀取次數(shù)為二。這樣，有可能將讀取操作執(zhí)行最多兩次讀取。因此，有可能進行高速讀取操作。
2005 IEEE International Solid-State Circuits Conference『2.2 An 8Gb Multi-Level NAND Flash Memory with 63 nm STI CMOSProcess Technology』[非專利文獻2]2004 IEEE International Solid-State Circuits Conference『2.7 A 3.3V 4Gb Four-Level NAND Flash Memory with 90 nm CMOSTechnology』另一方面，參考寫入操作，在首先進行用于向設置在擦除狀態(tài)中的存儲單元寫入第二頁面的操作并且寫入數(shù)據是“0”的情況下，存儲單元的閾值電壓執(zhí)行從擦除狀態(tài)“狀態(tài)0”(數(shù)據“11”)到“狀態(tài)3”的轉換，也就是說，到其中第一頁面上的數(shù)據是“1”而第二頁面上的數(shù)據是“0”的狀態(tài)(數(shù)據“01”)的轉換。
隨后，在執(zhí)行用于寫入第一頁面的操作并且寫入數(shù)據是“0”的情況中，需要降低存儲單元的閾值電壓，以便分配預置數(shù)據，并且，需要促使存儲單元的閾值電壓執(zhí)行從“狀態(tài)3”到“狀態(tài)2”的轉換，也就是，到其中第一頁面上的數(shù)據是“0”而第二頁面上的數(shù)據是“0”的狀態(tài)2(數(shù)據“00”)的轉換。
參考用于降低存儲單元的閾值電壓的操作，然而，僅僅允許閃存執(zhí)行用于共同降低電路結構方面的塊單元上的閾值電壓的擦除操作，而不能僅將特定存儲單元的閾值電壓設置為低狀態(tài)。因此，JP-A-2001-93288所描述的非易失性半導體存儲器不能按照第二頁面和第一頁面的順序執(zhí)行寫入操作，而僅僅可按照第一頁面和第二頁面的順序執(zhí)行寫入操作。
這樣，不能按照以可選頁面順序執(zhí)行寫入操作的寫入順序的限制強制地促使在其上安裝非易失性半導體存儲器的設備和用于控制非易失性半導體存儲器的控制設備來執(zhí)行復雜的重寫控制。因此，產生了不能有效地使用非易失性半導體存儲器的地址空間的情況。

發(fā)明內容
為了解決這些問題，本發(fā)明的目標是提供一種能夠高速讀取數(shù)據并能夠存儲以可選頁面順序寫入的多值數(shù)據的非易失性半導體存儲器。
根據本發(fā)明的非易失性半導體存儲器具有如下的結構，包括存儲單元陣列，包括用于存儲多個頁面上的數(shù)據的多值存儲單元；數(shù)據處理電路，用于以頁面為單元執(zhí)行從存儲單元陣列讀取數(shù)據的讀取操作、和向存儲單元陣列寫入數(shù)據的編程操作；以及控制電路，用于控制數(shù)據處理電路的操作，該控制電路根據執(zhí)行編程操作的頁面順序，以執(zhí)行多值存儲單元的閾值電壓沿正向轉換來執(zhí)行編程操作的方式，來改變與多值存儲單元的閾值電壓分布對應的數(shù)據分配。
根據所述結構，以通過沿正向移動存儲單元的閾值電壓來執(zhí)行編程操作的方式，與執(zhí)行編程操作的頁面順序對應地適當改變與存儲單元的閾值電壓分布對應的數(shù)據分配。因此，沒有產生存儲單元的閾值電壓沿反向移動的情況。因此，可以以可選頁面順序執(zhí)行編程操作，而不管將要編程的頁面順序。
此外，根據本發(fā)明的非易失性半導體存儲器具有這樣的結構從而還包括編程順序信息存儲裝置，用于存儲在編程操作的執(zhí)行中的頁面順序，所述控制電路通過參考編程順序信息來確定與存儲單元的閾值電壓分布對應的數(shù)據，從而執(zhí)行讀取操作。
根據所述結構，通過參考讀取操作中的編程順序信息，以編程操作中的數(shù)據分配的改變不影響讀取操作的方式，來確定與多值存儲單元的閾值電壓分布對應的數(shù)據。因此，可以高速地準確讀取數(shù)據。
此外，根據本發(fā)明的非易失性半導體存儲器具有如下結構，從而包括存儲單元陣列，包括多值存儲單元，該多值存儲單元用于將第一頁面和第二頁面上的數(shù)據分配到在“狀態(tài)0”、“狀態(tài)1”、“狀態(tài)2”、和“狀態(tài)3”中設置的不同閾值電壓，并存儲該數(shù)據；數(shù)據處理電路，用于執(zhí)行編程操作和讀取操作，所述編程操作用于將從外部供應的第一或第二邏輯電平的數(shù)據以頁面為單元寫入到該存儲單元陣列，所述讀取操作用于從該存儲單元陣列讀取數(shù)據；以及控制電路，用于根據執(zhí)行編程操作的頁面順序來控制數(shù)據處理電路的操作，其中，在將按照第一頁面和第二頁面的順序執(zhí)行編程操作的情況中，在第一頁面的編程操作中，當將編程第一邏輯電平時，控制電路保持“狀態(tài)0”，當將編程第二邏輯電平時，控制電路執(zhí)行從“狀態(tài)0”到“狀態(tài)1”的改變，在第二頁面的編程操作中，在第一邏輯電平存儲在第一頁面的情況中，當將編程第一邏輯電平時，控制電路保持“狀態(tài)0”，而當將編程第二邏輯電平時，控制電路執(zhí)行從“狀態(tài)0”到“狀態(tài)3”的改變，以及在第二邏輯電平存儲在第一頁面中的情況中，當將編程第一邏輯電平時，控制電路保持“狀態(tài)1”，而當將編程第二邏輯電平時，控制電路執(zhí)行從“狀態(tài)1”到“狀態(tài)2”的改變，以及在將按照第二頁面和第一頁面的順序執(zhí)行編程操作的情況中，在第二頁面的編程操作中，當將編程第一邏輯電平時，控制電路保持“狀態(tài)0”，當將編程第二邏輯電平時，控制電路執(zhí)行從“狀態(tài)0”到“狀態(tài)2”的改變，在第一頁面的編程操作中，在第一邏輯電平存儲在第二頁面的情況中，當將編程第一邏輯電平時，控制電路保持“狀態(tài)0”，而當將編程第二邏輯電平時，控制電路執(zhí)行從“狀態(tài)0”到“狀態(tài)1”的改變，以及在第二邏輯電平存儲在第二頁面中的情況中，當將編程第一邏輯電平時，控制電路執(zhí)行從“狀態(tài)2”到“狀態(tài)3”的改變，而當將編程第二邏輯電平時，控制電路保持“狀態(tài)2”。
根據所述結構，以正方向移動存儲單元的閾值電壓來執(zhí)行編程操作的方式，對應于將進行編程的頁面順序，適當?shù)馗淖兣c存儲單元的“狀態(tài)0”、“狀態(tài)1”、“狀態(tài)2”、和“狀態(tài)3”的閾值電壓分布對應的第一或第二邏輯電平上的數(shù)據分配。因此，沒有產生存儲單元的閾值電壓沿反向移動的情況。因此，可以以可選頁面順序執(zhí)行編程操作，而不管用于編程第一頁面和第二頁面的順序。
此外，根據本發(fā)明的非易失性半導體存儲器還包括編程順序信息存儲裝置，用于存儲在編程操作的執(zhí)行中的頁面順序，所述控制電路參考編程順序信息，并且，在僅第一頁面編程的狀態(tài)、或者第一頁面和第二頁面都編程的狀態(tài)的情況中，在用于讀取第一頁面的操作中，當多值存儲單元的閾值電壓設置在“狀態(tài)0”和“狀態(tài)3”中時輸出第一邏輯電平，而當多值存儲單元的閾值電壓設置在“狀態(tài)1”和“狀態(tài)2”中時輸出第二邏輯電平，以及，在用于讀取第二頁面的操作中，當多值存儲單元的閾值電壓設置在“狀態(tài)0”和“狀態(tài)1”中時輸出第一邏輯電平，而當多值存儲單元的閾值電壓設置在“狀態(tài)2”和“狀態(tài)3”中時輸出第二邏輯電平；以及在僅第二頁面編程的狀態(tài)的情況中，在用于讀取第一頁面的操作中輸出第一邏輯電平而不管多值存儲單元的閾值電壓的狀態(tài)，以及在用于讀取第二頁面的操作中，當多值存儲單元的閾值電壓設置在“狀態(tài)0”和“狀態(tài)1”中時輸出第一邏輯電平，而當多值存儲單元的閾值電壓設置在“狀態(tài)2”和“狀態(tài)3”中時輸出第二邏輯電平。
根據所述結構，以正方向移動存儲單元的閾值電壓來執(zhí)行編程操作的方式，對應于將進行編程的頁面順序，適當?shù)馗淖兣c存儲單元的“狀態(tài)0”、“狀態(tài)1”、“狀態(tài)2”、和“狀態(tài)3”的閾值電壓分布對應的第一或第二邏輯電平上的數(shù)據分配。因此，沒有產生存儲單元的閾值電壓沿反方移動的情況。因此，可以以可選頁面順序執(zhí)行編程操作，而不管用于編程第一頁面和第二頁面的順序。
此外，根據本發(fā)明的非易失性半導體存儲器具有這樣的結構以還包括編程順序信息儲存裝置，用于存儲在編程操作的執(zhí)行中的頁面順序，所述控制電路參考該編程順序信息，以及，在僅第一頁面被編程的狀態(tài)、或者第一頁面和第二頁面都被編程的狀態(tài)的情況中，在用于讀取第一頁面的操作中，當多值存儲單元的閾值電壓設置在“狀態(tài)0”和“狀態(tài)3”中時，輸出第一邏輯電平，而當多值存儲單元的閾值電壓設置在“狀態(tài)1”和“狀態(tài)2”中時，輸出第二邏輯電平，以及，在用于讀取第二頁面的操作中，當多值存儲單元的閾值電壓設置在“狀態(tài)0”和“狀態(tài)1”中時，輸出第一邏輯電平，而當多值存儲單元的閾值電壓設置在“狀態(tài)2”和“狀態(tài)3”中時，輸出第二邏輯電平，以及在僅第二頁面編程的狀態(tài)的情況中，在用于讀取第一頁面的操作中，輸出第一邏輯電平，而不管多值存儲單元的閾值電壓的狀態(tài)，以及在用于讀取第二頁面的操作中，當多值存儲單元的閾值電壓設置在“狀態(tài)0”和“狀態(tài)1”中時，輸出第一邏輯電平，而當多值存儲單元的閾值電壓設置在“狀態(tài)2”和“狀態(tài)3”中時，輸出第二邏輯電平。
利用該結構，在讀取操作中參考關于第一頁面和第二頁面的編程順序信息，以編程操作中的數(shù)據分配中的改變不影響讀取操作的方式來確定與存儲單元的“狀態(tài)0”、“狀態(tài)1”、“狀態(tài)2”、和“狀態(tài)3”的閾值電壓分布對應的數(shù)據分配。因此，可以通過最多兩次讀取操作來準確地讀取數(shù)據。
此外，根據本發(fā)明的非易失性半導體存儲器具有這樣的結構控制裝置與將在存儲單元陣列上進行的編程操作同時地，執(zhí)行用于將編程順序信息存儲在編程順序信息存儲裝置中的操作。
根據所述結構，與將在存儲單元陣列上進行的編程操作同時地，執(zhí)行編程順序信息存儲裝置的編程操作。因此，可以有效地消除編程順序信息存儲裝置的編程操作所花費的時間。因此，可以以可選頁面順序執(zhí)行編程操作，而沒有增加存儲單元陣列的編程持續(xù)時間。
此外，本發(fā)明的非易失性半導體存儲器具有這樣的結構控制裝置與在存儲單元陣列上執(zhí)行的讀取操作同時地，對在編程順序信息存儲裝置中存儲的編程順序信息執(zhí)行讀取操作。
根據所述結構，與將在存儲單元陣列上執(zhí)行的讀取操作同時地，對在編程順序信息存儲裝置中存儲的數(shù)據執(zhí)行讀取操作。因此，可以有效地消除編程順序信息存儲裝置上的讀取操作所花費的時間。因此，可以在維持存儲單元陣列的讀取速度增加的情況下以可選頁面順序執(zhí)行編程操作。
此外，在根據本發(fā)明的非易失性半導體存儲器中，編程順序信息存儲裝置包括連接相同字線到多值存儲單元的存儲單元。
根據上述結構，編程順序信息存儲裝置包括連接相同字線到存儲單元的存儲單元。因此，當在存儲單元的讀取操作或編程操作中選擇所述字線時，也同時選擇了編程順序信息存儲裝置的存儲單元。因此，可以方便地實現(xiàn)編程順序信息存儲裝置的存儲單元的讀取操作或者編程操作的控制，此外，可以與存儲單元的讀取操作和編程操作同時地，容易地執(zhí)行編程順序信息存儲裝置上的讀取操作和編程操作。
此外，本發(fā)明的非易失性半導體存儲器具有這樣的結構編程順序信息存儲裝置存儲多值存儲單元的設置在“狀態(tài)3”中的閾值電壓上的數(shù)據。
另外，在本發(fā)明的非易失性半導體存儲器中，編程順序信息存儲裝置包括鐵電存儲器(FeRAM)。
根據所述結構，可以增加編程順序信息存儲裝置上的編程操作或讀取操作的速度，并且，還可以執(zhí)行重寫。因此，可方便地控制編程順序信息存儲裝置上的編程操作。因此，可以增強非易失性半導體存儲器的性能。
另外，在根據本發(fā)明的非易失性半導體存儲器中，該存儲單元陣列包括NAND型存儲單元陣列。
此外，在根據本發(fā)明的非易失性半導體存儲器中，該存儲單元陣列包括AND型存儲單元陣列。
另外，在根據本發(fā)明的非易失性半導體存儲器中，該存儲單元陣列包括NOR型存儲單元陣列。
根據本發(fā)明，可以提供一種用于存儲多值數(shù)據的非易失性半導體存儲器，其可以增加用于讀取數(shù)據的操作的速度，并可以以可選頁面順序執(zhí)行寫入操作。


圖1是示出根據第一實施例的非易失性半導體存儲器200的示意結構的圖；圖2是示出要在非易失性半導體存儲器200中使用的存儲單元和選擇晶體管的剖面結構的圖；圖3是示出要在非易失性半導體存儲器200中使用的NAND型存儲單元陣列的剖面結構的圖；圖4是示出非易失性半導體存儲器200中的存儲單元陣列和位線控制電路的結構的圖；圖5A是示出在按照第二頁面和第一頁面的順序執(zhí)行寫入操作的情況下、存儲單元的數(shù)據和存儲單元的閾值電壓分布之間的關系的圖，圖5B是示出在按照第一頁面和第二頁面的順序執(zhí)行寫入操作的情況下、存儲單元的數(shù)據和存儲單元的閾值電壓分布之間的關系的圖；圖6A和6B是示出在按照第二頁面和第一頁面的順序執(zhí)行寫入操作的情況下、存儲單元的數(shù)據和存儲單元的閾值電壓分布之間的關系的圖；圖7A和7B是示出在按照第一頁面和第二頁面的順序執(zhí)行寫入操作的情況下、存儲單元的數(shù)據和存儲單元的閾值電壓分布之間的關系的圖；圖8A和8B是用于說明根據第一實施例的非易失性半導體存儲器200的讀取操作(讀操作)的流程圖；圖9是用于說明根據第一實施例的非易失性半導體存儲器200的寫入操作(第一頁面編程操作)的流程圖；圖10是用于說明根據第一實施例的非易失性半導體存儲器200的寫入操作(第二頁面編程操作)的流程圖；圖11是示出根據第二實施例的非易失性半導體存儲器200的結構的圖；圖12是示出在JP-A-2001-93288所描述的非易失性半導體存儲器中的存儲單元的閾值電壓分布與數(shù)據之間的關系、以及寫入和讀取方法的圖；以及圖13是示出在JP-A-2001-93288所描述的非易失性半導體存儲器中的存儲單元的數(shù)據與寫入和讀取數(shù)據之間的關系的圖。
具體實施例方式
下面將結合圖來詳細描述根據本發(fā)明的實施例。
(第一實施例)圖1是示出根據第一實施例的非易失性半導體存儲器200的示意結構的圖。在圖1中，存儲單元陣列10包括多個字線和多個位線，并且在字線和位線的交叉點上以矩陣形式布置存儲單元。字線控制電路20和位線控制電路40連接到存儲單元陣列10。
字線控制電路20用于選擇存儲單元陣列10中的預定字線，并施加讀取、寫入(編程)、和擦除所需要的電壓。行解碼器30用于控制字線控制電路20，從而選擇預定字線。
位線控制電路40包括如下面描述的多個數(shù)據鎖存電路，并用于通過位線讀取存儲單元陣列10中的存儲單元的數(shù)據，通過位線來檢測(驗證)存儲單元陣列10中的存儲單元的狀態(tài)，或者通過位線將寫入電壓施加到存儲單元陣列10中的存儲單元，從而執(zhí)行到存儲單元的寫入。此外，列選通器50、列解碼器60和數(shù)據輸入/輸出緩沖器70連接到位線控制電路40。
利用列選通器50和列解碼器60來選擇位線控制電路40中的數(shù)據鎖存電路，并通過數(shù)據輸入/輸出緩沖器70而將讀取到數(shù)據鎖存電路的多值存儲單元的數(shù)據從數(shù)據輸入/輸出端I/O[8∶1]輸出到外部。此外，通過數(shù)據輸入/輸出緩沖器70而將從外部輸入到數(shù)據輸入/輸出端I/O[8∶1]的寫入數(shù)據輸入到由列選通器50和列解碼器60選擇的數(shù)據鎖存電路。
控制電路80用于整體控制非易失性半導體存儲器200，并控制字線控制電路20、行解碼器30、位線控制電路40、列選通器50、列解碼器60、數(shù)據輸入/輸出緩沖器70、和高電壓產生電路90，從而控制諸如讀取操作、寫入操作和擦除操作之類的各種操作。
將芯片使能信號/CE、寫入使能信號/WE、讀取使能信號/RE、命令鎖存使能信號CLE、地址鎖存使能信號ALE、寫入保護信號/WP、和就緒-占線信號RY/BY從外部輸入到控制電路80。此外，通過數(shù)據輸入/輸出緩沖器電路70將地址、數(shù)據和命令從數(shù)據輸入/輸出端I/O[8∶1]輸入到控制電路80。
高電壓產生電路90用于產生非易失性半導體存儲器200執(zhí)行讀取、寫入和擦除操作所需要的電壓。
圖2(a)和2(b)是示出用于非易失性半導體存儲器200的存儲單元和選擇晶體管的剖面結構的圖。圖2(a)示出了存儲單元。在基底100上形成將成為存儲單元的源極和漏極的N型擴散層110。通過柵極絕緣膜120在基底100上形成浮置柵極130。通過絕緣膜140在浮置柵極130上形成控制柵極150。圖2(b)示出了選擇晶體管。在基底100上形成將為源極和漏極的N型擴散層160。通過柵極絕緣膜170在基底100上形成控制柵極180。
圖3是示出要在非易失性半導體存儲器200中使用的NAND型存儲單元陣列的剖面結構的圖。在這個示例中，NAND型存儲單元陣列包括具有圖2(a)所示結構的串聯(lián)連接的32個存儲單元M0至M31。在NAND型存儲單元的漏極和源極側提供了具有圖2(b)所示結構的選擇晶體管S0和S1。
圖4是示出非易失性半導體存儲器200中的存儲單元陣列10和位線控制電路40的結構的圖。位線控制電路40具有多個數(shù)據鎖存電路40-0至40-16895。數(shù)據鎖存電路40-0至40-16895中的每一個通過列選通器50與數(shù)據輸入/輸出緩沖器70連接。
此外，一對位線連接到數(shù)據鎖存電路40-0至40-16895的每一個。更具體地，位線BL0和BL1連接到數(shù)據鎖存電路40-0，位線BL2和BL3連接到數(shù)據鎖存電路40-1，以及位線BL33790和BL33791連接到數(shù)據鎖存電路40-16895。
此外，在存儲單元陣列10中布置多個NAND型存儲單元。NAND型存儲單元之一包括串聯(lián)連接的32個存儲單元M0至M31、連接到存儲單元M0的選擇晶體管S0、和連接到存儲單元M31的選擇晶體管S1。選擇晶體管S0連接到位線BL0，而選擇晶體管S1連接到源線(source line)SRC。在每行中布置的存儲單元M0至M31的控制柵極共同連接到字線WL0至WL31。此外，選擇晶體管S0共同連接到選擇線SGD，而選擇晶體管S1共同連接到選擇線SGS。
塊11包括將32個字線設置為單元、并在塊單元上擦除數(shù)據。扇區(qū)12包括連接到一個字線的存儲單元。連接到一個字線的存儲單元包括兩個扇區(qū)。
更具體地，將以連接到字線WL0的存儲單元作為示例來給出描述。提供其包括連接到偶數(shù)位線的存儲單元組的扇區(qū)12(圖4所示的扇區(qū)12)、和包括連接到奇數(shù)位線的存儲單元組的扇區(qū)12。根據第一實施例的非易失性半導體存儲器200在一個存儲單元中存儲與第一和第二頁面兩個頁面對應的數(shù)據。因此，在一個扇區(qū)12中存儲了與兩個頁面對應的數(shù)據。該頁面表示將在編程操作時執(zhí)行的數(shù)據處理的單位。
此外，存儲單元陣列10包括扇區(qū)信息存儲區(qū)域13(編程順序信息存儲裝置)，其用于存儲關于按照其執(zhí)行到每個扇區(qū)12的寫入的頁面順序的信息(編程順序信息)。該扇區(qū)信息存儲區(qū)域13被布置在存儲單元陣列10中，并連接到位線BLFE和BLFO。此外，扇區(qū)信息存儲區(qū)域13也連接到字線WL0至WL31、選擇線SGD和SGS、以及源線SRC。
將連接到字線WL0和偶數(shù)位線的扇區(qū)12(圖4中示出的扇區(qū)12)的扇區(qū)信息存儲在與相同字線WL0和位線BLFE連接的存儲單元MFE中。
類似地，將連接到字線WL0和奇數(shù)位線的扇區(qū)12的扇區(qū)信息存儲在與相同字線WL0和位線BLFO連接的存儲單元MFO中。參見其它字線，類似地，扇區(qū)信息存儲區(qū)域13被存儲在與目標區(qū)段連接的字線共有的存儲單元中，并且該扇區(qū)信息存儲區(qū)域13連接到位線BLFE和BLFO。
位線控制電路40中的數(shù)據鎖存電路40-F連接到與扇區(qū)信息存儲區(qū)域13連接的位線BLFE和BLF0。更具體地，通過數(shù)據鎖存電路40-F來讀取和寫入在扇區(qū)信息存儲區(qū)域13中存儲的信息。
更具體地，存儲關于是否執(zhí)行第一頁面的寫入操作(編程操作)的信息，作為要在扇區(qū)信息存儲區(qū)域13中存儲的信息(編程順序信息)。換言之，在將扇區(qū)信息存儲區(qū)域13的存儲單元設置為擦除狀態(tài)的情況下，向存儲單元給出沒有執(zhí)行第一頁面的編程操作的通知。相反，在將相同存儲單元設置為寫入狀態(tài)的情況下，向存儲單元給出執(zhí)行第一頁面的編程操作的通知。這里，將扇區(qū)信息存儲區(qū)域13的處于寫入狀態(tài)的存儲單元的閾值電壓設置為“狀態(tài)3”。
接下來，將結合圖來描述根據本發(fā)明第一實施例的非易失性半導體存儲器200的操作原理。圖5(a)是示出在按照第二頁面和第一頁面的順序執(zhí)行寫入操作的情況下、存儲單元的數(shù)據和存儲單元的閾值電壓分布之間的關系的圖。圖5(b)是示出在按照第一頁面到第二頁面的順序執(zhí)行寫入操作的情況下、存儲單元的數(shù)據和存儲單元的閾值電壓分布之間的關系的圖。圖6(a)和6(b)用表格示出在按照第二頁面和第一頁面的順序執(zhí)行寫入操作的情況下、存儲單元的數(shù)據和存儲單元的閾值電壓分布之間的關系。圖7(a)和7(b)用表格示出在按照第一頁面和第二頁面的順序執(zhí)行寫入操作的情況下、存儲單元的數(shù)據和存儲單元的閾值電壓分布之間的關系。
如圖5(a)和5(b)所示，非易失性半導體存儲器200在一個存儲單元中有2位數(shù)據，也就是說，在一個存儲單元中有四個不同的閾值電壓，并且按照存儲單元的閾值電壓的上升順序定義“狀態(tài)0”到“狀態(tài)3”。當執(zhí)行擦除時，存儲單元的閾值電壓進入“狀態(tài)0”。因此，通過寫入操作，存儲單元進入閾值電壓上升的“狀態(tài)1”至“狀態(tài)3”。
用2位數(shù)據存儲在具有不同頁面地址的第一頁面上的數(shù)據和第二頁面上的數(shù)據，從而將該數(shù)據存儲在一個存儲單元中。此外，在“狀態(tài)0”到“狀態(tài)3”中存儲的2位數(shù)據中，將第一頁面上的數(shù)據分配到LSB(最低有效位)側，而將第二頁面上的數(shù)據分配到MAB(最高有效位)側。
根據第一實施例的非易失性半導體存儲器200根據寫入頁面的順序，即是按照第一頁面和第二頁面的順序還是按照第二頁面和第一頁面的順序來執(zhí)行編程(寫入)的，而改變與存儲單元的閾值電壓分布對應的數(shù)據分配，從而執(zhí)行編程操作。
與存儲單元的閾值電壓分布對應的數(shù)據分配是以這樣的方式改變和確定的沿正向移動存儲單元的閾值電壓來執(zhí)行編程操作，而不管寫入頁面的順序。因此，在根據第一實施例的非易失性半導體存儲器200中，當按照第二頁面和第一頁面的順序執(zhí)行編程操作時，改變數(shù)據分配。
參考圖5(a)、6(a)和6(b)，將詳細描述數(shù)據分配中的改變。首先，假設將存儲單元的閾值電壓設置為擦除狀態(tài)“狀態(tài)0”。在將第二頁面上的數(shù)據寫入到存儲單元并且寫入數(shù)據是“1”的情況下，存儲單元的閾值電壓維持在“狀態(tài)0”。另一方面，當寫入數(shù)據是“0”時，執(zhí)行存儲單元的閾值電壓到“狀態(tài)2”的轉換。
在通過對第二頁面的編程操作來編程數(shù)據“0”的情況中，“狀態(tài)2”中的數(shù)據“00”的分配改變?yōu)閿?shù)據“01”，以便執(zhí)行到“狀態(tài)2”的轉換。更具體地，在設置在“狀態(tài)2”的存儲單元中，在按照第一頁面和第二頁面的順序執(zhí)行編程的情況中，維持數(shù)據“00”。然而，在從第二頁面開始執(zhí)行編程的情況中，將數(shù)據分配給數(shù)據“01”以執(zhí)行編程操作。當?shù)诙撁娴木幊滩僮魍瓿蓵r，如圖6(a)所示，將存儲單元的閾值電壓設置在“狀態(tài)0”(數(shù)據“11”)或者“狀態(tài)2”(數(shù)據“01”)。
接下來，寫入第一頁面上的數(shù)據。此時，在通過第二頁面的編程操作而將寫入數(shù)據“0”從外部供應到閾值電壓維持在“狀態(tài)0”中的存儲單元的情況中，存儲單元的閾值電壓被設置為“狀態(tài)1”。另一方面，在從外部供應寫入數(shù)據“1”的情況中，存儲單元的閾值電壓保持在“狀態(tài)0”。
此外，在通過第二頁面的寫入操作而將寫入數(shù)據“0”從外部供應到閾值電壓維持在“狀態(tài)2”的存儲單元的情況中，存儲單元的數(shù)據保持為“狀態(tài)2”。另一方面，在從外部供應寫入數(shù)據“1”的情況中，存儲單元的數(shù)據進入“狀態(tài)3”。
本發(fā)明與傳統(tǒng)技術的不同之處在于從“狀態(tài)2”到“狀態(tài)3”的轉換是在存儲單元設置在“狀態(tài)2”的情況中執(zhí)行的，也就是，通過第二頁面的編程操作來編程數(shù)據“0”的情況、和通過第一頁面的編程操作來編程數(shù)據“1”的情況，并且在編程數(shù)據是“0”的情況中保持“狀態(tài)2”。
更具體地，通常以這樣的方式執(zhí)行控制當數(shù)據為“0”時，閾值電壓經受正向轉換，以及當數(shù)據為“1”時，保持閾值電壓。另一方面，當首先執(zhí)行第二頁面上的數(shù)據“0”的編程操作并然后執(zhí)行第一頁面的編程操作時，非易失性半導體存儲器200執(zhí)行控制，以便在寫入數(shù)據為“1”的情況中，執(zhí)行閾值電壓的正向轉換，以及在所述數(shù)據為“0”的情況中，保持所述閾值電壓。
另一方面，在如圖5(b)、7(a)、和7(b)所示按照第一頁面和第二頁面的順序執(zhí)行編程操作時，不必改變數(shù)據分配。因此，以與傳統(tǒng)技術相同的方式執(zhí)行編程操作。
利用該操作原理，在首先執(zhí)行第二頁面的編程操作的情況下，數(shù)據“01”被設置在“狀態(tài)2”中。然而，通過后面執(zhí)行的第一頁面編程操作，設置在“狀態(tài)2”中的數(shù)據經歷了與傳統(tǒng)技術中的轉換相同的到數(shù)據“00”的轉換。因此，在與按照第二頁面和第一頁面的順序執(zhí)行編程操作之后的閾值電壓對應的數(shù)據分配中，以與傳統(tǒng)技術相同的方式，“狀態(tài)0”執(zhí)行到數(shù)據“11”的轉換，“狀態(tài)1”執(zhí)行到數(shù)據“10”的轉換，“狀態(tài)2”執(zhí)行到數(shù)據“00”的轉換，“狀態(tài)3”執(zhí)行到數(shù)據“01”的轉換。
因此，即使按照第二頁面和第一頁面的順序執(zhí)行編程操作，也以沿正向執(zhí)行閾值電壓轉換的方式，通過設置對應數(shù)據分配和閾值電壓來執(zhí)行編程。從而，可以以可選頁面順序執(zhí)行編程操作。
另一方面，在按照第一頁面和第二頁面的順序執(zhí)行編程的情況和按照第二頁面和第一頁面的順序執(zhí)行編程的情況二者中，“狀態(tài)0”、“狀態(tài)1”、“狀態(tài)2”和“狀態(tài)3”分別是用于與存儲單元的閾值電壓對應的數(shù)據值的數(shù)據“00”、“10”、“00”和“01”，這與傳統(tǒng)技術中描述的相同。因此，在讀取存儲單元中存儲的數(shù)據的情況中，可能通過最多兩次讀取操作來讀取數(shù)據。
更具體地，在讀取第二頁面上的數(shù)據的情況中，所讀取的具有設置在“狀態(tài)0”或“狀態(tài)1”中的存儲單元的閾值電壓的數(shù)據是數(shù)據“1”，而所讀取的具有設置在“狀態(tài)2”或“狀態(tài)3”中的存儲單元的閾值電壓的數(shù)據是數(shù)據“0”。因此，在讀取第二頁面上的數(shù)據的情況中，有可能僅僅通過一次讀取操作來判決存儲單元的閾值電壓被設置在“狀態(tài)1”或更低還是“狀態(tài)2”或更高(第二頁面讀取字線電勢B)。
另一方面，在讀取第一頁面上的數(shù)據的情況中，所讀取的具有設置在“狀態(tài)0”或“狀態(tài)3”中的存儲單元的閾值電壓的數(shù)據是數(shù)據“1”，而所讀取的具有設置在“狀態(tài)1”或“狀態(tài)2”中的存儲單元的閾值電壓的數(shù)據是數(shù)據“0”。因此，在讀取第一頁面上的數(shù)據的情況中，總共需要執(zhí)行兩次讀取操作，包括存儲單元的閾值電壓設置在“狀態(tài)0”還是“狀態(tài)1”或更高的判決、和存儲單元的閾值電壓設置在“狀態(tài)2”或更低還是“狀態(tài)3”的判決(第一頁面讀取字線電勢A和C)。
因此，在讀取第一頁面和第二頁面的操作中，在第二頁面的讀取操作中讀取次數(shù)為一，而在第一頁面的讀取操作中讀取次數(shù)為二。這樣，有可能將讀取操作執(zhí)行最多兩次。結果，有可能執(zhí)行高速讀取操作。
更具體地，根據該操作原理，執(zhí)行控制以促使與存儲單元的閾值電壓分布對應的數(shù)據分配可變，從而根據頁面順序執(zhí)行編程操作，其中在編程操作中將編程在一個存儲單元中存儲的多個頁面上的數(shù)據。這樣，設置與存儲單元的閾值電壓分布對應的數(shù)據分配，以具有這樣的閾值電壓值，其使得可以通過后面進行的編程操作而在存儲單元的所述閾值電壓上執(zhí)行正向轉換。
因此，可以通過隨后的編程操作來防止存儲單元的閾值電壓經受反向轉換的情況的發(fā)生。因此，可以準確地設置存儲單元的閾值電壓。結果，有可能按照可選頁面順序實現(xiàn)編程操作。此外，有可能將讀取操作執(zhí)行最高兩次讀取。這樣，有可能執(zhí)行高速讀取操作和可選頁面順序的編程操作。
參考讀取操作，將考慮執(zhí)行讀取操作的情況，除按照第一頁面和第二頁面的順序執(zhí)行編程的情況和按照第二頁面和第一頁面的順序執(zhí)行編程的情況之外，其包括僅編程第一頁面的情況和僅編程第二頁面的情況。如圖5(a)和5(b)所示，在所有的情況中，設置在“狀態(tài)0”(數(shù)據“11”)、“狀態(tài)1”(數(shù)據“10”)、和“狀態(tài)3”(數(shù)據“01”)中的存儲單元的數(shù)據總是相同的。
另一方面，在按照第一頁面和第二頁面的順序執(zhí)行編程的情況、按照第二頁面和第一頁面的順序執(zhí)行編程的情況、以及僅編程第一頁面的情況中，設置在“狀態(tài)2”的存儲單元的數(shù)據為“00”，而在僅僅編程第二頁面的情況中，所述數(shù)據是“01”。設置在“狀態(tài)2”中的數(shù)據分配是根據存儲單元的編程操作的順序而變化的。由于這個原因，JP-A-2001-93288中描述的讀取方法不能執(zhí)行準確的讀取操作。
為了準確地讀取數(shù)據，需要掌握關于按照其對存儲單元進行編程的頁面順序的信息(編程順序信息)，并判斷設置在“狀態(tài)2”中的數(shù)據條件。為了實現(xiàn)此，安裝扇區(qū)信息存儲區(qū)域13(編程順序信息存儲裝置)，其用于存儲關于按照其編程存儲單元的頁面順序的信息，并且基于在扇區(qū)信息存儲區(qū)域13中存儲的數(shù)據來確定與存儲單元的閾值電壓分布對應的數(shù)據分配以便執(zhí)行讀取操作。因此，在以任何頁面順序編程存儲單元的情況中，也同樣可以準確地執(zhí)行讀取操作。
在該操作原理中，提供了一種用于存儲與按照其執(zhí)行編程的多個頁面順序有關的信息的扇區(qū)信息存儲區(qū)域13，并且促使與存儲單元的閾值電壓分布對應的數(shù)據分配可變，并從而根據執(zhí)行編程的頁面順序來實行編程操作。此外，根據在扇區(qū)信息存儲區(qū)域13中存儲的數(shù)據，確定與存儲單元的閾值電壓分布對應的數(shù)據分配以便執(zhí)行讀取操作。因此，在以任何頁面順序編程存儲單元的情況中，也同樣可以準確地執(zhí)行讀取操作。此外，在頁面的編程操作中，即使當某一頁面完成編程時關斷電源，也將關于進行編程的頁面順序的信息存儲在扇區(qū)信息存儲區(qū)域13中。因此，再次接通電源之后，也同樣可以對剩余頁面執(zhí)行編程操作。這樣，可以增強非易失性半導體存儲器200的實用性并有效地利用地址空間。
接下來，將參考圖8、9、和10的流程圖來描述根據第一實施例的非易失性半導體存儲器200的讀取操作(讀操作)和寫入操作(編程操作)。
首先，將給出對讀取第一頁面的操作的描述。圖8(a)是示出用于讀取第一頁面的操作的流程圖。在讀取第一頁面的操作中，執(zhí)行兩次讀取操作，包括第一讀取操作，用于選擇字線作為目標，以利用設置在狀態(tài)C中的字線電壓來執(zhí)行讀取操作(步驟S11)；以及第二讀取操作，用于利用設置在狀態(tài)A中的字線電壓來執(zhí)行讀取操作(步驟S12)。
在第一讀取操作中，判決存儲單元的閾值電壓是設置在“狀態(tài)2”或更低還是“狀態(tài)3”。在第二讀取操作中，判決存儲單元的閾值電壓是設置在“狀態(tài)0”還是“狀態(tài)1”或更高。
隨后，非易失性半導體存儲器200通過參考在扇區(qū)信息存儲區(qū)域13中存儲的扇區(qū)信息來判決第一頁面的編程操作的存在(步驟S13)。原因如下。如上所述，根據對設置在“狀態(tài)2”中的存儲單元的數(shù)據進行編程的任何頁面順序，可以存在數(shù)據“01”的情況和數(shù)據“00”的情況，也就是說，其中第一頁面上的數(shù)據為“1”的情況和相同數(shù)據為“0”的情況。為此，不可能通過兩次讀取操作來判決第一頁面上的數(shù)據。
因此，如果通過步驟S13中的判決而確定扇區(qū)信息存儲區(qū)域中的數(shù)據設置在編程狀態(tài)，也就是說，當完成第一頁面的編程操作時，則設置在“狀態(tài)2”中的存儲單元的數(shù)據為“00”。從而，輸出在數(shù)據鎖存電路中存儲的數(shù)據來執(zhí)行讀取操作(步驟S14和S15)。
另一方面，如果通過步驟S13中的判決而確定扇區(qū)信息存儲區(qū)域中的數(shù)據設置在擦除狀態(tài)，也就是說，當沒有完成第一頁面的編程操作時，則設置在“狀態(tài)2”中的存儲單元的數(shù)據在某些情況中為“01”。因此，不能通過兩次讀取操作來讀取數(shù)據。然而，沒有執(zhí)行第一頁面的編程操作。從而，不管在數(shù)據鎖存電路中存儲的數(shù)據，輸出數(shù)據“1”來執(zhí)行第一頁面的讀取操作(步驟S16和S17)。
接下來，將給出對第二頁面的讀取操作的描述。圖8(b)是示出讀取第二頁面的操作的流程圖。在讀取第二頁面的操作中，選擇作為目標的字線，以利用設置在狀態(tài)B中的字線電壓來執(zhí)行讀取操作(步驟S21)。在第一讀取操作中，判決存儲單元的閾值電壓是設置在“狀態(tài)1”或更低還是“狀態(tài)2”或更高。參考存儲單元的第二頁面上的數(shù)據，“狀態(tài)0”和“狀態(tài)1”是數(shù)據“1”，而“狀態(tài)2”和“狀態(tài)3”是數(shù)據“0”，與執(zhí)行編程操作的頁面順序無關。因此，不管在扇區(qū)信息存儲區(qū)域中存儲的數(shù)據(關于是否編程第一頁面的信息)如何，都輸出數(shù)據鎖存電路中存儲的數(shù)據來執(zhí)行用于讀取第二頁面的操作(步驟S22和S23)。
接下來，將給出對于寫入第一頁面的操作的描述。圖9是示出用于寫入第一頁面的操作的流程圖。首先，將編程數(shù)據從外部輸入到數(shù)據鎖存電路中(步驟S31)。然后，在執(zhí)行編程操作之前，選擇作為目標的字線以利用設置在狀態(tài)B中的字線電壓來執(zhí)行讀取操作(步驟S32)。通過利用設置在狀態(tài)B中的字線電壓來執(zhí)行讀取操作，可能讀取第二頁面上的數(shù)據。讀取操作所要編程的扇區(qū)判決是否已經編程第二頁面(步驟S33)。
在沒有執(zhí)行第二頁面的編程操作的情況中，進行圖5(b)所示的第一頁面的編程操作(步驟S34)。然后，在編程操作之后，執(zhí)行用于確認存儲單元是否被準確編程的驗證操作(步驟S35)。為了判決是否將驗證操作中的字線電壓編程為“狀態(tài)1”，施加電壓A’。
重復執(zhí)行編程操作和驗證操作，直到通過該驗證操作為止(步驟S36)。如果通過該驗證操作，則第一頁面的編程操作結束。接下來，執(zhí)行用于向扇區(qū)信息存儲區(qū)域的作為目標的存儲單元給予第一頁面的編程操作完成的通知的編程操作(步驟S42)。從而，第一頁面的編程操作完成(步驟S43)。
另一方面，如果在步驟S33執(zhí)行第二頁面的編程操作，則執(zhí)行圖5(a)所示的第一頁面的編程操作。此時，如果對于設置為“狀態(tài)2”的閾值電壓的存儲單元的數(shù)據是“1”，則執(zhí)行用于沿正向移動閾值電壓的操作，也就是說，如果第一頁面上的數(shù)據是“1”，則執(zhí)行編程操作，以及如果該相同數(shù)據為“0”，則保持閾值電壓。因此，在將存儲單元的閾值電壓設置為“狀態(tài)2”的情況中，寫入到數(shù)據鎖存電路中的數(shù)據被反相(步驟S37)。
在其中存儲單元的閾值電壓被設置為“狀態(tài)2”的數(shù)據鎖存電路的編程數(shù)據被反相之后，執(zhí)行第一頁面的編程操作(步驟S38)。在第一頁面的編程操作結束之后，執(zhí)行第一和第二驗證操作(步驟S39和S40)。為了判決驗證操作中的字線電壓被編程為“狀態(tài)1”還是“狀態(tài)3”，在第一驗證操作中施加電壓A’，而在第二驗證操作中施加電壓C’。
重復執(zhí)行編程操作和驗證操作，直到通過該驗證操作為止(步驟S41)。如果通過該驗證操作，則第一頁面的編程操作結束。接下來，執(zhí)行用于向扇區(qū)信息存儲區(qū)域的作為目標的存儲單元給予第一頁面的編程操作完成的通知的編程操作(步驟S42)。從而，第一頁面的編程操作完成(步驟S43)。
接下來，將給出對于寫入第二頁面的操作的描述。圖10是示出用于寫入第二頁面的操作的流程圖。首先，將編程數(shù)據從外部輸入到數(shù)據鎖存電路(步驟S51)。然后，在執(zhí)行編程操作之前，選擇將作為目標的字線，以便利用設置在狀態(tài)A中的字線電壓來執(zhí)行讀取操作(步驟S52)。通過利用設置在狀態(tài)A中的字線電壓來執(zhí)行讀取操作，可以讀取第一頁面上的數(shù)據。同時，讀取在扇區(qū)信息存儲區(qū)域13中存儲的信息(關于第一頁面是否編程的信息)。讀取操作所要編程的扇區(qū)判決第一頁面是否已經編程(步驟S53)。
在沒有執(zhí)行第一頁面的編程操作的情況中，執(zhí)行如圖5(a)所示的第二頁面的編程操作(步驟S54)。然后，在編程操作之后，執(zhí)行用于確認存儲單元是否被準確編程的驗證操作(步驟S55)。為了判決是否已經將驗證操作中的字線電壓編程為“狀態(tài)2”，施加電壓B’。重復執(zhí)行編程操作和驗證操作，直到通過該驗證操作為止(步驟S56)。如果通過該驗證操作，則第二頁面的編程操作完成(步驟S57)。
另一方面，如果在步驟S53執(zhí)行第一頁面的編程操作，則實行圖5(b)所示的第二頁面的編程操作(步驟S58)。在第二頁面的編程操作結束之后，執(zhí)行第一和第二驗證操作(步驟S59和S60)。為了判決驗證操作中的字線電壓被編程為“狀態(tài)2”還是“狀態(tài)3”，在第一驗證操作中施加電壓B’，而在第二驗證操作中施加電壓C’。重復執(zhí)行該編程操作和驗證操作，直到通過該驗證操作為止(步驟S61)。如果通過該驗證操作，則第二頁面的編程操作完成(步驟S62)。
這樣，根據第一實施例的非易失性半導體存儲器200執(zhí)行這樣的控制以便使得與存儲單元的閾值電壓分布對應的數(shù)據分配可變，從而根據對一個存儲單元中存儲的多個頁面上的數(shù)據進行編程的頁面順序來執(zhí)行編程操作。這里，設置與存儲單元的閾值電壓分布對應的數(shù)據分配，以便具有這樣的閾值電壓值，其使得存儲單元的所述閾值電壓可以通過后面執(zhí)行的編程操作而執(zhí)行正向轉換。因此，可以通過隨后的編程操作來防止促使存儲單元的閾值電壓執(zhí)行反向轉換的情況發(fā)生。因此，可以準確地設置存儲單元的閾值電壓。這樣，可以實現(xiàn)可選頁面順序的編程操作。此外，可以將讀取操作執(zhí)行最多兩次。因此，可以以與傳統(tǒng)技術相同的方式執(zhí)行高速讀取。
更具體地，傳統(tǒng)的非易失性半導體存儲器僅可以按照第一頁面和第二頁面的順序執(zhí)行編程。另一方面，在根據第一實施例的非易失性半導體存儲器200中，除按照第一頁面和第二頁面的順序之外，還可以按照第二頁面和第一頁面的順序執(zhí)行編程。為了以任何頁面順序實現(xiàn)編程操作，使得與存儲單元的閾值電壓分布對應的數(shù)據分配可變，從而根據編程第一頁面和第二頁面的順序來執(zhí)行編程操作。
在多個頁面的編程操作中，即使當某一頁面完成編程時關斷電源，也將關于執(zhí)行編程的頁面順序的信息存儲在作為編程順序信息存儲裝置的扇區(qū)信息存儲區(qū)域13中。因此，再次接通電源之后，也同樣可以對剩余頁面執(zhí)行編程操作。這樣，可以增強非易失性半導體存儲器的實用性并有效地利用地址空間。
盡管已經將以下情況作為示例給出了描述其中存儲關于是否已經執(zhí)行第一頁面的編程操作的信息，作為將在根據第一實施例的非易失性半導體存儲器200的扇區(qū)信息存儲區(qū)域13中存儲的信息，但本發(fā)明不限于此，還可以存儲關于第二頁面的編程操作是否已經執(zhí)行、第一頁面的編程操作是否已經執(zhí)行、或者第二頁面的編程操作是否首先執(zhí)行的信息。
此外，在第一實施例中，通過數(shù)據鎖存電路40-F來讀取和寫入在扇區(qū)信息存儲區(qū)域13中存儲的信息。還可以與用于讀取和寫入作為目標的扇區(qū)的操作同時地執(zhí)行這些操作。
這樣，與將在存儲單元陣列10上執(zhí)行的編程操作同時地，在扇區(qū)信息存儲區(qū)域13上執(zhí)行編程操作。因此，可以有效地消除在扇區(qū)信息存儲區(qū)域13上執(zhí)行編程操作所花費的時間。這樣，可以以可選頁面順序執(zhí)行編程操作，而沒有增加在存儲單元陣列上執(zhí)行編程所需要的時間。此外，通過與將在存儲單元陣列上執(zhí)行的讀取操作同時地執(zhí)行用于讀取在扇區(qū)信息存儲區(qū)域13中存儲的數(shù)據的操作，可以有效地消除在扇區(qū)信息存儲區(qū)域13上執(zhí)行讀取操作所花費的時間。因此，可以在維持存儲單元陣列上的讀取速度增加的同時，執(zhí)行可選頁面順序的編程操作。
此外，盡管已經給出在存儲單元陣列10中構成扇區(qū)信息存儲區(qū)域13的示例的描述，但這不是進行限制，可在與存儲單元陣列10分離的外側上構成該扇區(qū)信息存儲區(qū)域13。
(第二實施例)接下來，將參考圖描述根據本發(fā)明的第二實施例。
圖11是示出根據第二實施例的非易失性半導體存儲器200的結構的圖。在圖11中，與第一實施例的那些組件具有相同功能的組件具有相同的附圖標記，并省略了其詳細描述。下面僅描述具有不同結構的部分。
圖11與第一實施例中的圖4不同之處在于扇區(qū)信息存儲區(qū)域具有不同的結構。盡管第一實施例中在存儲單元陣列10中布置了扇區(qū)信息存儲區(qū)域13，但是在第二實施例中扇區(qū)信息存儲區(qū)域包括鐵電存儲器(FeRAM)300。
這樣，扇區(qū)信息存儲區(qū)域包括能夠執(zhí)行高速讀取操作、高速寫入操作、和重寫操作的鐵電存儲器(FeRAM)300。因此，可以增加在扇區(qū)信息存儲區(qū)域上執(zhí)行的寫入和讀取操作的速度。此外，可以執(zhí)行重寫操作。這樣，可以實現(xiàn)對將扇區(qū)信息寫入到扇區(qū)信息存儲區(qū)域中的操作的方便控制。相應地，可以增強能夠以可選頁面順序實行編程操作的非易失性半導體存儲器的性能。由于根據第二實施例的讀取操作和編程操作與第一實施例中描述的那些操作相同，因此將省略其詳細描述。
盡管上面已經描述了根據本發(fā)明的實施例，但是本發(fā)明的非易失性半導體存儲器并不僅限于這些示例，在不脫離發(fā)明范圍的情況下可以有效地進行各種改變。
例如，多值技術不限于2位/單元，而可以是更多。此外，盡管在實施例中已經給出了利用NAND型存儲單元陣列獲得其結構的示例描述，但是并不限于此，還可以采用AND型存儲單元陣列和NOR型存儲單元陣列。
根據本發(fā)明的用于存儲多值數(shù)據的非易失性半導體存儲器對于能夠增加讀取數(shù)據的操作速度(更進一步地，以可選頁面順序執(zhí)行寫入操作)的非易失性半導體存儲器是有利的。
權利要求
1.一種非易失性半導體存儲器，包括存儲單元陣列，包括用于存儲多個頁面上的數(shù)據的多值存儲單元；數(shù)據處理電路，用于執(zhí)行用于從該存儲單元陣列讀取數(shù)據的讀取操作、和用于以頁面為單元向該存儲單元陣列寫入數(shù)據的編程操作；以及控制電路，用于控制該數(shù)據處理電路的操作，其中該控制電路根據將執(zhí)行編程操作的頁面順序，以執(zhí)行多值存儲單元的閾值電壓的正向轉換來執(zhí)行編程操作的方式，改變與多值存儲單元的閾值電壓分布對應的數(shù)據分配。
2.根據權利要求1的非易失性半導體存儲器，還包括編程順序信息儲存器，用于存儲在編程操作的執(zhí)行中的頁面順序；其中所述控制電路通過參考編程順序信息，來確定與存儲單元的閾值電壓分布對應的數(shù)據，而執(zhí)行讀取操作。
3.一種非易失性半導體存儲器，包括存儲單元陣列，包括多值存儲單元，用于將第一頁面和第二頁面上的數(shù)據分配到在“狀態(tài)0”、“狀態(tài)1”、“狀態(tài)2”、和“狀態(tài)3”中設置的不同閾值電壓，并存儲該數(shù)據；數(shù)據處理電路，用于執(zhí)行編程操作和讀取操作，其中所述編程操作用于將從外部供應的第一或第二邏輯電平的數(shù)據以頁面為單元寫入到存儲單元陣列，所述讀取操作用于從該存儲單元陣列讀取數(shù)據；以及控制電路，用于根據將執(zhí)行編程操作的頁面順序，來控制數(shù)據處理電路的操作，其中，在將按照第一頁面和第二頁面的順序執(zhí)行編程操作的情況中，在第一頁面的編程操作中，當將編程第一邏輯電平時，該控制電路保持“狀態(tài)0”，而當將編程第二邏輯電平時，該控制電路執(zhí)行從“狀態(tài)0”到“狀態(tài)1”的改變；以及在第二頁面的編程操作中，在第一邏輯電平存儲在第一頁面的情況中，當將編程第一邏輯電平時，該控制電路保持“狀態(tài)0”，而當將編程第二邏輯電平時，該控制電路執(zhí)行從“狀態(tài)0”到“狀態(tài)3”的改變，以及，在第二邏輯電平存儲在第一頁面中的情況中，當將編程第一邏輯電平時，該控制電路保持“狀態(tài)1”，而當將編程第二邏輯電平時，該控制電路執(zhí)行從“狀態(tài)1”到“狀態(tài)2”的改變，以及在將按照第二頁面和第一頁面的順序執(zhí)行編程操作的情況中，在第二頁面的編程操作中，當將編程第一邏輯電平時，該控制電路保持“狀態(tài)0”，當將編程第二邏輯電平時，該控制電路執(zhí)行從“狀態(tài)0”到“狀態(tài)2”的改變，以及在第一頁面的編程操作中，在第一邏輯電平存儲在第二頁面的情況中，當將編程第一邏輯電平時，該控制電路保持“狀態(tài)0”，而當將編程第二邏輯電平時，該控制電路執(zhí)行從“狀態(tài)0”到“狀態(tài)1”的改變，以及在第二邏輯電平存儲在第二頁面中的情況中，當將編程第一邏輯電平時，該控制電路執(zhí)行從“狀態(tài)2”到“狀態(tài)3”的改變，而當將編程第二邏輯電平時，該控制電路保持“狀態(tài)2”。
4.根據權利要求3的非易失性半導體存儲器，還包括編程順序信息儲存器，用于存儲在編程操作的執(zhí)行中的頁面順序，所述控制電路參考該編程順序信息，以及，在僅第一頁面被編程的狀態(tài)、或者第一頁面和第二頁面都被編程的狀態(tài)的情況中，在用于讀取第一頁面的操作中，當多值存儲單元的閾值電壓設置在“狀態(tài)0”和“狀態(tài)3”中時，輸出第一邏輯電平，而當多值存儲單元的閾值電壓設置在“狀態(tài)1”和“狀態(tài)2”中時，輸出第二邏輯電平，以及，在用于讀取第二頁面的操作中，當多值存儲單元的閾值電壓設置在“狀態(tài)0”和“狀態(tài)1”中時，輸出第一邏輯電平，而當多值存儲單元的閾值電壓設置在“狀態(tài)2”和“狀態(tài)3”中時，輸出第二邏輯電平，以及在僅第二頁面編程的狀態(tài)的情況中，在用于讀取第一頁面的操作中，輸出第一邏輯電平，而不管多值存儲單元的閾值電壓的狀態(tài)，以及在用于讀取第二頁面的操作中，當多值存儲單元的閾值電壓設置在“狀態(tài)0”和“狀態(tài)1”中時，輸出第一邏輯電平，而當多值存儲單元的閾值電壓設置在“狀態(tài)2”和“狀態(tài)3”中時，輸出第二邏輯電平。
5.根據權利要求2或4的非易失性半導體存儲器，其中該控制電路與將在存儲單元陣列上執(zhí)行的編程操作同時地，執(zhí)行用于將編程順序信息存儲在編程順序信息儲存器中的操作。
6.根據權利要求2或4的非易失性半導體存儲器，其中該控制電路與在存儲單元陣列上執(zhí)行的讀取操作同時地，對在編程順序信息儲存器中存儲的編程順序信息執(zhí)行讀取操作。
7.根據權利要求2或4的非易失性半導體存儲器，其中該編程順序信息儲存器包括將相同字線連接到多值存儲單元的存儲單元。
8.根據權利要求4的非易失性半導體存儲器，其中該編程順序信息儲存器存儲多值存儲單元的設置在“狀態(tài)3”中的閾值電壓上的數(shù)據。
9.根據權利要求2的非易失性半導體存儲器，其中該編程順序信息儲存器包括鐵電存儲器(FeRAM)。
10.根據權利要求1的非易失性半導體存儲器，其中該存儲單元陣列包括NAND型存儲單元陣列。
11.根據權利要求1的非易失性半導體存儲器，其中該存儲單元陣列包括AND型存儲單元陣列。
12.根據權利要求1的非易失性半導體存儲器，其中該存儲單元陣列包括NOR型存儲單元陣列。
全文摘要
根據本發(fā)明的非易失性半導體存儲器包括存儲單元陣列，包括用于存儲多個頁面上的數(shù)據的多值存儲單元；數(shù)據處理電路，用于執(zhí)行用于從存儲單元陣列讀取數(shù)據的讀取操作和用于以頁面為單元向存儲單元陣列寫入數(shù)據的編程操作；以及控制電路，用于控制數(shù)據處理電路的操作，該控制電路根據執(zhí)行編程操作的頁面順序，通過多值存儲單元的閾值電壓沿正向轉換來執(zhí)行編程操作的方式，來改變與多值存儲單元的閾值電壓分布對應的數(shù)據分配。
文檔編號G11C16/26GK1992082SQ20061017128
公開日2007年7月4日 申請日期2006年12月28日 優(yōu)先權日2005年12月28日
發(fā)明者河野和幸 申請人:松下電器產業(yè)株式會社