專利名稱：具有總線結(jié)構(gòu)的半導(dǎo)體存儲模塊的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲模塊，其中控制芯片通過各種總線被連接到多個存儲芯片上。
背景技術(shù)：
圖1示出了穿過半導(dǎo)體存儲模塊的模塊電路板MP的剖面。在模塊電路板的上側(cè)和下側(cè)，多個存儲器件CB被布置在控制器件SB的左側(cè)和右側(cè)。存儲芯片U位于每個存儲器件CB內(nèi)。在模塊電路板的上側(cè)，具有存儲芯片U1、U2、U3和U4的存儲器件以一行位于控制器件SB的左側(cè)。在模塊電路板的下側(cè)，具有存儲芯片U10、U11、U12和U13的存儲器件被排列在模塊電路板的左側(cè)。存儲器件的外殼被例如實施為“細間距球柵陣列封裝”FBGA?？刂破骷B在內(nèi)部包括有控制芯片。其優(yōu)選地被實施為中心芯片。在圖1的例子中，控制器件的外殼同樣被實施為“細間距球柵陣列封裝”。
模塊電路板被實施為具有多個層L1，...，Ln的多層模塊電路板?？刂破骷B通過各種總線系統(tǒng)被連接到存儲器件上以驅(qū)動各個存儲器件CB。作為各種總線的代表，圖1示出了控制時鐘總線CLKB1和控制時鐘總線CLKB2。控制時鐘總線CLKB1被敷設(shè)在模塊電路板的層L1內(nèi)，并從那里將控制器件SB的中心芯片連接到存儲芯片U1，U2，U3和U4?？刂茣r鐘總線CLKB2被用于連接位于模塊電路板下側(cè)的存儲芯片U10，U11，U12和U13，其中該控制時鐘總線CLKB2從中心芯片出發(fā)，通過模塊電路板被引導(dǎo)直到靠近模塊電路板下側(cè)的層Ln。從那里繼續(xù)沿著層Ln延伸，并將模塊電路板下側(cè)的存儲芯片U10，U11，U12和U13連接到中心芯片。
圖2A以平面圖示出了模塊電路板MP的上側(cè)?？刂破骷目刂菩酒琒C和存儲器件的單個存儲芯片U1，...，U27被示出。存儲芯片以兩行被排列在模塊電路板上。在控制芯片SC的左側(cè)，圖1所示的存儲芯片U1，...，U4被布置在下面的行中，另外的存儲芯片U5，...，U9被布置在上面的行中。在控制芯片SC的右側(cè)，同樣在圖1中被示出的存儲芯片U24，...，U27被布置在下面的行中，另外的存儲芯片U19，...，U23被布置在上面的行中。
圖2B以平面圖示出了模塊電路板MP的下側(cè)。這里存儲芯片也以兩行布置。在模塊電路板的左側(cè)，圖1所示的存儲芯片U10，...，U13被布置在下面的行中，另外的存儲芯片U14，...，U18被布置在上面的行中。在模塊電路板的右側(cè)，同樣在圖1中被示出的存儲芯片U33，...，U36被布置在下面的行中，另外的存儲芯片U28，...，U32被布置在上面的行中。
存儲芯片并不直接由外部驅(qū)動，而是通過控制芯片SC與半導(dǎo)體存儲模塊的外部環(huán)境進行通信。為此，控制芯片SC通過外部訪問總線B被連接到一個外部控制器件MC(例如存儲控制器)。存儲控制器通過控制芯片SC訪問位于模塊電路板上側(cè)的各個存儲芯片和位于電路板下側(cè)的存儲芯片。
如圖3所示，在每個存儲芯片內(nèi)有一個存儲單元陣列SZF，其中存儲單元SZ以矩陣方式沿著字線WL和位線BL布置。在動態(tài)隨機訪問存儲單元的情況下，這種類型的DRAM存儲單元包括一個選擇晶體管AT和一個存儲電容器SC。利用字線WL上的相應(yīng)控制電位，存儲單元SZ可以被連接到位線BL上以便用于讀出和讀入數(shù)據(jù)的目的。
為了訪問存儲芯片的存儲單元陣列內(nèi)的各個存儲單元，存儲控制器利用控制和地址信號通過外部訪問總線B驅(qū)動控制芯片SC。用于向存儲芯片寫入數(shù)據(jù)和從存儲芯片讀出數(shù)據(jù)的數(shù)據(jù)信號同樣通過外部訪問總線被傳輸。
存儲芯片的組織形式規(guī)定了在讀訪問情況下可以同時從存儲芯片讀出多少個數(shù)據(jù)，或者在寫操作時可以同時向存儲芯片寫入多少個數(shù)據(jù)。例如在×4組織形式下，當(dāng)對存儲芯片U1的存儲單元陣列進行讀訪問時，四個數(shù)據(jù)信號被同時輸出，并通過數(shù)據(jù)總線被饋送到控制芯片SC，并從那里通過外部訪問總線B被轉(zhuǎn)送到存儲控制器MC。例如在×8組織形式下，當(dāng)對存儲芯片U1的存儲單元陣列進行讀訪問時，八個數(shù)據(jù)信號從存儲單元被同時讀出，并通過數(shù)據(jù)總線被饋送到控制芯片SC，并從那里通過外部總線被轉(zhuǎn)送到存儲控制器。
在讀訪問時數(shù)據(jù)可以同時被讀出的存儲芯片的數(shù)量、或者在寫訪問時數(shù)據(jù)可以同時被寫入的存儲芯片的數(shù)量，依賴于存儲芯片的組織形式和外部訪問總線B的數(shù)據(jù)寬度。例如，在×8組織形式和外部訪問總線B的總線寬度為72比特的情況下，讀或?qū)懺L問同時對半導(dǎo)體存儲模塊的9個存儲芯片進行。因此9個存儲芯片被組合以形成一個組，也即所謂的系列(rank)。
根據(jù)標(biāo)準(zhǔn)化，分別屬于具體系列的存儲芯片被相互挨著地布置在模塊電路板的一行中。因此，例如在模塊電路板的上側(cè)，模塊電路板的下面的行中的存儲芯片U1、U2、U3和U4以及還有模塊電路板的上面的行中的存儲芯片U19、U20、U21、U22和U23屬于系列G1。模塊電路板的上面的行中的存儲芯片U5、U6、U7、U8和U9以及模塊電路板的下面的行中的存儲芯片U24、U25、U26和U27屬于系列G2。在模塊電路板的下側(cè)，存儲芯片U10、U11、U12和U13以及還有存儲芯片U28、U29、U30、U31和U32屬于系列G3。存儲芯片U14、U15、U16、U17和U18以及還有存儲芯片U33、U34、U35和U36屬于系列G4。存儲芯片U1，...，U36因此被分布在四個系列之間。圖2A和2B所示的模塊電路板因此對應(yīng)于4R×8模塊配置。
在8R×8模塊配置的情況下，有雙倍多的存儲芯片位于模塊電路板上。在該情形下，在模塊電路板MP上同樣可以采用如圖2A和2B所示的存儲芯片布置。但在8R×8模塊配置中，分別有2個存儲芯片被布置于每個存儲器件中。這里所涉及的是在每個存儲器件中的存儲芯片的雙棧式布置。
以下的解釋涉及位于模塊電路板的左側(cè)的存儲芯片U1，...，U18。它們同樣也可以適用于模塊電路板的右側(cè)的存儲芯片U19，...，U36。
圖4示出了4R×8模塊配置的模塊電路板的上側(cè)0和模塊電路板MP的下側(cè)U。系列分配與圖2A及2B中的相同。行R2的存儲芯片U1，...，U4屬于系列G1，行R1的存儲芯片U5，...，U9屬于系列G2。在模塊電路板的下側(cè)，行R4的存儲芯片U10，...，U13屬于系列G3，行R3的存儲芯片U14，...，U18屬于系列G4。為了用控制時鐘信號CLK和數(shù)據(jù)時鐘信號DQS驅(qū)動存儲芯片，所述存儲芯片通過各種總線被連接到控制芯片。
圖4示出了兩個控制時鐘總線CLKB1和CLKB2以及兩個數(shù)據(jù)時鐘總線DB1和DB2。控制時鐘信號CLK1和控制時鐘信號CLK2通過控制時鐘總線CLKB1和CLKB2被傳輸。內(nèi)部控制操作(例如關(guān)斷選擇晶體管和控制其進入導(dǎo)通狀態(tài))與該控制時鐘信號的上升沿和下降沿同步地進行。數(shù)據(jù)時鐘信號DQS1和數(shù)據(jù)時鐘信號DQS2分別通過數(shù)據(jù)時鐘總線DB1和DB2被傳輸。在讀和寫訪問的情況下，數(shù)據(jù)與該數(shù)據(jù)時鐘信號同步地被從存儲芯片讀出和寫入存儲芯片?？偩€被敷設(shè)在模塊電路板的不同層上，如圖1中以控制時鐘總線CLKB1和CLKB2為例所示。
在模塊電路板上側(cè)的存儲芯片U1，...，U9通過用于承載控制時鐘信號CLK1的控制時鐘總線CLKB1被連接到控制芯片SC。模塊電路板下側(cè)的存儲芯片U10，...，U18被連接到控制時鐘總線CLKB2?？刂茣r鐘總線CLKB2通過接觸通孔被連接到模塊電路板上側(cè)的控制芯片SC。兩個控制時鐘總線分別用終接阻抗T被終接。
兩個控制時鐘總線CLKB1和CLKB1按照所謂的“飛越環(huán)路(LoopFly-by)拓?fù)洹眮韺崿F(xiàn)。在這種拓?fù)渲?，存儲芯片U1，...，U4以及還有存儲芯片U5，...，U9沿著控制時鐘總線CLKB1布置，存儲芯片U10，...，U13以及還有存儲芯片U14，...，U18沿著控制時鐘總線CLKB2布置。根據(jù)標(biāo)準(zhǔn)，分別屬于一個系列的存儲芯片相互挨著地沿著兩根控制時鐘總線布置。因此，屬于一個系列的存儲芯片也相互挨著地被布置在模塊電路板上的一行中，如圖4所示。
另外，控制芯片SC通過不同的數(shù)據(jù)時鐘總線DB1和DB2被連接到各個存儲芯片上。根據(jù)如圖4所示的標(biāo)準(zhǔn)化，每個系列的相應(yīng)存儲芯片通過公共數(shù)據(jù)時鐘總線被連接到控制芯片。在該情形下，存儲芯片被布置在一根數(shù)據(jù)時鐘總線的相應(yīng)一端，而控制芯片被布置在該數(shù)據(jù)時鐘總線的另一端。數(shù)據(jù)時鐘總線因此分別按照所謂的點對點拓?fù)浔粚嵤?br> 例如在圖4中，系列G1的存儲芯片U1、系列G2的存儲芯片U8以及還有系列G3的存儲芯片U10和系列G4的存儲芯片U17通過公共數(shù)據(jù)時鐘總線DB1被連接到控制芯片SC。為此，數(shù)據(jù)時鐘總線DB1在接觸通孔VD1中被分支到模塊電路板上側(cè)的存儲芯片U1和U8，以及被分支到模塊電路板下側(cè)的存儲芯片U10和U17。系列G1的存儲芯片U2、系列G2的存儲芯片U7以及還有系列G3的存儲芯片U11和系列G4的存儲芯片U16通過公共數(shù)據(jù)時鐘總線DB2被連接到控制芯片SC。四個系列的其余存儲芯片通過另外的數(shù)據(jù)時鐘總線被連接到控制芯片。在該情形下，在半導(dǎo)體存儲模塊的4系列配置中，數(shù)據(jù)時鐘總線分別把四個存儲芯片連接到控制芯片，其中所述四個存儲芯片中的每一個屬于不同的系列。在圖4的例子中，數(shù)據(jù)時鐘總線具有一點對四點的拓?fù)洹?br> 如上所述，數(shù)據(jù)時鐘信號DQS1和數(shù)據(jù)時鐘信號DQS2分別在數(shù)據(jù)時鐘總線DB1和DB2上被傳輸。在讀訪問的情況下，存儲在存儲芯片的存儲單元內(nèi)的數(shù)據(jù)與數(shù)據(jù)時鐘信號同步地被讀出。在寫訪問的情況下，數(shù)據(jù)與數(shù)據(jù)時鐘信號同步地被寫入到存儲芯片的存儲單元中。另外，存儲芯片內(nèi)在讀和寫訪問時的控制操作(例如關(guān)斷存儲單元的選擇晶體管和將該選擇晶體管控制成導(dǎo)通狀態(tài))是與控制時鐘總線CLKB1和CLKB2上的控制時鐘信號CLK1和CLK2同步地執(zhí)行的。
為了保證完全滿意的操作，對于譬如存儲芯片U1和U8有必要的是，除了約400ps的小偏差外，控制時鐘信號CLK1和數(shù)據(jù)時鐘信號DQS1應(yīng)大致同時地到達兩個存儲芯片U1和U8。這兩個信號必須相互同步。但由于數(shù)據(jù)時鐘總線DB1和控制時鐘總線CLKB1的不同總線拓?fù)洌趦煞N總線上出現(xiàn)不同的信號傳播時間。通過數(shù)據(jù)時鐘總線DB1傳輸?shù)臄?shù)據(jù)時鐘信號DQS1例如大致同時地到達系列G1的存儲芯片U1以及還有系列G2的存儲芯片U8。另一方面，由于在控制芯片SC和存儲芯片U1之間的小距離，控制時鐘總線CLKB1上的控制時鐘信號CLK1到達存儲芯片U1比該控制時鐘信號到達處于控制時鐘總線CLKB1末端的系列G2的存儲芯片U8要快得多。同樣，在模塊電路板下側(cè)的控制時鐘信號CLK2到達系列G3的存儲芯片U10比到達系列G4的存儲芯片U17要快得多。另一方面，兩個存儲芯片U10和U17大致同時地由數(shù)據(jù)時鐘信號DQS1驅(qū)動，因為從控制芯片SC到存儲芯片U10的數(shù)據(jù)時鐘總線DB1的長度大致恰好與位于控制芯片SC和存儲芯片U17之間的數(shù)據(jù)時鐘總線DB1的長度相等。
控制時鐘信號CLK1在存儲芯片U1和存儲芯片U8之間的傳播時間差、以及控制時鐘信號CLK2在存儲芯片U10和存儲芯片U17之間的傳播時間差例如大約為1ns。如果數(shù)據(jù)時鐘總線DB1被實施使得數(shù)據(jù)時鐘信號DQS1大致與控制時鐘信號CLK1同時地到達存儲芯片U1和存儲芯片U10，那么對于存儲芯片U8和U17而言，在數(shù)據(jù)時鐘信號DQS1和控制時鐘信號CLK1之間還存在大約1ns的時間偏差。以存儲芯片U1、U8、U10和U17為例所講述的問題范圍也適用于其余的存儲芯片。

發(fā)明內(nèi)容
本發(fā)明的目的在于講述一種半導(dǎo)體存儲模塊，其中從一個控制芯片經(jīng)不同總線被傳輸至存儲芯片的信號大致同時地到達存儲芯片。
該目的通過以下的具有總線結(jié)構(gòu)的半導(dǎo)體存儲模塊來達到，其包括模塊電路板和被布置在所述模塊電路板上的多個存儲芯片。在此，所述存儲芯片中的第一芯片屬于第一存儲芯片組，所述存儲芯片中的第二芯片屬于第二存儲芯片組。所述半導(dǎo)體存儲模塊還包括被布置在所述模塊電路板上的控制芯片。在此，所述控制芯片被如此實施，使得在對所述半導(dǎo)體存儲模塊進行讀和寫訪問時該控制芯片同時地訪問所述存儲芯片中的所述第一芯片或所述存儲芯片中的所述第二芯片。該半導(dǎo)體存儲模塊包括用于傳輸?shù)谝豢刂菩盘柕牡谝豢偩€，其中該第一總線具有第一端和第二端，還包括用于傳輸?shù)诙刂菩盘柕牡诙偩€，其中該第二總線具有第一端和至少兩個第二端。所述控制芯片被連接到所述第一總線的所述第一端。所述多個存儲芯片沿著所述第一總線的所述第一端和所述第二端之間的所述第一總線被連接到所述第一總線上，所述存儲芯片中的所述第一芯片中的一個相應(yīng)芯片挨著所述存儲芯片中的所述第二芯片中的一個相應(yīng)芯片被連接到所述第一總線上。所述控制芯片被連接到所述第二總線的所述第一端。所述存儲芯片中的所述第一芯片中的一個被連接到所述第二端中的一個，以及所述存儲芯片中的所述第二芯片中的一個被連接到所述第二總線的第二端中的另一個。
根據(jù)所述的半導(dǎo)體存儲模塊的一種改進，所述第一總線被實施為用于傳輸控制時鐘信號的控制時鐘總線。在此，對所述存儲芯片中的所述第一和第二芯片的讀和寫訪問與所述控制時鐘信號同步地被執(zhí)行。
在所述的半導(dǎo)體存儲模塊的另一實施例中，所述第二總線被實施為用于傳輸數(shù)據(jù)時鐘信號的數(shù)據(jù)時鐘總線。在對所述存儲芯片中的所述第一和第二芯片進行讀訪問時，數(shù)據(jù)與所述數(shù)據(jù)時鐘信號同步地被從所述存儲芯片中的所述第一和第二芯片讀出。在對所述存儲芯片中的所述第一和第二芯片進行寫訪問時，數(shù)據(jù)與所述數(shù)據(jù)時鐘信號同步地被寫入所述存儲芯片中的所述第一和第二芯片。
在另一實施例中，所述的半導(dǎo)體存儲模塊包括用于傳輸?shù)谌刂菩盘柕牡谌偩€，所述第三總線具有第一端和第二端。所述控制芯片被連接到所述第三總線的所述第一端，所述多個存儲芯片沿著所述第三總線的所述第一端和所述第二端之間的所述第三總線被連接到所述第三總線上，所述存儲芯片中的所述第一芯片中的一個相應(yīng)芯片挨著所述存儲芯片中的所述第二芯片中的一個芯片被連接到所述第一總線上。
在所述的半導(dǎo)體存儲模塊的一種優(yōu)選配置中，所述第三總線被實施為用于傳輸?shù)刂沸盘柕牡刂房偩€。
根據(jù)一種改進，所述的半導(dǎo)體存儲模塊包括用于傳輸?shù)谒目刂菩盘柕牡谒目偩€，所述第四總線具有第一端和第二端。所述控制芯片被連接到所述第四總線的所述第一端，所述存儲芯片中的所述第一芯片沿著所述第四總線的所述第一端和所述第二端之間的所述第四總線被連接到所述第四總線上。在此，所述存儲芯片中的所述第一芯片相互挨著地沿著所述第四總線布置。
在所述的半導(dǎo)體存儲模塊的另一改進中，所述半導(dǎo)體存儲模塊包括用于傳輸另一第四控制信號的另一第四總線，所述另一第四總線具有第一端和第二端。所述控制芯片被連接到所述另一第四總線的所述第一端。所述存儲芯片中的所述第二芯片沿著所述另一第四總線的所述第一端和所述第二端之間的所述另一第四總線被連接到所述第四總線上。所述存儲芯片中的所述第二芯片相互挨著地沿著所述另一第四總線布置。
根據(jù)所述的半導(dǎo)體存儲模塊的一個實施例，所述第四總線和所述另一第四總線分別被實施為用于激活所述存儲芯片中的所述第一和第二芯片以進行讀和寫訪問的控制總線。
所述的半導(dǎo)體存儲模塊的另一實施例規(guī)定，所述存儲芯片中的所述第一和第二芯片被布置在所述模塊電路板的表面上的至少一行中。在所述行中，所述存儲芯片中的所述第一芯片中的一個相應(yīng)芯片挨著所述存儲芯片中的所述第二芯片中的一個相應(yīng)芯片被布置。
根據(jù)所述的半導(dǎo)體存儲模塊的另一配置形式，所述控制芯片通過具有一個數(shù)據(jù)寬度的訪問總線由一個控制器件驅(qū)動。所述存儲芯片具有相同的組織形式。所述第一和第二存儲芯片組中的每一個都具有相同數(shù)量的存儲芯片。屬于存儲芯片組之一的存儲芯片的數(shù)量取決于所述訪問總線的數(shù)據(jù)寬度和所述存儲芯片的組織形式。
在所述的半導(dǎo)體存儲模塊的優(yōu)選實施例中，屬于所述第一和第二組的存儲芯片分別形成一個系列。
所述半導(dǎo)體存儲模塊的其它配置形式可以從從屬權(quán)利要求中得到。


下面參考示出了本發(fā)明示例性實施例的附圖來更詳細地解釋本發(fā)明。圖中圖1示出了穿過半導(dǎo)體存儲模塊的剖面，圖2A示出了連接有存儲控制器的半導(dǎo)體存儲模塊的模塊電路板的上側(cè)的平面圖，圖2B示出了半導(dǎo)體存儲模塊的模塊電路板的下側(cè)的平面圖，圖3示出了半導(dǎo)體存儲模塊的存儲芯片的存儲單元陣列，圖4示出了根據(jù)現(xiàn)有技術(shù)的布置有存儲芯片和控制及數(shù)據(jù)時鐘總線的半導(dǎo)體存儲模塊的模塊電路板的上側(cè)和下側(cè)，圖5示出了根據(jù)本發(fā)明的布置有存儲芯片和控制及數(shù)據(jù)時鐘總線的半導(dǎo)體存儲模塊的模塊電路板的上側(cè)和下側(cè)，圖6示出了根據(jù)本發(fā)明的布置有存儲芯片和第一控制時鐘總線及數(shù)據(jù)時鐘總線的半導(dǎo)體存儲模塊的模塊電路板的上側(cè)，圖7示出了根據(jù)本發(fā)明的布置有存儲芯片和第二控制時鐘總線及數(shù)據(jù)時鐘總線的半導(dǎo)體存儲模塊的模塊電路板的上側(cè)，圖8示出了根據(jù)本發(fā)明的布置有存儲芯片和地址總線的半導(dǎo)體存儲模塊的模塊電路板的上側(cè)和下側(cè)，圖9示出了穿過具有地址總線的模塊電路板的剖面。
具體實施例方式
圖5描繪了模塊電路板MP的上側(cè)O和下側(cè)U。出于更清楚的原因，在上側(cè)只示出了屬于系列G1的存儲芯片U1和U2以及屬于系列G2的存儲芯片U7和U8。在模塊電路板的下側(cè)只示出了屬于系列G3的存儲芯片U10和U11以及屬于系列G4的存儲芯片U16和U17。另外，用于傳輸控制時鐘信號CLK1和CLK2的控制時鐘總線CLKB1和CLKB2分別按照圖4所示的飛越環(huán)路拓?fù)浔粚嵤?br> 控制芯片SC被連接到控制時鐘總線CLKB1的一端ECLKB11。終接阻抗T被連接到控制時鐘總線CLKB1的另一端ECLKB12。同樣，控制時鐘總線CLKB2的一端ECLKB21被連接到控制芯片SC，且控制時鐘總線CLKB2的另一端ECLKB22被連接到終接阻抗T。與點對點拓?fù)湎喾?，控制時鐘總線的飛越環(huán)路拓?fù)涫乖谠摽偩€上傳輸?shù)男盘柧哂忻黠@更好的信號完整性。
但與圖4的實施例相反，屬于不同系列的存儲芯片現(xiàn)在分別相互挨著地沿著控制時鐘總線CLKB1和沿著控制時鐘總線CLKB2布置。因此，系列G1的存儲芯片U1挨著系列G2的存儲芯片U8布置，而系列G1的存儲芯片U2挨著系列G2的存儲芯片U7布置。同樣，被布置在模塊電路板下側(cè)的系列G3的存儲芯片U10和U11也不再相互挨著地沿著控制時鐘總線CLKB2布置，而是分別挨著系列G4的存儲芯片U16和U17布置。因此，在模塊電路板上側(cè)和下側(cè)的所有其它存儲芯片同樣也不再相互挨著地逐個組地(逐個系列地)布置在多個行中。而是一個系列的一個存儲芯片挨著另一個系列的一個存儲芯片而被布置在一行中。
數(shù)據(jù)時鐘總線另外按照“一點對四點”拓?fù)浔粚嵤??？刂菩酒琒C被連接到數(shù)據(jù)時鐘總線DB1的一端EDB11。在數(shù)據(jù)時鐘總線DB1的另外兩端EDB12和EDB13處，該數(shù)據(jù)時鐘總線DB1把系列G1的存儲芯片U1以及系列G2的存儲芯片U8連接到控制芯片SC。同樣地，位于模塊電路板下側(cè)的數(shù)據(jù)時鐘總線DB1在其兩端處通過接觸通孔VD1將系列G3的存儲芯片U10以及系列G4的存儲芯片U17連接到該電路板上側(cè)的控制芯片SC。在模塊電路板上側(cè)，數(shù)據(jù)時鐘總線DB2在其兩端處把系列G1的存儲芯片U2以及系列G2的存儲芯片U7連接到控制芯片SC。在模塊電路板下側(cè)，數(shù)據(jù)時鐘總線DB2在其兩端處通過接觸通孔VD2把系列G3的存儲芯片U11以及系列G4的存儲芯片U16連接到控制芯片SC。
在對半導(dǎo)體存儲模塊訪問時，控制芯片同時地訪問一個系列的所有存儲芯片。由于控制時鐘總線CLKB1的在控制芯片和系列G1的存儲芯片U1之間的總線長度以及還有在控制芯片和系列G2的存儲芯片U8之間的總線長度在長度上大約是相等的，所以現(xiàn)在控制時鐘信號CLK1大致同時地到達屬于不同系列的存儲芯片。由于控制時鐘信號CLK1稍微在到達存儲芯片U1之前到達存儲芯片U8而產(chǎn)生的400ps的小傳播時間差仍然是可以容忍的，而不會喪失完整性。
由于在控制芯片SC和存儲芯片U1、U8之間的相同距離，數(shù)據(jù)時鐘總線DB1上的數(shù)據(jù)時鐘信號DQS1同時到達存儲芯片U1、U8。同樣，由于數(shù)據(jù)時鐘總線DB2在控制芯片SC和存儲芯片U2之間的總線長度恰好等于數(shù)據(jù)時鐘總線DB2在控制芯片SC和存儲芯片U7之間的總線長度，所以數(shù)據(jù)時鐘總線DB2上的數(shù)據(jù)時鐘信號DQS2也同時到達存儲芯片U2和U7。
在模塊電路板的下側(cè)，控制時鐘信號CLK2基本上同時地到達相互挨著布置的存儲芯片U11和U16。相互挨著布置的存儲芯片U17和U10通過控制時鐘信號CLK2稍后但同樣基本上是同時地被尋址。同樣，存儲芯片U10和U17通過數(shù)據(jù)時鐘總線DB1被同時尋址，而存儲芯片U11和U16通過數(shù)據(jù)時鐘總線DB2被同時尋址。
如在引言中所述，數(shù)據(jù)時鐘信號DQS和控制時鐘信號CLK之間的偏差應(yīng)該不大于400ps。下面以存儲芯片U1和U8為例來講述必要的措施，但這些措施同樣也可以適用于相互挨著布置且屬于不同系列的其它成對的存儲芯片。
由于數(shù)據(jù)時鐘信號DQS1從控制芯片SC到存儲芯片U1、U8具有相同的傳播時間，而且控制時鐘總線CLKB1上的控制時鐘信號CLK1同樣在控制芯片SC和兩個存儲芯片U1、U8之間具有大致相同的傳播時間，所以也可以使數(shù)據(jù)時鐘信號DQS1和控制時鐘信號CLK1大致同時地到達存儲芯片U1和U8。
可以實現(xiàn)這一點的一種可能的途徑在于，使數(shù)據(jù)時鐘總線DB1的在控制芯片SC和存儲芯片U1、U8之間的長度如此地與控制時鐘總線CLKB1的在控制芯片SC和存儲芯片U1、U8之間的長度進行適配，使得控制時鐘總線CLKB1上的從控制芯片SC直到存儲芯片U1、U8的控制時鐘信號CLK1與數(shù)據(jù)時鐘總線DB1上的在控制芯片SC和兩個存儲芯片U1、U8之間的數(shù)據(jù)時鐘信號DQS1具有相同的傳播時間。由于信號在飛越環(huán)路拓?fù)涞目偩€上通常比在點對點拓?fù)涞目偩€上傳播得更慢，所以數(shù)據(jù)時鐘總線DB1必須被制造得稍微長于控制時鐘總線CLKB1的在存儲芯片U1和U8之間的長度。
然而，如果由于缺少可用的空間而使這一點不可能做到，那么根據(jù)另一變型方案，控制芯片SC被實施為一種智能中心芯片。在圖5所示的例子中，該中心芯片以相較于控制時鐘信號CLK1為時間延遲的方式來發(fā)出數(shù)據(jù)時鐘信號DQS1。如果控制時鐘總線CLKB1上的控制時鐘信號CLK1從控制芯片SC到存儲芯片U1、U8例如具有1.5ns的傳播時間，而且數(shù)據(jù)時鐘總線DB1上的數(shù)據(jù)時鐘信號DQS1在控制芯片SC和存儲芯片U1、U8之間具有約0.4ns的傳播時間，那么智能中心芯片在發(fā)出控制時鐘信號CLK1之后約1.1ns產(chǎn)生數(shù)據(jù)時鐘信號DQS1。這保證了控制時鐘信號CLK1和數(shù)據(jù)時鐘信號DQS1基本上同時地到達兩個存儲芯片U1和U8。兩個信號之間的約400ps的小時間偏差是可以被接受的，而不會喪失信號完整性。
挨著控制時鐘總線CLKB和數(shù)據(jù)時鐘總線DB，半導(dǎo)體存儲模塊的存儲芯片通常還通過控制總線CTRLB和地址總線CAB被連接到控制芯片。控制信號CTRL(例如用于選擇存儲芯片以進行存儲器訪問的芯片選擇信號)在控制總線CTRLB上被傳輸。當(dāng)來自于不同系列的存儲芯片被連接到控制時鐘總線CLKB之一時，相同系列的存儲芯片分別被連接到控制總線CTRLB?？刂瓶偩€CTRLB因此按照系列特有的方式被實施。所以在4系列的模塊配置的情況下存在4個不同的控制總線。
圖6和7示出了兩個系列G1和G2的存儲芯片U1、U8以及還有U2、U7，它們相互挨著地被布置在模塊電路板的上側(cè)。存儲芯片U1、U8被連接到數(shù)據(jù)時鐘總線DB1。存儲芯片U2和U7被連接到數(shù)據(jù)時鐘總線DB2。根據(jù)圖6，屬于系列G1的存儲芯片U1和U2被連接到用于傳輸控制信號CTRL1的控制總線CTRLB1，而屬于系列G2的存儲芯片U7和U8按照圖7被連接到用于傳輸控制信號CTRL2的控制總線CTRLB2。控制總線CTRLB1和CTRLB2分別在其相應(yīng)的末端ECTRLB12和ECTRLB22處用終接阻抗T進行終接。
圖8和9示出了位于模塊電路板上側(cè)的存儲芯片U1，...，U8以及位于模塊電路板下側(cè)的存儲芯片U10，...，U18至控制總線CAB的連接。控制總線CAB按照類似于控制時鐘總線CLKB1和CLKB2的飛越環(huán)路拓?fù)鋪韺嵤?。雖然模塊電路板左側(cè)的存儲芯片U1，...，U18通過兩根控制時鐘總線被連接到控制芯片SC，但只有一個地址總線CAB被提供用于將模塊電路板左側(cè)的存儲芯片U1，...，U18連接到控制芯片SC。存儲芯片U1，...，U18沿著地址總線CAB布置。地址總線在一端ECAB1被連接到控制芯片SC，在一端ECAB2用終接阻抗T終接?？梢员挥脕韺ぶ反鎯卧嚵谢虼鎯ζ飨盗兄械膯蝹€存儲單元的地址信號CA通過地址總線CAB被傳輸。
鑒于半導(dǎo)體存儲模塊的對稱結(jié)構(gòu)，針對模塊電路板左側(cè)的存儲芯片的解釋也可以適用于模塊電路板右側(cè)的存儲芯片。控制和數(shù)據(jù)時鐘總線的、地址和控制總線的本發(fā)明配置，以及還有屬于模塊電路板上的不同系列的存儲芯片的相應(yīng)布置，可以尤其被應(yīng)用于4R×8和8R×8模塊配置的FBDIMM(全緩沖雙列直插存儲器模塊)。
附圖標(biāo)記清單MP模塊電路板L 層FBGA 細間距球柵陣列封裝SB控制器件CB存儲器件U 存儲芯片SC控制芯片MC存儲控制器B 外部訪問總線SZF 存儲單元陣列BL位線WL字線AT選擇晶體管SC存儲電容器SZ存儲單元DB數(shù)據(jù)時鐘總線DQS 數(shù)據(jù)時鐘信號CLKB 控制時鐘總線CAB 地址總線CLK 控制時鐘總線CA地址總線VD，VC接觸通孔CTRLB 控制總線CTRL 控制信號
權(quán)利要求
1.具有總線結(jié)構(gòu)的半導(dǎo)體存儲模塊，具有模塊電路板(MP)，具有被布置在所述模塊電路板(MP)上的多個存儲芯片(U1，...，U8)，所述存儲芯片中的第一芯片(U1，...，U4)屬于第一存儲芯片組(G1)，所述存儲芯片中的第二芯片(U5，...，U8)屬于第二存儲芯片組(G2)，具有被布置在所述模塊電路板(MP)上的控制芯片(SC)，其中所述控制芯片(SC)被如此實施，使得在對所述半導(dǎo)體存儲模塊進行讀和寫訪問時該控制芯片同時地訪問所述存儲芯片中的所述第一芯片(U1，...，U4)或所述存儲芯片中的所述第二芯片(U5，...，U8)，具有用于傳輸?shù)谝豢刂菩盘?CLK1)的第一總線(CLKB1)，其中該第一總線具有第一端(ECLKB11)和第二端(ECLKB12)，具有用于傳輸?shù)诙刂菩盘?DQS1)的第二總線(DB1)，其中該第二總線具有第一端(EDB11)和至少兩個第二端(EDB12，EDB13)，其中所述控制芯片(SC)被連接到所述第一總線(CLKB1)的所述第一端(ECLKB11)，所述多個存儲芯片(U1，...，U8)沿著所述第一總線的所述第一端(ECLKB11)和所述第二端(ECLKB12)之間的所述第一總線被連接到所述第一總線上，所述存儲芯片中的所述第一芯片中的一個相應(yīng)芯片(U1)挨著所述存儲芯片中的所述第二芯片中的一個相應(yīng)芯片(U8)被連接到所述第一總線上，所述控制芯片(SC)被連接到所述第二總線(DB1)的所述第一端(EDB11)，所述存儲芯片中的所述第一芯片中的一個(U1)被連接到所述第二端中的一個(EDB12)，以及所述存儲芯片中的所述第二芯片中的一個(U8)被連接到所述第二總線(DB1)的第二端中的另一個(EDB13)。
2.按照權(quán)利要求1所述的半導(dǎo)體存儲模塊，其中所述第一總線(CLKB1)被實施為用于傳輸控制時鐘信號(CLK1)的控制時鐘總線，其中對所述存儲芯片中的所述第一和第二芯片(U1，...，U4，U5，...，U8)的讀和寫訪問與所述控制時鐘信號(CLK1)同步地被執(zhí)行。
3.按照權(quán)利要求1-2之一所述的半導(dǎo)體存儲模塊，其中所述第二總線(DB1)被實施為用于傳輸數(shù)據(jù)時鐘信號(DQS1)的數(shù)據(jù)時鐘總線，其中在對所述存儲芯片中的所述第一和第二芯片(U1，...，U4，U5，...，U8)進行讀訪問時，數(shù)據(jù)與所述數(shù)據(jù)時鐘信號(DQS1)同步地被從所述存儲芯片中的所述第一和第二芯片(U1，...，U4，U5，...，U8)讀出，其中，在對所述存儲芯片中的所述第一和第二芯片(U1，...，U4，U5，...，U8)進行寫訪問時，數(shù)據(jù)與所述數(shù)據(jù)時鐘信號(DQS1)同步地被寫入所述存儲芯片中的所述第一和第二芯片(U1，...，U4，U5，...，U8)。
4.按照權(quán)利要求1-3之一所述的半導(dǎo)體存儲模塊，具有用于傳輸?shù)谌刂菩盘?CA)的第三總線(CAB)，所述第三總線具有第一端(ECAB1)和第二端(ECAB2)，所述控制芯片(SC)被連接到所述第三總線(CAB)的所述第一端(ECAB1)，所述多個存儲芯片(U1，...，U8)沿著所述第三總線的所述第一端(ECAB1)和所述第二端(ECAB2)之間的所述第三總線被連接到所述第三總線上，所述存儲芯片中的所述第一芯片中的一個相應(yīng)芯片(U1)挨著所述存儲芯片中的所述第二芯片中的一個芯片(U8)被連接到所述第三總線上。
5.按照權(quán)利要求4所述的半導(dǎo)體存儲模塊，其中所述第三總線(CAB)被實施為用于傳輸?shù)刂沸盘?CA)的地址總線。
6.按照權(quán)利要求1-5之一所述的半導(dǎo)體存儲模塊，具有用于傳輸?shù)谒目刂菩盘?CTRL1)的第四總線(CTRLB1)，所述第四總線具有第一端(ECTRLB11)和第二端(ECTRLB12)，所述控制芯片(SC)被連接到所述第四總線的所述第一端(ECTRLB11)，所述存儲芯片中的所述第一芯片(U1，...，U4)沿著所述第四總線的所述第一端(ECTRLB11)和所述第二端(ECTRLB12)之間的所述第四總線被連接到所述第四總線上，所述存儲芯片中的所述第一芯片(U1，...，U4)相互挨著地沿著所述第四總線布置。
7.按照權(quán)利要求6所述的半導(dǎo)體存儲模塊，具有用于傳輸另一第四控制信號(CTRL2)的另一第四總線(CTRLB2)，所述另一第四總線具有第一端(ECTRLB21)和第二端(ECTRLB22)，所述控制芯片(SC)被連接到所述另一第四總線的所述第一端(ECTRLB21)，所述存儲芯片中的所述第二芯片(U5，...，U8)沿著所述另一第四總線的所述第一端(ECTRLB21)和所述第二端(ECTRLB22)之間的所述另一第四總線被連接到所述第四總線上，所述存儲芯片中的所述第二芯片(U5，...，U8)相互挨著地沿著所述另一第四總線布置。
8.按照權(quán)利要求7所述的半導(dǎo)體存儲模塊，其中所述第四總線(CTRLB1)和所述另一第四總線(CTRLB2)分別被實施為用于激活所述存儲芯片中的所述第一和第二芯片(U1，...，U4，U5，...，U8)以進行讀和寫訪問的控制總線。
9.按照權(quán)利要求8所述的半導(dǎo)體存儲模塊，其中所述第一總線(CLKB1)、所述第三總線(CAB)、所述第四總線(CTRLB1)和所述另一第四總線(CTRLB2)的相應(yīng)的第二端(ECLKB12，ECAB2，ECTRLB12，ECTRLB22)通過終接阻抗(T)被終接。
10.按照權(quán)利要求1-9之一所述的半導(dǎo)體存儲模塊，其中所述存儲芯片中的所述第一和第二芯片(U1，...，U4，U5，...，U8)被布置在所述模塊電路板(MP)的表面(O)上的至少一行(R1)中，其中在所述行(R1)中，所述存儲芯片中的所述第一芯片中的一個相應(yīng)芯片(U1)挨著所述存儲芯片中的所述第二芯片中的一個相應(yīng)芯片(U8)被布置。
11.按照權(quán)利要求1-10之一所述的半導(dǎo)體存儲模塊，其中所述存儲芯片分別包括具有動態(tài)隨機訪問存儲單元(SZ)的存儲單元陣列(SZF)。
12.按照權(quán)利要求1-11之一所述的半導(dǎo)體存儲模塊，其中所述控制芯片被實施為中心芯片(SC)。
13.按照權(quán)利要求12所述的半導(dǎo)體存儲模塊，其中所述中心芯片(SC)被如此實施，使得它相對于所述控制時鐘信號(CLK1)延遲地發(fā)出所述數(shù)據(jù)時鐘信號(DQS1)。
14.按照權(quán)利要求1-13之一所述的半導(dǎo)體存儲模塊，其中所述模塊電路板(MP)被實施為多層模塊電路板。
15.按照權(quán)利要求1-14之一所述的半導(dǎo)體存儲模塊，其中每個總線(CLKB，CAB，DB，CTRLB)被敷設(shè)在所述模塊電路板(MP)的層(L1，...，Ln)中的一個內(nèi)。
16.按照權(quán)利要求1-15之一所述的半導(dǎo)體存儲模塊，其中所述存儲芯片(U1，...，U8)和所述控制芯片(SC)分別按照細間距球柵陣列封裝(FBGA)而布置。
17.按照權(quán)利要求1-16之一所述的半導(dǎo)體存儲模塊，其中所述控制芯片(SC)通過具有一個數(shù)據(jù)寬度的訪問總線(B)由一個控制器件(MC)驅(qū)動，其中所述存儲芯片(U1，...，U8)具有相同的組織形式，其中所述第一和第二存儲芯片組(G1)中的每一個都具有相同數(shù)量的存儲芯片(U1，...，U4)，其中屬于存儲芯片組(G1，G2)之一的存儲芯片的數(shù)量取決于所述訪問總線(B)的數(shù)據(jù)寬度和所述存儲芯片的組織形式。
18.按照權(quán)利要求17所述的半導(dǎo)體存儲模塊，其中屬于所述第一和第二組(G1，G2)的存儲芯片(U1，...，U4，U5，...，U8)分別形成一個系列(G1，G2)。
19.按照權(quán)利要求1-18之一所述的半導(dǎo)體存儲模塊，其中所述半導(dǎo)體存儲模塊具有4R×8配置。
20.按照權(quán)利要求1-19之一所述的半導(dǎo)體存儲模塊，其中所述半導(dǎo)體存儲模塊具有8R×8配置。
21.按照權(quán)利要求1-20之一所述的半導(dǎo)體存儲模塊，其被實施為雙列直插存儲器模塊。
全文摘要
半導(dǎo)體存儲模塊(MP)，其具有驅(qū)動各種存儲芯片(U1，..，U36)的控制芯片(SC)。存儲芯片通過飛越環(huán)路拓?fù)湫问降目刂茣r鐘總線(CLKB1)被連接到控制芯片(SC)。存儲芯片被如此布置在模塊電路板上，使得不同系列(G1，G2)的存儲芯片(U1，U8)分別相互挨著地被連接到控制時鐘總線(CLKB1)。承載數(shù)據(jù)時鐘信號(DQS1)地數(shù)據(jù)時鐘總線(DB1)分別根據(jù)點對點拓?fù)鋵⒉煌盗械拇鎯π酒B接到控制芯片(SC)。該半導(dǎo)體存儲模塊允許控制時鐘總線(CLKB1)上的控制時鐘信號(CLK1)的傳播時間與數(shù)據(jù)時鐘總線(DB1)上的數(shù)據(jù)時鐘信號(DQS1)的傳播時間相適配。
文檔編號G11C8/18GK1892896SQ20061010550
公開日2007年1月10日 申請日期2006年7月7日 優(yōu)先權(quán)日2005年7月8日
發(fā)明者K·－H·穆斯賴納, M·貝尼澤克, S·喬爾德耶維克 申請人:英飛凌科技股份公司