專利名稱：具有總線結(jié)構(gòu)的半導(dǎo)體存儲模塊的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲模塊，其中控制電路通過控制總線、時鐘總線和地址總線控制多個存儲芯片。
背景技術(shù)：
在半導(dǎo)體存儲模塊、例如FBDIMM(全緩沖雙列直插存儲器模塊)中，在模塊電路板MP上布置有多個半導(dǎo)體存儲組件，這些半導(dǎo)體存儲組件不是直接地、而是通過一個控制組件(例如中心芯片)由存儲控制器進(jìn)行控制。目前有四種FBDIMM模塊卡被標(biāo)準(zhǔn)化，它們在時鐘頻率和比特率方面互不相同。目前標(biāo)準(zhǔn)化的FBDIMM卡包括比特率為400Mbit/s的FBD400卡，比特率為533Mbit/s的FBD533卡，比特率為667Mbit/s的FBD667卡，以及比特率為800Mbit/s的FBD800卡。
在2Rx4的設(shè)計結(jié)構(gòu)中，每“列(Rank)”有18個存儲芯片位于DIMM模塊上。存儲芯片在半導(dǎo)體存儲組件中是以堆疊式布置被布置在模塊電路板上(堆疊式DRAM器件)的。在2xStack(雙重堆疊)設(shè)計中，在一個半導(dǎo)體存儲組件內(nèi)堆疊地布置兩個存儲芯片。各個存儲芯片通過控制總線、地址總線和時鐘總線由中心芯片上的控制電路進(jìn)行控制，以便存儲或讀出被存儲的信息。在2Rx4結(jié)構(gòu)的FBDIMM存儲模塊中，中心芯片的控制電路提供四個時鐘信號，其中兩個時鐘信號用于供給中心芯片左邊的存儲芯片，兩個時鐘信號用于控制位于中心芯片右邊的存儲芯片。當(dāng)2Rx4結(jié)構(gòu)的FBDIMM模塊上總共存在36個存儲芯片時，在中心芯片的左邊布置9個分別具有兩個存儲芯片的半導(dǎo)體存儲組件，在中心芯片的右邊布置9個分別具有兩個存儲芯片的半導(dǎo)體存儲組件。也即在中心芯片的兩邊，必須由中心芯片的控制電路控制總共18個存儲芯片。
為了控制存儲芯片，中心芯片提供了四個時鐘信號，其中兩個時鐘信號用于中心芯片左邊的存儲芯片，兩個時鐘信號用于中心芯片右邊的存儲芯片。為此，中心芯片控制該中心芯片左邊的兩根時鐘總線和該中心芯片右邊的兩根時鐘總線。根據(jù)JEDEC標(biāo)準(zhǔn)，在中心芯片左右邊的第一時鐘總線上分別連接十個存儲芯片，在中心芯片左右邊的第二時鐘總線上分別連接八個存儲芯片。因此時鐘總線具有10/8/10/8的結(jié)構(gòu)。
為了選擇存儲芯片，中心芯片提供了四個選擇信號(芯片選擇信號)。其中分別有兩個選擇信號用于中心芯片左邊的存儲芯片，以及分別有兩個選擇信號用于中心芯片右邊的存儲芯片。根據(jù)JEDEC標(biāo)準(zhǔn)，中心芯片為傳輸選擇信號而在左邊分別有兩根控制總線可供使用，在中心芯片的右邊同樣分別有兩根控制總線可供使用。在每根控制總線上分別連接了36個存儲芯片中的9個存儲芯片。因此控制總線具有9/9/9/9的結(jié)構(gòu)。
為了尋址每個存儲芯片的各個存儲單元，中心芯片提供了地址信號。為了尋址被布置在中心芯片左邊的存儲芯片的存儲單元，該中心芯片與左邊的第一地址總線、即所謂的“指令地址總線”(CA總線)以及與右邊的第二地址總線(指令地址總線，CA總線)相連接。在該兩種地址總線的每一種上分別連接了36個存儲芯片中的18個存儲芯片。
由于時鐘總線、控制總線和地址總線上的不同負(fù)荷分布，尤其在FBD667和FBD800卡的情況下會產(chǎn)生功率損耗。這種功率損耗主要涉及不同總線上的信號的非匹配時間特性(“輸出時序”)。在該情形下，由于不同總線上的不同信號傳播時間，尤其在FBD667和FBD800的情況下在CA總線上采用所謂的“提前定時”。在此，中心芯片延遲地或提前地發(fā)送不同的控制信號。但這種方法是非常耗費和易遭受故障的，因為中心芯片必須相互分開地控制CA總線和CTRL總線上的控制信號。
為了在FBD667和FBD800卡的情況下達(dá)到良好的信號完整性(Signal Integrity)，半導(dǎo)體存儲組件內(nèi)的存儲芯片具有一個附加的輸入管腳，通過它可以接通一個端接電阻(片內(nèi)端接電阻器)。為了寫訪問，接通一個被實施為嵌入電阻的端接電阻。
為了達(dá)到良好的信號完整性，需要設(shè)置50歐姆數(shù)量級的片內(nèi)端接電阻。但50歐姆的端接電阻在目前尚未被標(biāo)準(zhǔn)化。替而代之的是，根據(jù)JEDEC推薦采用75歐姆或150歐姆的片內(nèi)端接電阻。但在具有“雙重堆疊式DRAM”的2Rx4結(jié)構(gòu)的半導(dǎo)體存儲模塊中，這種電阻在寫入時的信號完整性方面被證明是有問題的。
在“堆疊式芯片”設(shè)計中放棄FBDIMM模塊卡的另一個原因在于與之相關(guān)聯(lián)的高額成本。

發(fā)明內(nèi)容
因此本發(fā)明任務(wù)在于給出一種具有成本有利的設(shè)計的半導(dǎo)體存儲模塊，其中為了時間同步地傳輸控制信號、時鐘信號和地址信號，控制總線、時鐘總線和地址總線相互之間進(jìn)行了最大程度的負(fù)載匹配。
根據(jù)本發(fā)明，該任務(wù)通過權(quán)利要求1所述的半導(dǎo)體存儲模塊來解決。
具有總線結(jié)構(gòu)的本發(fā)明半導(dǎo)體存儲模塊包括一模塊電路板；分別包含有存儲芯片的半導(dǎo)體存儲組件，其中所述存儲芯片包括一個具有存儲單元的存儲單元區(qū)，所述存儲單元內(nèi)分別可以存儲數(shù)據(jù)；用于控制存儲芯片的控制組件。另外，所述模塊電路板還包括多個控制總線，用于把選擇信號從控制組件分別傳送到多個存儲芯片以選擇存儲數(shù)據(jù)的存儲芯片之一，其中在每個控制總線上連接了相同數(shù)量的存儲芯片；多個地址總線，用于把地址信號從所述控制組件分別傳送到多個存儲芯片以從所選擇的存儲芯片中選擇存儲單元之一，其中在每個地址總線上連接了相同數(shù)量的存儲芯片；多個時鐘總線，用于把時鐘信號從所述控制組件分別傳送到多個存儲芯片以用于時鐘同步地運行所述的存儲芯片，其中在每個時鐘總線上連接了相同數(shù)量的存儲芯片。所述的半導(dǎo)體存儲組件和所述的控制組件被布置在所述的模塊電路板上。另外，所述控制總線的數(shù)量與所述時鐘總線的數(shù)量相一致，并且在每個控制總線上連接了相同數(shù)量的也被連接到每個時鐘總線上的存儲芯片。
通過本發(fā)明能夠?qū)⒋鎯δK構(gòu)造為平面的存儲模塊，其中每個半導(dǎo)體存儲組件恰好含有一個存儲芯片。存儲模塊的平面設(shè)計是一種比例如“堆疊式DRAM”設(shè)計更為成本有利的方案，在后者中每個半導(dǎo)體存儲組件還有堆疊式布置的兩個或多個存儲芯片。平面設(shè)計的實現(xiàn)需要修正迄今所使用的地址總線、控制總線和時鐘總線的總線結(jié)構(gòu)。在本發(fā)明的地址總線、控制總線和時鐘總線的總線結(jié)構(gòu)中，不同的總線相互之間進(jìn)行負(fù)載匹配。由此可以為地址信號、控制信號和時鐘信號實現(xiàn)最大程度相同的信號傳播時間，使得不再需要通過中心芯片進(jìn)行信號延遲。另外，可以采用標(biāo)準(zhǔn)建議的75歐姆或150歐姆電阻作為片內(nèi)端接電阻。
半導(dǎo)體存儲模塊的模塊電路板優(yōu)選地具有第一和第二表面。所述控制組件被布置在所述模塊電路板的所述第一表面上。一數(shù)量的半導(dǎo)體存儲組件被布置在所述模塊電路板的所述第一表面上，其余數(shù)量的半導(dǎo)體存儲組件被布置在所述模塊電路板的所述第二表面上。被布置在所述模塊電路板的所述第一表面上的半導(dǎo)體存儲組件分別以第一和第二列被布置在所述第一表面的第一和第二邊。被布置在所述模塊電路板的所述第二表面上的半導(dǎo)體存儲組件分別以第一和第二列被布置在所述第二表面的第一和第二邊。
所述控制組件優(yōu)選地包括一個帶有控制電路的中心芯片，所述控制電路通過所述控制總線、地址總線和時鐘總線控制所述的存儲芯片。
所述存儲芯片優(yōu)選地包含有動態(tài)隨機(jī)存取型的存儲單元。
所述半導(dǎo)體存儲模塊的模塊電路板優(yōu)選地被構(gòu)造為多層的印刷電路板。所述模塊電路板包括與所述模塊電路板的第一表面相鄰的第一外層和與所述模塊電路板的第二表面相鄰的第二外層。所述模塊電路板包括被布置在所述第一外層和所述第二外層之間的多個內(nèi)層。
在所述的半導(dǎo)體存儲模塊中，優(yōu)選地設(shè)有第一地址總線和第二地址總線，所述第一地址總線控制所述模塊電路板的第一和第二表面的第一邊的存儲芯片，所述第二地址總線控制所述模塊電路板的第一和第二表面的第二邊的存儲芯片。所述第一和第二地址總線中的每一個被劃分為第一和第二子總線。在每個所述地址總線的每個所述子總線上連接了相同數(shù)量的也被連接到每個控制總線和每個時鐘總線上的存儲芯片。
所述第一和第二地址總線的第一子總線在所述內(nèi)層的第一內(nèi)層內(nèi)延伸，所述第一和第二地址總線的第二子總線在所述內(nèi)層的第二內(nèi)層內(nèi)延伸。所述第一和第二地址總線的所述第一和第二子總線相互平行地延伸。
所述第一和第二地址總線的所述第一子總線和第二子總線優(yōu)選地分別利用一個被布置在所述模塊電路板的外層之一上的端接電阻被終接。
所述中心芯片的所述控制電路優(yōu)選地控制第一和第二控制總線以及第三和第四控制總線。所述第一和第二控制總線分別控制被布置在所述模塊電路板的第一和第二表面的第一邊的一組存儲芯片。所述第三和第四控制總線分別控制被布置在所述模塊電路板的第一和第二表面的第二邊的一組存儲芯片。
每個控制總線優(yōu)選地具有第一和第二子總線。每個控制總線的第一子總線在所述模塊電路板的一個內(nèi)層中延伸，每個控制總線的第二子總線在所述模塊電路板的另一個內(nèi)層中延伸，其中所述第一子總線和所述第二子總線是相互平行地延伸的。每個控制總線的第一子總線控制被布置在所述模塊電路板的第一或第二表面的第一列中的存儲芯片。每個控制總線的第二子總線控制被布置在所述模塊電路板的第一或第二表面的第二列中的存儲芯片。
所述中心芯片的所述控制電路優(yōu)選地控制第一和第二時鐘總線以及第三和第四時鐘總線。所述第一和第二時鐘總線分別控制被布置在所述模塊電路板的第一和第二表面的第一邊的一組存儲芯片。所述第三和第四時鐘總線分別控制被布置在所述模塊電路板的第一和第二表面的第二邊的一組存儲芯片。
所述存儲芯片優(yōu)選地具有一個可激活的端接電阻，其被激活用于對相應(yīng)存儲芯片的寫訪問。該半導(dǎo)體存儲模塊此外還具有另外的第一控制總線和另外的第二控制總線，用于傳送激活信號以激活所述存儲芯片的可激活的端接電阻。所述中心芯片的控制電路控制所述另外的第一控制總線和另外的第二控制總線。所述另外的第一控制總線分別控制被布置在所述模塊電路板的第一和第二表面的第一邊的一組存儲芯片。所述另外的第二控制總線分別控制被布置在所述模塊電路板的第一和第二表面的第二邊的一組存儲芯片。
所述另外的第一控制總線和另外的第二控制總線優(yōu)選地分別包括第一子總線和第二子總線。在每個所述另外的控制總線的每個所述子總線上連接了相同數(shù)量的也被連接到每個地址總線的每個子總線上的存儲芯片。
根據(jù)本發(fā)明半導(dǎo)體存儲模塊的一種改進(jìn)方案，所述另外的第一控制總線和另外的第二控制總線的第一子總線在模塊電路板的一個內(nèi)層中延伸，所述另外的第一和第二控制總線的第二子總線在模塊電路板的另一個內(nèi)層中延伸，其中所述第一和第二子總線相互平行地延伸。
所述可激活的端接電阻優(yōu)選地具有75歐姆或150歐姆的值。


下面借助于示出本發(fā)明實施例的附圖來詳細(xì)講述本發(fā)明。
圖1A示出了FBDIMM存儲模塊的截面圖，圖1B示出了FBDIMM存儲模塊的模塊電路板的截面圖，圖2A示出了FBDIMM半導(dǎo)體存儲模塊的上側(cè)，圖2B示出了FBDIMM半導(dǎo)體存儲模塊的下側(cè)，圖3示出了在FBDIMM半導(dǎo)體存儲模塊上的存儲芯片的存儲單元區(qū)，圖4示出了按照本發(fā)明控制FBDIMM半導(dǎo)體存儲模塊上的存儲芯片的控制組件，圖5示出了具有現(xiàn)有技術(shù)CA總線的總線結(jié)構(gòu)的FBDIMM半導(dǎo)體存儲模塊的下側(cè)與本發(fā)明的CA總線結(jié)構(gòu)的對比，圖6示出了現(xiàn)有技術(shù)CA總線的總線結(jié)構(gòu)，圖7示出了本發(fā)明CA總線的總線結(jié)構(gòu)，圖8A示出了本發(fā)明的ODTL總線的總線結(jié)構(gòu)，圖8B示出了本發(fā)明的ODTL總線的另一總線結(jié)構(gòu)，圖9示出了本發(fā)明的CLK總線的總線結(jié)構(gòu)，圖10示出了本發(fā)明的CTRL總線的總線結(jié)構(gòu)。
具體實施例方式
圖1A描繪了例如被構(gòu)造為FBDIMM半導(dǎo)體存儲模塊的半導(dǎo)體存儲模塊。該半導(dǎo)體存儲模塊具有一個在兩側(cè)裝有半導(dǎo)體組件的模塊電路板MP。在一個表面O1上，例如在模塊電路板的上側(cè)，在該模塊電路板的中心布置了控制組件SB，以及在該控制組件的兩邊分別布置了半導(dǎo)體存儲組件。在控制組件的左邊布置了半導(dǎo)體存儲組件B1，B3，B5和B7，在控制組件的右邊布置了半導(dǎo)體存儲組件B17，B19，B21和B23。在表面O2上，例如在模塊電路板MP的下側(cè)，從控制組件SB來看，左邊布置了半導(dǎo)體存儲組件B2，B4，B6和B8。在表面O2的右邊布置了半導(dǎo)體存儲組件B18，B20，B22和B24。直接在控制組件的下方在表面O2上布置了半導(dǎo)體存儲組件B33和B36。這些組件通常另外還包括糾錯電路用于校正其余半導(dǎo)體存儲組件內(nèi)的存儲差錯。
圖1B示出了模塊電路板MP的截面圖。該模塊電路板MP被構(gòu)造為多層的印刷電路板(多層)。其包括一個與表面O1相鄰的外層TOP和一個與表面O2相鄰的外層BOT。在所述兩個外層之間布置了內(nèi)層INT1，..，INTn。
圖2A示出了圖1A的FBDIMM半導(dǎo)體存儲模塊的上側(cè)O1的俯視圖。該半導(dǎo)體存儲模塊具有2Rx4結(jié)構(gòu)。因此該半導(dǎo)體存儲模塊包括兩個“列”，其中存儲芯片分別具有x4的數(shù)據(jù)組織形式。當(dāng)一個“列”給出了為覆蓋存儲控制器的總線寬度所必要的存儲組件數(shù)量時，那么，在假定總線寬度為72bit(包括ECC存儲組件在內(nèi))時，一個“列”將由18個存儲芯片構(gòu)成。因此在2R(Rank)x4的結(jié)構(gòu)中設(shè)有36個存儲芯片。
為代替采用“堆疊式DRAM”設(shè)計，本發(fā)明建議采用平面的FBDIMM2Rx4設(shè)計。在圖2A所示的平面設(shè)計中，在每個半導(dǎo)體存儲組件中分別只有一個存儲芯片。在半導(dǎo)體存儲模塊的上側(cè)O1上，平面的存儲芯片U1，U3，U5，U7，U9，U11，U13和U15位于左邊S1。存儲芯片U17，U19，U21，U23，U25，U27，U29和U31位于表面O1的右邊S2。在此，存儲芯片按照兩列R11和R12布置。在模塊電路板的下側(cè)U2，在表面O2的左邊S1布置了存儲芯片U2，U4，U6，U8，U10，U12，U14和U16以及ECC存儲芯片U33和U35。在表面O2的右邊布置了半導(dǎo)體存儲芯片U18，U20，U22，U24，U26，U28，U30和U32以及ECC存儲芯片U34和U36。這里存儲芯片也是以兩列、也即列R21和列R22被布置的。
存儲芯片具有DRAM(動態(tài)隨機(jī)存取存儲器)存儲單元類型的存儲單元。圖3用簡化圖示出了圖2A和2B的存儲芯片的存儲單元區(qū)SZF。在存儲單元區(qū)SZF內(nèi)沿著字線WL和位線BL布置了存儲單元SZ。DRAM存儲單元具有一個選擇晶體管AT和一個存儲電容SC。在尋址所示的存儲單元SZ時，選擇晶體管AT通過字線WL上的相應(yīng)控制信號被控制導(dǎo)通，使得存儲電容SC與位線BL導(dǎo)通連接以便讀出信息或?qū)懭胄畔?。在寫訪問時，通過控制信號ODTS激活一個被嵌入在硅芯片內(nèi)的端接電阻(片內(nèi)端接電阻)ODTW。通過該電阻端接所連的數(shù)據(jù)總線DQ。根據(jù)JEDEC規(guī)范，端接電阻ODTW被構(gòu)造為75歐姆電阻或150歐姆電阻。事實表明，在75歐姆電阻或150歐姆電阻的情況下，使用平面的卡設(shè)計而不是“堆疊式DRAM”設(shè)計可以實現(xiàn)良好的信號完整性。在采用每個半導(dǎo)體存儲組件只有一個存儲芯片的平面芯片設(shè)計時，采用50歐姆電阻是不必要的，而為了實現(xiàn)良好信號完整性該電阻在“堆疊式”設(shè)計的FBD667和FBD800卡中是必要的。因此可以遵照片內(nèi)端接電阻的數(shù)量級的JEDEC標(biāo)準(zhǔn)。
圖4示出了用于控制存儲芯片的控制組件SB。該控制組件在其內(nèi)部具有一個帶控制電路AS的中心芯片HC。根據(jù)JEDEC標(biāo)準(zhǔn)，控制電路AS在S1邊控制地址總線(指令地址總線，CA總線)CAB1，在S2邊控制CA總線CAB2。根據(jù)本發(fā)明，CA總線CAB1在一個節(jié)點處被分離成子總線TB1CAB1和子總線TB2CAB1。同樣，在S2邊，CA總線CAB2在一個節(jié)點處被分離成子總線TB1CAB2和子總線TB2CAB2。
根據(jù)JEDEC標(biāo)準(zhǔn)，中心芯片HC的控制電路AS利用時鐘信號在S1邊控制兩根時鐘總線(CLK總線)CLKB1和CLKB2，以便能時鐘同步地驅(qū)動存儲芯片。在S2邊，控制電路AS同樣提供兩個被饋給CLK總線CLKB3和CLKB4的時鐘信號。
為了選擇用于存儲過程的存儲芯片，控制電路AS提供四個選擇信號(芯片-選擇)，其中分別有一個選擇信號被饋給控制組件的S1邊的控制總線(CTRL-總線)CTRLB1和CTRLB2，以及控制組件的S2邊的控制總線CTRLB3和CTRLB4。
為了激活片內(nèi)端接電阻，中心芯片的控制電路在S1邊的另一控制總線(即所謂的“片內(nèi)端接總線)ODTB1上提供一個控制信號，以及在控制組件的S1邊的另一片內(nèi)端接總線ODTB2上提供另一個控制信號。片內(nèi)端接總線ODTB1根據(jù)本發(fā)明在一個節(jié)點處分支成子總線TB1ODTB1和子總線TB2ODTB1。S2邊的片內(nèi)端接總線ODTB2在一個節(jié)點處分支成子總線TB1ODTB2和子總線TB2ODTB2。
圖5用放大圖示出了圖2B的FBDIMM半導(dǎo)體存儲模塊的下側(cè)O2。在左邊S1示出了迄今已在“堆疊式DRAM”設(shè)計中被使用的CA總線結(jié)構(gòu)，而在右邊S2示出了在采用平面設(shè)計時需要被使用的本發(fā)明CA總線結(jié)構(gòu)。
正如迄今在采用“堆疊式DRAM”設(shè)計時的情況一樣，存儲芯片U2，U4，U6，U8，U10，U12，U14和U16以及ECC存儲芯片U33和U35由一個單獨的CA’總線控制。該CA’總線利用端接電阻R’CA被終接。圖6示出了利用地址信號由控制電路AS控制的各個CA’總線支路的結(jié)構(gòu)。在下面的總線結(jié)構(gòu)圖中所給出的位于總線子段(“短線單元”，Stub-Elementen)處的數(shù)值給出了數(shù)量級為×10-2mm的短線單元長度。縮寫TOP表示在外層的表面O1上的總線的短線單元，而縮寫B(tài)OT則對應(yīng)于模塊電路板的表面O2上的短線單元。節(jié)點V給出了模塊電路板的貫穿接觸(通孔)?？s寫INT給出了短線單元是在多層-模塊電路板MP的內(nèi)層中延伸。
根據(jù)圖6，控制電路通過多層模塊電路板MP的上側(cè)O1上的長度為1.45mm的短線單元而利用地址信號A0控制CA’總線。在通孔V1上布置了一個交叉器，控制電路AS通過該交叉器與ECC存儲芯片U33、U35相連。在內(nèi)層INT7上，主總線支路進(jìn)一步前進(jìn)到通孔V2。在那里布置下一個交叉器，該交叉器通過一個總線支路將主總線與被布置在表面O1上的存儲芯片U1、U9相連接。同樣，從線孔V2向多層模塊電路板的下側(cè)O2分出一個總線支路到存儲芯片U2和U10。通過線孔V3、V4和V5，其余的存儲芯片在該多層電路板的上側(cè)O1和下側(cè)O2的S1邊與主總線支路或控制電路AS相連接。該主總線支路在其末端利用一個端接電阻RCA’被終接，后者通過一個電壓源Vtt與參考電位GND相連。
根據(jù)FBDIMM半導(dǎo)體存儲模塊的JEDEC標(biāo)準(zhǔn)推薦了這種總線結(jié)構(gòu)。但在使用平面裝配的模塊電路板的情況下，由于位置的原因，不可能將圖6所示的18個存儲芯片通過這樣多數(shù)量的交叉器與主總線支路相連接。在此，另外還需要考慮單單為了傳輸16個地址信號、3個庫地址信號、一個ODT激活信號、兩個芯片選擇信號、兩個指令允許信號、三個控制信號/RAS，/CAS，/WE、和四個差動時鐘信號，就必須在存儲芯片和控制電路AS之間設(shè)置總共高達(dá)31個這種總線結(jié)構(gòu)。
因此本發(fā)明建議修正迄今的用于總線結(jié)構(gòu)的JEDEC推薦。
圖5示出了在下側(cè)O2的S2邊將CA總線劃分為第一子總線TB1CA和第二子總線TB2CA。這兩種子總線利用模塊電路板表面上的端接電阻RCA被終接。第一子總線TB1CA具有四個節(jié)點，這些節(jié)點與模塊電路板的接觸通孔的位置相一致。第一子總線TB1CAB在第一接觸通孔上分支，并通過通向下側(cè)O2的交叉器將存儲芯片U18與第一子總線TB1CAB的主總線支路相連，以及通過圖5示意地示出的交叉器被連接到在所述模塊電路板表面O1上位于存儲芯片U18對面的存儲芯片U17。同樣，第一子總線TB1CAB的主總線支路在接下來的接觸通孔上與下側(cè)的存儲芯片U20相連，以及與模塊電路板上側(cè)的對面存儲芯片U19相連。在接下來的接觸通孔上，主總線支路TB1CAB重新又具有一個交叉器，模塊電路板下側(cè)O2的存儲芯片U22和上側(cè)O1的存儲芯片U21通過該交叉器與主總線支路TB1CAB相連接。在最后一個接觸通孔上布置了一個交叉器，其將下側(cè)的存儲芯片U24及模塊電路板的對面表面上的存儲芯片U23與子總線TB1CAB相連接。與此相應(yīng)地，在與第一子總線TB1平行的第二子總線TB2CAB上，在模塊電路板的接觸通孔處總共設(shè)置四個交叉點，其把模塊電路板下側(cè)的存儲芯片U26、U28、U30和U32以及ECC存儲芯片35連接到第二子總線TB2CAB上，以及在上側(cè)把對面的存儲芯片U25、U27、U29和U31連接到第二子總線TB2CAB上。
圖7用放大圖示出了控制電路AS到CA總線CAB1的耦合。地址總線CAB1在接觸通孔V1處分支成第一子總線TB1CAB1和第二子總線TB2CAB1，其中所述第一子總線在多層電路板的內(nèi)層INT8內(nèi)敷設(shè)，所述第二子總線與所述第一子總線TB1CAB1平行地敷設(shè)在多層電路板的內(nèi)層INT6內(nèi)(平行路由)。兩種子總線通過與電壓源Vtt相連的端接電阻RCA被終接。第一子總線TB1CAB1通過接觸通孔VTB1CAB1與上側(cè)O1的存儲芯片U1、U3、U5、U7相連，以及與模塊電路板的對面下側(cè)上的存儲芯片U2、U4、U6、U8相連。同樣，ECC存儲芯片U35通過第一接觸通孔與子總線TB1CAB1相連接。相應(yīng)地，第二子總線TB2CAB1通過接觸通孔VTB2CAB1與模塊電路板上側(cè)的存儲芯片U9、U11、U13和U15相連，以及與模塊電路板下側(cè)的存儲芯片U10、U12、U14和U16及ECC存儲芯片U33相連接。因此，在第一子總線TB1CAB1和第二子總線TB2CAB1兩者上分別連接了9個被構(gòu)造為存儲芯片的負(fù)載元件。
圖8A和8B示出了用于輸送激活信號以激活每個存儲芯片的片內(nèi)端接電阻的本發(fā)明ODTL總線結(jié)構(gòu)。這里也采用“平行路由”，其方式是，ODTB1總線在接觸通孔VODTB1處分支成第一子總線TB1ODTB1和第二子總線TB2ODTB1，其中這些子總線平行地延伸。每個子總線利用與電壓源Vtt相連的端接電阻RODTB1被終接。子總線TB1ODTB1通過接觸通孔VTB1ODTB1與模塊電路板上側(cè)的存儲芯片U1、U3、U5和U7相連，以及與模塊電路板下側(cè)的存儲芯片U2、U4、U6和U8及ECC存儲芯片U35相連。子總線TB2ODTB1通過接觸通孔VTB2ODTB1與模塊電路板上側(cè)的存儲芯片U9、U11、U13和U15相連，以及與模塊電路板下側(cè)的存儲芯片U10、U12、U14和U16及ECC存儲芯片U33相連。也如同CA總線的子總線一樣，片內(nèi)端接總線ODTB1的每種子總線分別與9個負(fù)載元件相連接。
圖9示出了時鐘總線CLKB1的結(jié)構(gòu)，該時鐘總線具有一個用于輸送時鐘信號CLK的總線支路和一個與之平行的用于輸送并協(xié)時鐘信號/CLK的總線支路。兩種總線支路利用與電壓源Vtt相連的端接電阻RCLK被終接。每個總線支路與總共9個負(fù)載元件相連接，這些負(fù)載元件是模塊電路板上側(cè)的存儲芯片U1、U3、U5和U7，模塊電路板下側(cè)的存儲芯片U2、U4、U6和U8以及ECC存儲芯片U33。同樣由圖4所示的控制電路AS控制的時鐘總線CLKB2、CLKB3和CLKB4具有相同的結(jié)構(gòu)，因此這里分別也有9個存儲芯片與每根時鐘總線相連接。
圖10示出了控制總線CTRLB1的結(jié)構(gòu)，該控制總線與模塊電路板的S1邊的控制電路AS相連接。用于輸送選擇信號CS的控制總線CTRLB1具有兩根平行敷設(shè)的子總線TB1CTRLB1和TB2CTRLB1，這些子總線分別由一個與電壓源Vtt相連的端接電阻RCTRL進(jìn)行終接。通過接觸通孔VTB1CTRLB1，子總線TB1CTRLB1與模塊電路板上側(cè)O1的存儲芯片U1、U3、U5和U7相連接。子總線TB2CTRLB1通過接觸通孔VTB2CTRLB1與模塊電路板上側(cè)的存儲芯片U9、U11、U13和U15及模塊電路板下側(cè)的ECC存儲芯片U33相連接。因此控制總線CTRLB1同樣與總共9個負(fù)載元件相連接。
通過采用圖7所示的地址總線(CA總線)的總線結(jié)構(gòu)以及圖8A、8B所示的片內(nèi)端接總線(ODTL總線)的總線結(jié)構(gòu)，采用圖9所示的時鐘總線(CLK總線)的總線結(jié)構(gòu)，以及采用圖10所示的控制總線(CTRL總線)的總線結(jié)構(gòu)，現(xiàn)在能夠以平面的DRAM設(shè)計來構(gòu)造一種與迄今普通的“堆疊式DRAM”設(shè)計相反的2Rx4結(jié)構(gòu)的FBDIMM存儲模塊?？刂莆挥谥行男酒腟1邊的存儲芯片的時鐘總線CLKB1和CLKB2，以及控制位于中心芯片的S2邊的存儲芯片的時鐘總線CLKB3和CLKB4，都分別與9個負(fù)載元件相連接。同樣，在將中心芯片與S1邊的存儲芯片相連接的控制總線CTRLB1和CTRLB2上，以及在將中心芯片與S2邊的存儲芯片相連接的控制總線CTRLB3和CTRLB4上，也分別連接了9個負(fù)載元件(存儲芯片)。S1邊的CA總線支路CAB1和S2邊的CA總線支路CAB2分別與18個負(fù)載元件相連接，但分別具有同樣與9個負(fù)載元件相連接的2個子支路。同樣，總線支路ODTB1和ODTB2被再分為分別具有9個負(fù)載元件的兩個子總線。
由此確保了地址總線、時鐘總線和控制總線相互之間良好的負(fù)載匹配。這有個優(yōu)點，就是不同總線上的信號傳播時間被非常好地匹配，使得不再需要由中心芯片采用“提前定時”。另外事實表明，通過采用平面的FBDIMM 2Rx4設(shè)計并結(jié)合數(shù)據(jù)總線DQ的本發(fā)明總線結(jié)構(gòu)，而不是50歐姆的片內(nèi)端接電阻，此時可以利用標(biāo)準(zhǔn)的75歐姆或150歐姆電阻進(jìn)行終接，盡管如此這里也實現(xiàn)了良好的信號完整性。
附圖標(biāo)記清單MP模塊電路板B 半導(dǎo)體存儲組件SB控制組件O 表面S 邊U 存儲芯片R 列SZF 存儲單元區(qū)BL位線WL字線AT選擇晶體管SC存儲電容SZ存儲單元ODTW 片內(nèi)端接電阻ODTS 激活信號DQ數(shù)據(jù)總線HC中心芯片AS控制電路CAB 指令地址總線CLKB 時鐘總線CTRLB 控制總線TB子總線ODTB 片內(nèi)端接總線INT 內(nèi)層TOP 上部外層BOT 下部外層
權(quán)利要求
1.具有總線結(jié)構(gòu)的半導(dǎo)體存儲模塊，具有一模塊電路板(MP)，具有分別包含有存儲芯片(U1，...，U36)的半導(dǎo)體存儲組件(B1，...，B36)，其中所述存儲芯片包括一個具有存儲單元(SZ)的存儲單元區(qū)(SZF)，所述存儲單元內(nèi)分別可以存儲數(shù)據(jù)，具有用于控制存儲芯片的控制組件(SB)，具有多個控制總線(CTRLB1，..，CTRLB4)，用于把選擇信號(CS)從控制組件(SB)分別傳送到多個存儲芯片(U1，...，U8)以選擇存儲數(shù)據(jù)的存儲芯片，其中在每個控制總線(CTRLB1，..，CTRLB4)上連接了相同數(shù)量的存儲芯片，具有多個地址總線(CAB1，CAB2)，用于把地址信號從所述控制組件(SB)分別傳送到多個存儲芯片(U1，...，U16)以從所選擇的存儲芯片中選擇存儲單元之一，其中在每個地址總線(CAB1，CAB2)上連接了相同數(shù)量的存儲芯片，具有多個時鐘總線(CLKB1，...，CLKB4)，用于把時鐘信號(CLK，/CLK)從所述控制組件(SB)分別傳送到多個存儲芯片(U1，...，U8)以用于時鐘同步地運行所述的存儲芯片，其中在每個時鐘總線(CLKB1，...，CLKB4)上連接了相同數(shù)量的存儲芯片，其中所述的半導(dǎo)體存儲組件(B1，...，B36)和所述的控制組件(SB)被布置在所述的模塊電路板(MP)上，其中所述控制總線(CTRLB1，..，CTRLB4)的數(shù)量與所述時鐘總線(CLKB1，...，CLKB4)的數(shù)量相一致，并且在每個控制總線上連接了相同數(shù)量的也被連接到每個時鐘總線上的存儲芯片。
2.如權(quán)利要求1所述的半導(dǎo)體存儲模塊，其中所述模塊電路板(MP)具有第一和第二表面(O1，O2)，其中所述控制組件(SB)被布置在所述模塊電路板的所述第一表面(O1)上，其中一數(shù)量的半導(dǎo)體存儲組件(B1，...，B23)被布置在所述模塊電路板的所述第一表面(O1)上，其余數(shù)量的半導(dǎo)體存儲組件(B8，...，B36)被布置在所述模塊電路板的所述第二表面(O2)上，其中被布置在所述模塊電路板的所述第一表面(O1)上的半導(dǎo)體存儲組件分別以第一和第二列(R11，R12)被布置在所述第一表面(O1)的第一和第二邊(S1，S2)，其中被布置在所述模塊電路板的所述第二表面(O2)上的半導(dǎo)體存儲組件分別以第一和第二列(R21，R22)被布置在所述第二表面(O2)的第一和第二邊(S1，S2)。
3.如權(quán)利要求1或2所述的半導(dǎo)體存儲模塊，其中所述控制組件(SB)包括一個帶有控制電路(AS)的中心芯片(HC)，所述控制電路通過所述控制總線、地址總線和時鐘總線控制所述的存儲芯片(U1，...，U36)。
4.如權(quán)利要求1-3之一所述的半導(dǎo)體存儲模塊，其中所述存儲芯片包含有動態(tài)隨機(jī)存取型的存儲單元(SZ)。
5.如權(quán)利要求1-4之一所述的半導(dǎo)體存儲模塊，其中所述模塊電路板被構(gòu)造為多層的印刷電路板(MP)，其中所述模塊電路板(MP)包括與所述模塊電路板的第一表面(O1)相鄰的第一外層(TOP)和與所述模塊電路板的第二表面(O2)相鄰的第二外層(BOT)，其中所述模塊電路板(MP)包括被布置在所述第一外層(TOP)和所述第二外層(BOT)之間的多個內(nèi)層(INT1，...，INTn)。
6.如權(quán)利要求1-5之一所述的半導(dǎo)體存儲模塊，所述地址總線中的第一地址總線(CAB1)控制所述模塊電路板的第一和第二表面(O1，O2)的第一邊(S1)的存儲芯片，所述地址總線中的第二地址總線(CAB2)控制所述模塊電路板的第一和第二表面(O1，O2)的第二邊(S2)的存儲芯片，其中所述第一和第二地址總線(CAB1，CAB2)中的每一個被劃分為第一和第二子總線(TB1CAB1，TB2CAB1，TB1CAB2，TB2CAB2)，其中在每個所述地址總線(CAB1，CAB2)的每個所述子總線(TB1CAB1，TB2CAB1，TB1CAB2，TB2CAB2)上連接了相同數(shù)量的也被連接到每個控制總線(CTRLB1，..，CTRLB4)和每個時鐘總線(CLKB1，...，CLKB4)上的存儲芯片。
7.如權(quán)利要求6所述的半導(dǎo)體存儲模塊，其中所述第一和第二地址總線(CAB1，CAB2)的第一子總線(TB1CAB1，TB1CAB2)在所述內(nèi)層的第一內(nèi)層(INT8)內(nèi)延伸，所述第一和第二地址總線的第二子總線(TB2CAB1，TB2CAB2)在所述內(nèi)層的第二內(nèi)層(INT6)內(nèi)延伸，其中所述第一和第二地址總線的所述第一和第二子總線(TB1CAB1，TB1CAB2，TB2CAB1，TB2CAB2)相互平行地延伸。
8.如權(quán)利要求6或7所述的半導(dǎo)體存儲模塊，其中所述第一和第二地址總線的所述第一子總線(TB1CAB1，TB1CAB2)和第二子總線(TB2CAB1，TB2CAB2)分別與一個被布置在所述模塊電路板的外層之一(TOP，BOT)上的端接電阻(RCA)相連接。
9.如權(quán)利要求1-8之一所述的半導(dǎo)體存儲模塊，其中所述中心芯片(HC)的所述控制電路(AS)控制第一和第二控制總線(CTRLB1，CTRLB2)以及第三和第四控制總線(CTRLB3，CTRLB4)，其中所述第一和第二控制總線(CTRLB1，CTRLB2)分別控制被布置在所述模塊電路板的第一和第二表面(O1，O2)的第一邊(S1)的一組存儲芯片，其中所述第三和第四控制總線(CTRLB3，CTRLB4)分別控制被布置在所述模塊電路板的第一和第二表面(O1，O2)的第二邊(S2)的一組存儲芯片。
10.如權(quán)利要求9所述的半導(dǎo)體存儲模塊，其中每個控制總線(CTRLB1)具有第一和第二子總線(TB1CTRLB1，TB2CTRLB2)，其中在所述模塊電路板的一個內(nèi)層中的每個控制總線的第一子總線與在所述模塊電路板的另一個內(nèi)層中的每個控制總線的第二子總線相互平行地延伸，其中每個控制總線(CTRLB1)的第一子總線(TB1CTRLB1)控制被布置在所述模塊電路板的第一或第二表面(O1，O2)的第一列(R11，R21)中的存儲芯片，其中每個控制總線(CTRLB1)的第二子總線(TB2CTRLB1)控制被布置在所述模塊電路板的第一或第二表面(O1，O2)的第二列(R12，R22)中的存儲芯片。
11.如權(quán)利要求3-10之一所述的半導(dǎo)體存儲模塊，其中所述中心芯片(HC)的所述控制電路(AS)控制第一和第二時鐘總線(CLKB1，CLKB2)以及第三和第四時鐘總線(CLKB3，CLKB4)，其中所述第一和第二時鐘總線(CLKB1，CLKB2)分別控制被布置在所述模塊電路板的第一和第二表面(O1，O2)的第一邊(S1)的一組存儲芯片，其中所述第三和第四時鐘總線(CLKB3，CLKB4)分別控制被布置在所述模塊電路板的第一和第二表面(O1，O2)的第二邊(S2)的一組存儲芯片。
12.如權(quán)利要求1-11之一所述的半導(dǎo)體存儲模塊，其中所述存儲芯片分別具有一個可激活的端接電阻(ODTW)，其被激活用于對相應(yīng)存儲芯片的寫訪問，具有另外的第一控制總線和另外的第二控制總線(ODTB1，ODTB2)，用于傳送激活信號(ODTS)以激活所述存儲芯片的可激活的端接電阻(ODTW)，其中所述中心芯片的控制電路(AS)控制所述另外的第一控制總線和另外的第二控制總線(ODTB1，ODTB2)，其中所述另外的第一控制總線(ODTB1)分別控制被布置在所述模塊電路板的第一和第二表面(O1，O2)的第一邊(S1)的一組存儲芯片，其中所述另外的第二控制總線(ODTB2)分別控制被布置在所述模塊電路板的第一和第二表面(O1，O2)的第二邊(S2)的一組存儲芯片，。
13.如權(quán)利要求12所述的半導(dǎo)體存儲模塊，其中所述另外的第一控制總線和另外的第二控制總線(ODTB1，ODTB2)分別包括第一子總線(TB1ODTB1，TB1ODTB2)和第二子總線(TB2ODTB1，TB2ODTB2)，其中在每個所述另外的控制總線(ODTB1，ODTB2)的每個所述子總線上連接了相同數(shù)量的也被連接到每個地址總線(CAB1，CAB2)的每個子總線(TB1CAB1，TB2CAB1)上的存儲芯片。
14.如權(quán)利要求13所述的半導(dǎo)體存儲模塊，其中所述另外的第一控制總線和另外的第二控制總線(ODTB1，ODTB2)的第一子總線(TB1ODTB1，TB1ODTB2)在一個內(nèi)層(INT6)中延伸，所述另外的第一和第二控制總線的第二子總線(TB2ODTB1，TB2ODTB2)在另一個內(nèi)層(INT8)中延伸，其中所述第一和第二子總線相互平行地延伸。
15.如權(quán)利要求12-14之一所述的半導(dǎo)體存儲模塊，其中所述可激活的端接電阻(ODTW)具有75歐姆或150歐姆的值。
全文摘要
一種例如被實施為FBDIMM存儲模塊的半導(dǎo)體存儲模塊，其具有平面的設(shè)計。在2Rx4的結(jié)構(gòu)中，在模塊電路板(MP)上側(cè)(O1)按兩列(R11，R12)布置半導(dǎo)體組件(B)，同樣在該模塊電路板下側(cè)(O2)分別按兩列(R21，R22)布置半導(dǎo)體組件(B)。與“堆疊式DRAM”設(shè)計相反，平面設(shè)計的半導(dǎo)體組件僅包含一個存儲芯片(U)。通過為指令地址總線(CA)和片內(nèi)端接總線(ODTLB)采用平行的路由，地址總線、時鐘總線和控制總線可以進(jìn)行負(fù)載合理的匹配，使得不同總線上的不同信號傳播時間被最大程度地避免。
文檔編號G11C8/18GK1815622SQ20061000684
公開日2006年8月9日 申請日期2006年2月5日 優(yōu)先權(quán)日2005年2月3日
發(fā)明者W·霍珀, S·迪奧爾耶維克 申請人:因芬尼昂技術(shù)股份公司