專利名稱：存儲器陣列電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及以1個(gè)存儲單元存儲2比特?cái)?shù)據(jù)的非易失性存儲裝置用的存儲器陣列電路。
背景技術(shù)：
專利文獻(xiàn)1特開平11-203880號公報(bào)專利文獻(xiàn)2特開2000-57794號公報(bào)專利文獻(xiàn)3特開2004-335797號公報(bào)圖2是上述專利文獻(xiàn)1中記載的現(xiàn)有存儲器陣列電路的結(jié)構(gòu)圖。
該存儲器陣列電路具有多個(gè)子塊(SUBBLK)1(圖中只記載1個(gè))和1個(gè)多路復(fù)用器(MPX)2。子塊1具有平行配置的多條字線WL0、WL1、...和與這些字線交叉配置的多條選擇線SL0、SL1、...、以及被這些選擇線包夾并且與字線交叉配置的多條副位線SBL0、SBL1、...。
在字線WL和選擇線SL的各交叉處設(shè)置存儲單元MC0、MC1......(圖中只記載與字線WL0對應(yīng)的存儲單元)。各存儲單元MC通過在浮置柵極上蓄積的電荷的有無來存儲數(shù)據(jù)，控制電極連接到字線WL上，漏電極連接到選擇線SL上。此外，存儲單元MC的源電極連接到對應(yīng)的副位線SBL上。
各選擇線SL0、SL1、...分別通過由開關(guān)用的晶體管構(gòu)成的漏極選擇器DS0、DS1、...連接到共用電源線CDV上。第偶數(shù)個(gè)漏極選擇器DS0、DS2、...的柵極共同連接到漏極選擇線DSE上，第奇數(shù)個(gè)漏極選擇器DS1、DS3、...的柵極共同連接到漏極選擇器DSO上。另一方面，各副位線SBL0、SBL1、...分別通過由開關(guān)用的晶體管構(gòu)成的源極選擇器SS0、SS1、...連接到主位線MBL0、MBL1、...上。
另外，雖然未圖示，但是，在主位線MBL0、MBL1、...上并聯(lián)與該子塊1同樣的多個(gè)子塊。
進(jìn)而，主位線MBL0、MBL1、...通過多路復(fù)用器2連接到數(shù)據(jù)線DL0、DL1、...上。多路復(fù)用器2根據(jù)選擇信號Y0、Y1、...選擇鄰接的2條主位線MBL，連接到數(shù)據(jù)線DL0、DL1上。在數(shù)據(jù)線DL0、DL1上分別連接讀出放大器SA0、SA1，并且，連接未圖示的數(shù)據(jù)寫入電路等。讀出放大器SA0、SA1通過所選擇的存儲單元MC檢測有無流過接地電位的電流，由此，讀出該存儲單元MC的存儲內(nèi)容。
圖3是表示選擇圖2中的存儲單元(MC6，MC9)時(shí)的狀態(tài)的圖，粗線表示流過選擇的漏極選擇線DS、字線WL及源極選擇線SS和選擇的存儲單元MC6、MC9中的電流的路徑。
如圖3所示，源極選擇線SS和選擇信號Y3定為“H”，由此，構(gòu)成從副位線SBL3通過主位線MBL3和數(shù)據(jù)線DL0到達(dá)讀出放大器SA0的路徑、以及從副位線SBL4通過主位線MBL4和數(shù)據(jù)線DL1到達(dá)讀出放大器SA1的路徑。進(jìn)而，將字線WL0和漏極選擇線DSO定為“H”，由此，構(gòu)成從共用電源線CDV通過漏極選擇線DS3和存儲單元MC6到達(dá)副位線SBL3的路徑、以及通過漏極選擇線DS5和存儲單元MC9到達(dá)副位線SBL4的路徑。
由此，例如存儲單元MC6的存儲內(nèi)容是“1”的情況下，讀出電流從主位線MBL3流向讀出放大器SA0。此外，存儲單元MC9的存儲內(nèi)容是“1”的情況下，讀出電流從主位線MBL4流向讀出放大器SA1。
由圖2可知，讀出存儲單元MC6、MC9的情況下，副位線SBL3、SBL4通過存儲單元MC7、MC8的導(dǎo)通電阻被連接。副位線SBL3、SBL4的電位與存儲單元MC6、MC9的存儲內(nèi)容無關(guān)，由于讀出放大器SA0、SA1而成為大致相同的電位。但是，存儲單元MC6、MC9的存儲內(nèi)容相互不同的情況下，因?yàn)樵诟蔽痪€SBL3、SBL4上產(chǎn)生若干的電位差，所以，通過存儲單元MC7、MC8流過漏電流。因此，為了使用該存儲器陣列電路，就需要漏電流小到可以忽視的程度。
另一方面，所選擇的存儲單元MC6、MC9包夾其中間的存儲單元MC7、MC8，而且，在讀出中使用的副位線SBL3、SBL4位于這些存儲單元MC6、MC9的內(nèi)側(cè)。因此，副位線SBL3、SBL4和主位線MBL3、MBL4等的讀出路徑以外的主要寄生電容的成分只是選擇線SL4和連接到該選擇線SL4上的存儲單元，在讀出路徑中產(chǎn)生的寄生電容被限定在選擇的存儲單元MC6、MC9所包夾的區(qū)域。因此，寄生電容變得非常小，可進(jìn)行高速的讀出工作。
但是，上述存儲器陣列電路根據(jù)浮置柵極上蓄積的電荷的有無，將存儲數(shù)據(jù)的非易失性的存儲單元作為對象，在各存儲單元中固定漏電極和源電極。
另一方面，由于近年來提高了對大存儲器容量的要求，出現(xiàn)了可用1個(gè)存儲單元存儲2比特?cái)?shù)據(jù)的非易失性存儲元件。
圖4是上述專利文獻(xiàn)3中記載的2比特對應(yīng)的存儲元件的說明圖。
圖4(a)中示出其剖面結(jié)構(gòu)，該存儲元件在P阱區(qū)11的表面上隔著柵極氧化膜12形成柵電極13，該柵電極13的側(cè)壁部上形成硅氮化膜的存儲器功能體14L、14R。進(jìn)而，在P阱區(qū)11的表面上形成N型的擴(kuò)散區(qū)15L、15R，使其一部分到達(dá)存儲器功能體14L、14R的下側(cè)。這些擴(kuò)散區(qū)15L、15R通過所施加的電壓切換成源電極或漏電極進(jìn)行使用。
圖4(b)是表示存儲元件的寫入工作原理的圖。在此，所謂寫入是指向存儲器功能體注入電子。
為了在圖的左側(cè)的存儲器功能體14L中進(jìn)行寫入，將右側(cè)的擴(kuò)散區(qū)15R作成源電極，將左側(cè)的擴(kuò)散區(qū)15L作成漏電極。例如，在擴(kuò)散區(qū)15R以及P型阱區(qū)11上施加0V，在擴(kuò)散區(qū)15L和柵電極13上施加+5V。由此，反相層16從擴(kuò)散層15R延伸，但是，不到達(dá)擴(kuò)散區(qū)15L，產(chǎn)生夾斷點(diǎn)。電子從夾斷點(diǎn)到擴(kuò)散區(qū)15L通過高電場加速，成為所謂的熱電子。該熱電子注入到存儲器功能體14L中，由此，進(jìn)行寫入。并且，在右側(cè)的存儲器功能體14R的附近，因?yàn)椴划a(chǎn)生熱電子，所以不進(jìn)行寫入。
另一方面，為了在右側(cè)的存儲器功能體14R中進(jìn)行寫入，將左側(cè)的擴(kuò)散區(qū)15L作為源電極，將右側(cè)的擴(kuò)散區(qū)15R作為漏電極。
圖4(c)是表示存儲元件的讀出工作原理的圖。
讀出圖的左側(cè)的存儲器功能體14L中存儲的信息的情況下，將左側(cè)的擴(kuò)散區(qū)15L作為源電極，將右側(cè)的擴(kuò)散區(qū)15R作成漏電極，使晶體管工作。例如，對擴(kuò)散區(qū)15R以及P型阱區(qū)11施加0V，對擴(kuò)散區(qū)15L施加+1.8V，對柵電極13施加+2V。此時(shí)，在存儲器功能體14L中不蓄積電子的情況下，容易流過漏極電流。另一方面，在存儲器功能體14L中蓄積電子的情況下，因?yàn)殡y以在該存儲器功能體14L的附近形成反相層，所以，漏極電流難以流過。因此，通過檢測漏極電流，可讀出存儲器功能體14L的存儲信息。另外，在讀出圖的右側(cè)的存儲器功能體14R中存儲的信息的情況下，將右側(cè)的擴(kuò)散區(qū)15R作為源電極，將左側(cè)的擴(kuò)散區(qū)15L作成漏電極，使晶體管工作。
圖4(d)是表示存儲元件的擦除工作原理的圖。
擦除圖的左側(cè)的存儲器功能體14L中存儲的信息的情況下，對左側(cè)的擴(kuò)散區(qū)15L施加正電壓(例如，+5V)，對P型阱區(qū)11施加0V，向該擴(kuò)散區(qū)15L與P型阱區(qū)11的PN結(jié)施加反偏壓，進(jìn)而，對柵電極13施加負(fù)電壓(例如，-5V)。由此，PN結(jié)中在柵電極13附近，由于施加負(fù)電壓的柵電極的影響，特別是電位的梯度變陡。因此，由于帶間隧道，在PN結(jié)的P型阱區(qū)11側(cè)產(chǎn)生熱空穴。該熱空穴被吸引到具有負(fù)電位的柵電極13的方向，向存儲器功能體14L進(jìn)行空穴注入，進(jìn)行該存儲器功能體14L的擦除。另外，可以對擴(kuò)散區(qū)1SR施加0V。此外，在擦除圖右側(cè)的存儲器功能體14R中存儲的信息的情況下，可以調(diào)換擴(kuò)散區(qū)15R、15L的電位。
這樣，在2比特對應(yīng)的存儲元件中，在柵電極13左右的側(cè)壁部上形成存儲器功能體14L、14R，將與這2個(gè)存儲器功能體14L、14R對應(yīng)形成的左右擴(kuò)散區(qū)15L、15R切換為源電極或漏電極使用，由此，可存儲2比特的信息。
但是，上述存儲器陣列電路完全區(qū)別了連接存儲單元MC的漏電極的選擇線SL和連接源電極的副位線SBL，不能在2比特對應(yīng)的存儲元件中應(yīng)用。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種存儲器陣列電路，其能夠與用1個(gè)存儲單元存儲2比特?cái)?shù)據(jù)的非易失性存儲元件對應(yīng)并且可進(jìn)行高速讀出工作。
本發(fā)明的存儲器陣列電路的特征在于，具備多條字線，平行地配置；多條副位線，與上述字線交叉并平行地配置；主位線，按上述副位線的鄰接的每2條進(jìn)行設(shè)置；非易失性的存儲單元，設(shè)置在上述字線和上述副位線的各交叉處，控制電極連接到該交叉處的字線上，第1電極連接到該交叉處的副位線上，第2電極連接到與該副位線鄰接的副位線上，通過該字線選擇時(shí)改變施加在該第1以及第2電極之間的電壓的方向，由此，能讀寫2比特的信息；漏極選擇器，設(shè)置在上述副位線的一端和共用電源之間，在提供漏極選擇信號時(shí)將該副位線連接到該共用電源上；源極選擇器，設(shè)置在上述副位線的另一端和上述主位線之間，在提供源極選擇信號時(shí)將該副位線連接到該主位線上；第1、第2、第3以及第4漏極選擇線，用于向上述漏極選擇器中的第4n(其中，n是0以上的整數(shù))、第4n+1、第4n+2、以及第4n+3個(gè)的各漏極選擇器提供上述漏極選擇信號；以及第1以及第2源極選擇線，用于向上述源極選擇器中的第偶數(shù)以及第奇數(shù)個(gè)的各源極選擇器提供上述源極選擇信號。
在本發(fā)明中，通過漏極選擇器將副位線的一端連接到共用電源上，通過源極選擇器將該副位線的另一端連接到主位線上。因此，通過切換對漏極選擇器的漏極選擇信號和對源極選擇器的源極選擇信號，可將副位線切換為漏極線或源極線使用。由此，以1個(gè)存儲單元存儲2比特的數(shù)據(jù)的存儲單元的讀寫成為可能。此外，提供選擇漏極選擇器和源極選擇器的漏極選擇信號和源極選擇信號，使得選擇連接到所選擇的字線上的存儲單元中的2個(gè)，而且，該被選擇的2存儲單元包夾從這些存儲單元到主位線的副位線，由此，具有減小寄生電容、可進(jìn)行高速的讀取工作的效果。


圖1是表示本發(fā)明實(shí)施例1的存儲器陣列電路的結(jié)構(gòu)圖。
圖2是現(xiàn)有的存儲器陣列電路的結(jié)構(gòu)圖。
圖3是表示選擇圖2中的存儲單元(MC6、MC9)時(shí)的狀態(tài)的圖。
圖4是2比特對應(yīng)的存儲元件的說明圖。
圖5是表示選擇圖1中的存儲單元(MC4、MC7)時(shí)的狀態(tài)的圖。
圖6是表示選擇圖1中的存儲單元(MC7、MC10)時(shí)的狀態(tài)的圖。
圖7是表示本發(fā)明實(shí)施例2的存儲器陣列電路的結(jié)構(gòu)圖。
圖8是表示本發(fā)明實(shí)施例3的存儲器陣列電路的結(jié)構(gòu)圖。
具體實(shí)施例方式
所選擇的2個(gè)存儲單元所包夾的存儲單元的數(shù)目設(shè)為m個(gè)的情況下，設(shè)置n組副位線，與字線交叉并平行配置，將鄰接的2m條作為1組；以及按該副位線的鄰接的每m條進(jìn)行設(shè)置的2n條主位線。而且，設(shè)置第1、第2、...、以及第2m漏極選擇線，分別向設(shè)置在各副位線的一端和共用電源之間的、將該副位線連接到共用電源上的漏極選擇器中的第2mi(其中，i是從0到n-1的整數(shù))、第2mi+1、...、以及第2m(i+1)-1個(gè)的各個(gè)漏極選擇器提供漏極選擇信號。此外，設(shè)置第1、第2、...、以及第m源極選擇線，用于向設(shè)置在各副位線的另一端和對應(yīng)的主位線之間的、將讀副位線連接到主位線上的源極選擇器中的第mj(其中，j是從0到2n-1的整數(shù))、第mj+1、...、以及第m(j+1)-1個(gè)的各源極選擇器提供上述源極選擇信號。
實(shí)施例1圖1是表示本發(fā)明實(shí)施例1的存儲器陣列電路的結(jié)構(gòu)圖。
該存儲器陣列電路具有多個(gè)子塊(SUBBLK)20(其中，圖中只記載1個(gè))和1個(gè)多路復(fù)用器(MPX)30。各子塊20具有平行配置的多條字線WLi(i＝0，1，...)和與這些字線WLi交叉并平行配置的多條副位線SBLj(j＝0，1，...)。
在字線WLi和副位線SBLj的各個(gè)交叉處設(shè)置存儲單元MCj(j＝0，1，...)(其中，圖中只記載與字線WL0對應(yīng)的存儲單元)。如圖4所示，各存儲單元MCj是下述的2比特對應(yīng)的非易失性存儲元件在柵電極(控制電極)的左右的側(cè)壁部分別形成存儲器功能體，與2個(gè)存儲器功能體對應(yīng)形成的左右擴(kuò)散區(qū)作成可切換為漏電極或源電極使用的第1以及第2電極。存儲單元MCj的柵電極連接到對應(yīng)的字線WLi上，該存儲單元MCj的第1以及第2電極分別連接到鄰接的副位線SBLj、SBLj+1上。
副位線SBLj的一端(圖的上側(cè))通過由開關(guān)用的晶體管構(gòu)成的漏極選擇器DSj連接到共用電源線CDV上。漏極選擇器DSj中第4n(其中，n＝0，1，2，...)個(gè)漏極選擇器DSj的柵極共同連接到漏極選擇線DSA上，第4n+1個(gè)漏極選擇器DSj的柵極共同連接到漏極選擇線DSB上。進(jìn)而，第4n+2個(gè)漏極選擇器DSj的柵極共同連接到漏極選擇線DSC上，第4n+3的漏極選擇器DSj的柵極共同連接到漏極選擇線DSD上。
此外，副位線SBLj+1的另一端(圖的下側(cè))通過由開關(guān)用的晶體管構(gòu)成的源極選擇器SSj連接到對應(yīng)的主位線MBL上。即，鄰接的第奇數(shù)和第偶數(shù)個(gè)副位線SBL2n+1、SBL2n+2(例如SBL1、SBL2)分別通過源極選擇器SS2n、SS2n+1(這種情況下是SS0、SS1)連接到主位線MBLn(這種情況下是MBL0)上。而且，第偶數(shù)個(gè)源極選擇器SS2n的柵極共同連接到源極選擇線SSE上，第奇數(shù)個(gè)源極選擇器SS2n+1的柵極共同連接到源極選擇器SSO上。另外，在主位線MBL0、MBL1、...上并聯(lián)與該子塊20同樣的多個(gè)子塊。
進(jìn)而，主位線MBL0、MBL1、...通過多路復(fù)用器30連接到數(shù)據(jù)線DL0、DL1、...上。多路復(fù)用器30根據(jù)選擇信號Y0、Y1、...選擇鄰接的2條主位線MBL，連接到數(shù)據(jù)線DL0、DL1上。在數(shù)據(jù)線DL0、DL1上分別連接讀出放大器SA0、SA1，并且連接未圖示的數(shù)據(jù)寫入電路等。讀出放大器SA0、SA1通過所選擇的存儲單元MC檢測有無流過接地電位的電流，由此，讀出該存儲單元MC的存儲內(nèi)容。
另外，雖然在該圖1中沒有記載，但是，對源極選擇線SSE、SSO以及漏極選擇線DSA～DSD的選擇信號、對字線WLi的驅(qū)動信號、對多路復(fù)用器30的選擇信號Yi可通過由地址譯碼器對地址信號進(jìn)行譯碼來得到。例如，通過對地址信號的高位位進(jìn)行譯碼，可得到用于選擇子塊20的對源極選擇線SSE、SSO的選擇信號。此外，通過對地址信號的低位位進(jìn)行譯碼，可得到對多路復(fù)用器30的選擇信號Yi。進(jìn)而，通過對地址信號的中間位進(jìn)行譯碼，可得到對字線WLi的驅(qū)動信號和對漏極選擇線DSA～DSD的選擇信號。
圖5是表示選擇圖1中的存儲單元(MC4，MC7)時(shí)的狀態(tài)的圖，粗線表示流過選擇的漏極選擇線DSA、字線WL0、源極選擇線SSE及選擇信號Y3和選擇的存儲單元MC4、MC7中的電流的路徑。
如圖5所示，將源極選擇線SSE和選擇信號Y3設(shè)為“H”，由此，副位線SBL5、SBL7分別通過主位線MBL2、MBL3連接到數(shù)據(jù)線DL0、DL1上。進(jìn)而，將字線WL0和漏極選擇線DSA設(shè)為“H”，由此，構(gòu)成從共用電源線CDV經(jīng)由漏極選擇器DS4、副位線SB4以及存儲單元MC4到達(dá)副位線SBL5的路徑、和經(jīng)由漏極選擇器DS8、副位線SB8以及存儲單元MC7到達(dá)副位線SBL7的路徑。
由此，存儲單元MC4的左側(cè)的電極連接到共用電源線CDV上，右側(cè)的電極連接到數(shù)據(jù)線DL0上。另一方面，存儲單元MC7的右側(cè)的電極連接到共用電源線CDV上，左側(cè)的電極連接到數(shù)據(jù)線DL1上。
因此，如果對共用電源線CDV和字線WL0施加5V，對數(shù)據(jù)線DL0、DL1施加0V，則可對存儲器MC4的左側(cè)的存儲器功能體和存儲器MC7的右側(cè)的存儲器功能體進(jìn)行寫入。
此外，如果分別對字線WL0和共用電源線CDV施加2V和1.8V，使讀出放大器SA0、SA1工作，則可讀出存儲單元MC4的右側(cè)的存儲器功能體和存儲器MC7的左側(cè)的存儲器功能體的存儲內(nèi)容。
在該讀出工作中，讀出路徑由所選擇的存儲單元MC4、MC7包夾其中間的存儲單元MC5、MC6，而且，在讀出中使用的副位線SBL5、SBL7位于這些存儲單元MC4、MC7的內(nèi)側(cè)。因此，副位線SBL5、SBL7以及主位線MBL2、MBL3等的讀出路徑以外的主要寄生電容的成分只是副位線SBL6和連接到該副位線SBL6上的存儲單元。由此，與圖2的存儲器陣列電路相同，在讀出路徑中產(chǎn)生的寄生電容被限定在所選擇的存儲單元MC4、MC7包夾的區(qū)域，寄生電容變得非常小，可進(jìn)行高速讀出工作。
圖6是表示選擇圖1中的存儲單元(MC7，MC10)時(shí)的狀態(tài)的圖，粗線表示流過選擇的漏極選擇線DSD、字線WL0、源極選擇線SSO以及選擇信號Y3、和選擇的存儲單元MC7、MC10中的電流的路徑。在該圖6中，讀出路徑由選擇的存儲單元MC7、MC10包夾其中間的存儲單元MC8、MC9，而且，在讀出中使用的副位線SBL8、SBL10位于這些存儲單元MC7、MC10的內(nèi)側(cè)。因此，寄生電容變得非常小，可進(jìn)行高速的讀出工作。
但是，可知該圖6中存儲單元MC7中流過的電流的方向與圖5中選擇的存儲單元MC7中流過的電流的方向相反。由此，可讀出存儲單元MC7的右側(cè)的存儲器功能體的存儲內(nèi)容。此外，進(jìn)行寫入工作的情況下，可在存儲單元MC7的左側(cè)的存儲器功能體中進(jìn)行寫入。
如上所述，該實(shí)施例1的存儲器陣列電路構(gòu)成為在各副位線SBLi的兩端設(shè)置漏極選擇器DS和源極選擇器SS，可切換與共用電源線CDV以及主位線MBL的連接。由此，連接到鄰接的副位線SBLj、SBLj+1上的存儲單元MC的第1以及第2電極可替換為源電極和漏電極、或漏電極和源電極，可與用1個(gè)存儲單元存儲2比特?cái)?shù)據(jù)的非易失性的存儲元件對應(yīng)。
進(jìn)而，因?yàn)槌蔀橛伤x擇的2個(gè)存儲單元MC包夾讀出用的副位線SBL的結(jié)構(gòu)，所以，具有讀出路徑的寄生電容降低、可進(jìn)行高速讀出工作的優(yōu)點(diǎn)。
實(shí)施例2圖7是表示本發(fā)明的實(shí)施例2的存儲器陣列電路的結(jié)構(gòu)圖。
與圖1的存儲器陣列電路同樣，該存儲器陣列電路具有多個(gè)子塊20A和1個(gè)多路復(fù)用器30。各子塊20A具有平行配置的多條字線WLi(i＝0，1，...)和與這些字線WLi交叉并平行配置的多條副位線SBLj(j＝0，1，...)。進(jìn)而，在字線WLi和副位線SBLj的各交叉處設(shè)置與圖1相同的存儲單元MCj，該存儲單元MCj的柵電極連接到位線WLi上。存儲單元MCj的第1以及第2電極分別連接到副位線SBLj、SBLj+1上。而且，副位線SBLj的一端經(jīng)由漏極選擇器DSj連接到共用電源線CDV上。此前的結(jié)構(gòu)和圖1的存儲器陣列電路相同。
另一方面，漏極選擇器DSj中的第6n(其中，n＝0，1，2，...)個(gè)漏極選擇器的柵極共同連接到漏極選擇線DSA上。同樣，第6n+1、第6n+2、第6n+3、第6n+4、第6n+5個(gè)漏極選擇器DS的柵極分別共同連接到漏極選擇線DSB、DSC、DSD、DSE、DSF上。
此外，副位線SBLj+1的另一端經(jīng)由源極選擇器SSj連接到對應(yīng)的主位線MBL上。即，鄰接的3條副位線SBL3n+1、SBL3n+2、SBL3n+3分別經(jīng)由源極選擇器SS3n、SS3n+1、SS3n+2連接到主位線MBLn上。而且，源極選擇器SS3n、SS3n+1、SS3n+2的柵極分別共同連接到源極選擇線SSL、SSM、SSN上。
另外，在主位線MBL0、MBL1、...上并聯(lián)與該子塊20A同樣的多個(gè)子塊，并且，主位線MBL0、MBL1、...經(jīng)由多路復(fù)用器30連接到數(shù)據(jù)線DL0、DL1上，在該數(shù)據(jù)線DL0、DL1上分別連接讀出放大器SA0、SA1以及數(shù)據(jù)寫入電路等，這與圖1相同。
圖7中的粗線表示通過選擇漏極選擇線DSC、DSD、字線WL0、源極選擇線SSL、以及多路復(fù)用器30的選擇信號Y1從而唯一地選擇存儲單元MC3、MC7時(shí)的電流路徑。這樣，在所選擇的2個(gè)存儲單元(MC3，MC7)之間包夾3個(gè)存儲單元(MC4～MC6)，并且，成為電流路徑的副位線SBL4、SBL7位于所選擇的2個(gè)存儲單元的內(nèi)側(cè)。
此種情況下，觀察存儲單元MC7，副位線SBL8成為漏極線，副位線SBL7成為源極線，在該存儲單元MC7中從圖的右邊向左邊流過電流。
另一方面，存儲單元MC7中從左向右流過電流的情況下，選擇漏極選擇線DSA、DSB、字線WL0、源極選擇線SSM、以及多路復(fù)用器30的選擇信號Y2。由此，唯一地選擇存儲單元MC7、MC11。而且，對于存儲單元MC7，副位線SBL7成為漏極線，副位線SBL8成為源極線，在該存儲單元MC7中從圖的左邊向右邊流過電流。
此種情況下，所選擇的2個(gè)存儲單元(MC7，MC11)之間包夾3個(gè)存儲單元(MC8～MC10)，并且，成為電流路徑的副位線SBL8、SBL11位于所選擇的2個(gè)存儲單元的內(nèi)側(cè)。
如上所述，該實(shí)施例2的存儲器陣列電路20A構(gòu)成為在各副位線SBLj的兩端設(shè)置漏極選擇器DS和源極選擇器SS，可切換與共用電源線CDV以及主位線MBL的連接。由此，存儲單元MC的第1以及第2電極可切換為源電極和漏電極、或漏電極和源電極，可與用1個(gè)存儲單元存儲2比特?cái)?shù)據(jù)的非易失性存儲元件對應(yīng)。
進(jìn)而，因?yàn)槌蔀橛伤x擇的2個(gè)存儲單元MC包夾讀出用的副位線SBL的結(jié)構(gòu)，所以，具有讀出路徑的寄生電容降低、可進(jìn)行高速的讀出工作的優(yōu)點(diǎn)。另外，與圖1的存儲器陣列電路相比的情況下，因?yàn)樽x出用的副位線SBL所包夾的副位線的數(shù)目從1條增加為2條，所以，寄生電容稍微增加，但是，因?yàn)樗鼕A的存儲單元MC的數(shù)目從2個(gè)增加為3個(gè)，所以，可減小漏電流。
實(shí)施例3圖8是表示本發(fā)明實(shí)施例3的存儲器陣列電路的結(jié)構(gòu)圖。
與圖1的存儲器陣列電路同樣，該存儲器陣列電路具有多個(gè)子塊20B和1個(gè)多路復(fù)用器30。各子塊20B具有平行配置的多條字線WLi(i＝0，1，...，其中，圖中只記載WL0)和與這些字線WLi交叉并平行配置的多條副位線SBLj(j＝0，1，...)。進(jìn)而，在字線WLi和副位線SBLj的各交叉處設(shè)置與圖1相同的存儲單元MCj，該存儲單元MCj的柵極連接到字線WLi上。存儲單元MCj的第1以及第2電極分別連接到副位線SBLj、SBLj+1上。副位線SBLj的一端經(jīng)由漏極選擇器DSj連接到共用電源線CDV上。此前的結(jié)構(gòu)與圖1的存儲器陣列電路相同。
另一方面，漏極選擇器DSj中的第8n(其中，n＝0，1，2，...)個(gè)漏極選擇器的柵極共同連接到漏極選擇線DSA上。同樣，第8n+1、8n+2、8n+3、8n+4、8n+5、8n+6、8n+7個(gè)漏極選擇器DS的柵極分別共同連接到漏極選擇線DSB、DSC、DSD、DSE、DSF、DSG、DSH上。
此外，副位線SBLj+1的另一端經(jīng)由源極選擇器SSj連接剖對應(yīng)的主位線MBL上。即，鄰接的4條副位線SBL4n+1、SBL4n+2、SBL4n+3、SBL4n+4分別經(jīng)由源極選擇器SS4n、SS4n+1、SS4n+2、SS4n+3連接到主位線MBLn上。而且，源極選擇器SS4n、SS4n+1、SS4n+2、SS4n+3的柵極分別共同連接到源極選擇線SSK、SSL、SSM、SSN上。
另外，在主位線MBL0、MBL1、...上并聯(lián)和該子塊20B同樣的多個(gè)子塊，并且，主位線MBL0、MBL1、...經(jīng)由多路復(fù)用器30連接到數(shù)據(jù)線DL0、DL1上，在該數(shù)據(jù)線DL0、DL1上分別連接讀出放大器SA0、SA1以及數(shù)據(jù)讀出電路等，這與圖1相同。
圖8中的粗線表示通過選擇漏極選擇線DSC、DSE、字線WL0、源極線SSK以及多路復(fù)用器30的選擇信號Y1從而唯一地選擇存儲單元MC4、MC9時(shí)的電流路徑。這樣，在所選擇的2個(gè)存儲單元(MC4，MC9)之間包夾4個(gè)存儲單元(MC5～MC8)，并且，成為電流路徑的副位線SBL5、SBL8位于所選擇的2個(gè)存儲單元的內(nèi)側(cè)。
此種情況下，觀察存儲單元MC9，副位線SBL9成為漏極線，副位線SBL8成為源極線，在該存儲單元MC9中從圖的右邊向左邊流過電流。另一方面，在存儲單元MC9中流過從左向右的電流的情況下，選擇漏極選擇線DSB、DSH、字線WL0、源極選擇線SSL、以及多路復(fù)用器30的選擇信號Y2。由此，唯一地選擇存儲單元MC9、MC14。而且，對于存儲單元MC9，副位線SBL8成為漏極線，副位線SBL9成為源極線，在該存儲單元MC9中從圖的左邊向右邊流過電流。
如上所述，與實(shí)施例1、2相同，該實(shí)施例3的存儲器陣列電路可與以1個(gè)存儲單元存儲2比特?cái)?shù)據(jù)的非易失性存儲元件對應(yīng)，并且，具有讀出路徑的寄生電容降低、可進(jìn)行高速的讀出工作的優(yōu)點(diǎn)。另外，與圖7的存儲器陣列電路相比的情況下，由于讀出用的副位線SBL所包夾的副位線的數(shù)目從2條增加為3條，所以寄生電容增加，但是，所包夾的存儲單元MC的數(shù)目從3個(gè)增加為4個(gè)，所以，可使漏電流進(jìn)一步變小。
另外，本發(fā)明并不限于上述實(shí)施例，可以是各種變形。作為該變形例，例如有如下的例子。
(1)對在2個(gè)選擇存儲單元間夾入2個(gè)、3個(gè)以及4個(gè)存儲單元的結(jié)構(gòu)進(jìn)行了說明，但是，同樣地可作成夾入任意數(shù)目的存儲單元的結(jié)構(gòu)。
即，在夾入m個(gè)存儲單元的情況下，對將鄰接的2m條作為1組的n組副位線、以及該副位線的鄰接的每m條1條1條地設(shè)置主位線。進(jìn)而，在各副位線的一端和共用電源之間設(shè)置由漏極選擇信號控制的漏極選擇器，在這些各副位線的另一端和對應(yīng)的主位線之間設(shè)置由源極選擇信號控制的源極選擇器。
而且，在漏極選擇器中的第2mi(其中，i是從0到n-1的整數(shù))、第2mi+1、...、以及第2m(i+1)-1個(gè)的各選擇器上分別設(shè)置用于提供漏極選擇信號的第1、第2、...、以及第2m的漏極選擇線。此外，在源極選擇器中的第mj(其中，j是從0到2n-1的整數(shù))、第mj+1、...、以及第m(j+1)-1個(gè)的各源極選擇器上設(shè)置用于提供源極選擇信號的第1、第2、...、第m的源極選擇線。由此，可作成夾入任意m個(gè)存儲單元的結(jié)構(gòu)的存儲器陣列電路。
(2)雖然對作為共用電源線供給存儲單元的漏極電壓、經(jīng)由讀出放大器使存儲單元的源電極接地的電路結(jié)構(gòu)進(jìn)行了說明，但是，也可以是共用電源線接地、從讀出放大器供給漏極電壓的電路結(jié)構(gòu)。
權(quán)利要求
1.一種存儲器陣列電路，其特征在于，具備多條字線，平行地配置；多條副位線，與上述字線交叉并平行地配置；主位線，按上述副位線的鄰接的每2條進(jìn)行設(shè)置；非易失性的存儲單元，設(shè)置在上述字線和上述副位線的各交叉處，控制電極連接到該交叉處的字線上，第1電極連接到該交叉處的副位線上，第2電極連接到與該副位線鄰接的副位線上，在通過該字線進(jìn)行選擇時(shí)改變施加在該第1以及第2電極之間的電壓的方向，由此，能讀寫2比特的信息；漏極選擇器，設(shè)置在上述副位線的一端和共用電源之間，在提供漏極選擇信號時(shí)將該副位線連接到該共用電源上；源極選擇器，設(shè)置在上述副位線的另一端和上述主位線之間，在提供源極選擇信號時(shí)將該副位線連接到該主位線上；第1、第2、第3以及第4漏極選擇線，用于向上述漏極選擇器中的第4n(其中，n是0以上的整數(shù))、第4n+1、第4n+2以及第4n+3個(gè)的各漏極選擇器提供上述漏極選擇信號；以及第1以及第2源極選擇線，用于向上述源極選擇器中的第偶數(shù)以及第奇數(shù)個(gè)的各源極選擇器提供上述源極選擇信號。
2.一種存儲器陣列電路，其特征在于，具備多條字線，平行地配置；n組副位線，與上述字線交叉并平行配置，將鄰接的2m條(其中，n、m是多個(gè))作為1組；2n條主位線，按上述副位線的鄰接的每m條進(jìn)行設(shè)置；非易失性的存儲單元，設(shè)置在上述字線和上述副位線的各交叉處，控制電極連接到該交叉處的字線上，第1電極連接到該交叉處的副位線上，第2電極連接到與該副位線鄰接的副位線上，在通過該字線進(jìn)行選擇時(shí)改變施加在該第1以及第2電極之間的電壓的方向，由此，能讀寫2比特的信息；漏極選擇器，設(shè)置在上述副位線的一端和共用電源之間，在提供漏極選擇信號時(shí)將該副位線連接到該共用電源上；源極選擇器，設(shè)置在上述副位線的另一端和對應(yīng)的上述主位線之間，在提供源極選擇信號時(shí)將該副位線連接到該主位線上；第1、第2、...、以及第2m漏極選擇線，用于分別向上述漏極選擇器中的第2mi(其中，i是從0到n-1的整數(shù))、第2mi+1、...、以及第2m(i+1)-1個(gè)的各漏極選擇器提供上述漏極選擇信號；以及第1、第2、...、以及第m源極選擇線，用于向上述源極選擇器中的第mj(其中，j是從0到2n-1的整數(shù))、第mj+1、...、以及第m(j+1)-1個(gè)的各源極選擇器提供上述源極選擇信號。
3.如權(quán)利要求1或2記載的存儲器陣列電路，其特征在于提供上述漏極選擇信號和上述源極選擇信號，使得選擇連接在所選擇的上述字線上的上述存儲單元中的2個(gè)，并且，由該選擇的2個(gè)存儲單元包夾從這些存儲單元到上述主位線的上述副位線，使得選擇上述漏極選擇器和上述源極選擇器。
全文摘要
本發(fā)明提供一種與用1個(gè)存儲單元存儲2比特?cái)?shù)據(jù)的非易失性存儲元件相對應(yīng)、并且可進(jìn)行高速的讀出工作的存儲器陣列電路。副位線SBL的一端經(jīng)由漏極選擇器DS連接到共用電源CDV上，另一端經(jīng)由源極選擇器SS連接到主位線MBL上。切換對漏極選擇器DS的漏極選擇線DSA等和對源極選擇器SS的源極選擇線SSE等的選擇信號，將副位線SBL切換為對存儲單元MC的漏極線或源極線使用。由此，2比特容量的存儲單元MC的讀寫成為可能。此外，選擇2個(gè)存儲單元MC，用這些存儲單元包夾從存儲單元到主位線MBL的副位線SBL。由此，可減少布線路徑的寄生電容，進(jìn)行高速的讀出工作。
文檔編號G11C11/4195GK1855303SQ20061000683
公開日2006年11月1日 申請日期2006年2月5日 優(yōu)先權(quán)日2005年4月26日
發(fā)明者村田伸一 申請人:沖電氣工業(yè)株式會社