專利名稱：半導(dǎo)體存儲(chǔ)裝置及其寫入方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲(chǔ)裝置及其寫入方法，特別涉及使用帶可編程電阻元件的存儲(chǔ)器的半導(dǎo)體存儲(chǔ)裝置及其寫入方法。
背景技術(shù)：
近年，作為在攜帶電話機(jī)或移動(dòng)機(jī)器中圖像處理/動(dòng)態(tài)圖像處理等的工作存儲(chǔ)器，大容量/低功率的SDRAM的市場(chǎng)要求越來(lái)越高。特別是移動(dòng)機(jī)器等，在與CPU的SIP(System In Package)化的發(fā)展中，很是期望著刷新電流的降低和低消耗電流化。在這種狀況下，產(chǎn)生了從工作存儲(chǔ)器向閃速存儲(chǔ)器的數(shù)據(jù)轉(zhuǎn)送、從閃速存儲(chǔ)器到工作存儲(chǔ)器的再轉(zhuǎn)送的處理速度的限制，對(duì)寫入速度/讀出速度都為與SDRAM接口互換的非易失性存儲(chǔ)器/非易失性RAM的要求越來(lái)越高。作為這種非易失性RAM的候選者，進(jìn)行FeRAM/MRAM(Ferroelectric Random Access Memory/MagnetoresistiveRandom Access Memory)等的開發(fā)。關(guān)于使用強(qiáng)電介質(zhì)的FeRAM，在現(xiàn)階段難以高集成化，也很難實(shí)現(xiàn)與DRAM一樣的容量/速度。另外，關(guān)于利用非易失性磁性電阻的MRAM，由于寫入磁場(chǎng)發(fā)生，因此平均每1位的寫入電流需要mA級(jí)別，存在寫入消耗電流大等的問題。
另一方面，作為帶可編程的電阻元件的存儲(chǔ)器，為使相變化元件也實(shí)現(xiàn)非易失性RAM而在進(jìn)行著研究，被視為很有前途。相變化存儲(chǔ)器，由于寫入速度慢，歷來(lái)報(bào)道著例如與低功率SRAM或者閃速存儲(chǔ)器具有互換性的規(guī)格。特別是關(guān)于SRAM規(guī)格的，由于實(shí)現(xiàn)低消耗電流，與非易失性存儲(chǔ)器或者閃速存儲(chǔ)器相比可以高速寫入，因此相變化存儲(chǔ)器倍受關(guān)注。
相變化存儲(chǔ)器，是利用通過(guò)對(duì)硫(chalcogenide)系材料(例如Ge、Sb、Te)加熱而在非晶體狀態(tài)(高電阻)和結(jié)晶狀態(tài)(低電阻)間轉(zhuǎn)換的性質(zhì)的非易失性存儲(chǔ)器。一般來(lái)說(shuō)，通過(guò)由電流產(chǎn)生的焦耳熱和施加時(shí)間來(lái)改變高電阻(復(fù)位、Reset)狀態(tài)和低電阻(置位、Set)狀態(tài)，但該寫入時(shí)間需要數(shù)10～100ns左右的時(shí)間。例如，在非專利文獻(xiàn)1中，介紹了使用低電阻化(置位時(shí)間)要120ns、高電阻化(復(fù)位時(shí)間)要50ns左右的時(shí)間的相變化存儲(chǔ)器的64Mb的RAM的結(jié)構(gòu)。
但是，相變化元件是非易失性存儲(chǔ)器元件，但由于讀干擾(readdisturb)，對(duì)相變化元件施加電壓/電流，引起相變化元件的電阻值的變化，使保存(retention)特性和讀取邊界(margin)惡化。
同樣可知，在進(jìn)行寫時(shí)，由于因同樣的干擾對(duì)相變化元件施加電壓/電流，其電阻值的變化隨時(shí)間變化而越發(fā)惡化。圖6是表示寫入/讀取時(shí)的相變化元件的電阻值的變化的圖。橫軸是讀取/寫入次數(shù)，縱軸是相變化元件的Set/Reset的電阻值?？梢钥闯?，伴隨讀取/寫入次數(shù)的增加，元件電阻值降低。
另外，在易失性的同步型SRAM等的寫入動(dòng)作中，存在對(duì)寫入要求、延遲向存儲(chǔ)單元的實(shí)際寫入時(shí)刻來(lái)進(jìn)行的半導(dǎo)體存儲(chǔ)裝置(例如，參照專利文獻(xiàn)1、2)。這種方法被稱之為后寫(Late Write)方式，可以穩(wěn)定地進(jìn)行寫入。
可是，使用相變化元件實(shí)現(xiàn)同步DRAM(SDRAM)接口互換的存儲(chǔ)裝置時(shí)，可以舉出以下應(yīng)該考慮的事項(xiàng)。
1)反復(fù)寫入次數(shù)為1012次左右，與閃速存儲(chǔ)器相同程度，但與DRAM的該指標(biāo)相比要差4位數(shù)左右。每次重復(fù)讀取/寫入的反復(fù)，會(huì)惡化元件特性，可能破壞存儲(chǔ)數(shù)據(jù)(參照?qǐng)D6)。
2)當(dāng)反復(fù)同一數(shù)據(jù)寫入同一單元時(shí)，例如低電阻狀態(tài)會(huì)變?yōu)楦碗娮锠顟B(tài)，盡管要在高電阻狀態(tài)下進(jìn)行寫入，卻會(huì)產(chǎn)生根本成不了高電阻等的問題(參照?qǐng)D6)。圖7是表示在寫入/讀取時(shí)現(xiàn)有的相變化元件的電阻值的變化/分布的圖，顯示了初始Reset電阻分布(RReset)與n次更新后的Reset電阻分布(Rreset’)，初始Set電阻分布(RSset)和n次更新后的Set電阻分布(Rset’)。
當(dāng)寫上數(shù)據(jù)時(shí)，可能會(huì)有如下問題，即由該元件的特性會(huì)產(chǎn)生狀態(tài)的變化、電阻值發(fā)生變動(dòng)，由此存儲(chǔ)單元之間的電阻零散偏差變大，可以認(rèn)為會(huì)對(duì)特性造成很大影響(參照?qǐng)D6、圖7)。如果是只單純反復(fù)進(jìn)行讀取/寫入，則由相變化元件的上述特性，會(huì)引起保存特性的惡化、最終喪失作為存儲(chǔ)元件的功能。
由于有必要避免這種狀態(tài)，作為來(lái)自相變化元件的特性的限制事項(xiàng)，關(guān)于寫入方法，有必要采用不是更新數(shù)據(jù)而是暫時(shí)設(shè)定在置位或是復(fù)位之一的穩(wěn)定狀態(tài)下之后寫入所希望的數(shù)據(jù)的方法。
為了實(shí)現(xiàn)SDRAM接口互換的存儲(chǔ)裝置，寫入時(shí)間如果考慮到數(shù)據(jù)比較，則需要“讀取時(shí)間+與寫(write)數(shù)據(jù)的比較+復(fù)位時(shí)間+置位時(shí)間”，該一系列的寫入時(shí)間，限制了SDRAM的技術(shù)規(guī)格。因此，很難實(shí)現(xiàn)SDRAM接口互換的存儲(chǔ)裝置(參照?qǐng)D8)。另外，如圖8所示在分別基于地址輸入/數(shù)據(jù)輸入進(jìn)行寫入動(dòng)作時(shí)，會(huì)造成寫入控制必須按照地址來(lái)單獨(dú)進(jìn)行控制的情況，因此可以想象電路規(guī)模增大等問題。還有，為了避免單獨(dú)控制而進(jìn)行統(tǒng)一控制時(shí)，變成在最后的地址輸入完成之后開始寫入，因此在tWR+tRP之間很難進(jìn)行上述2)中所期望的寫入動(dòng)作。
非專利文獻(xiàn)ウ一·ヨン·チョ(Woo Yeong Cho)他、「ア0.18μm3.0v 64Mb ノン·ボラタイルフエ一ズ·トランジションランダム·アクセスメモリ(A 0.18μm 3.0v 64Mb Non-VolatilePhase-Transition Random-Access Memory(PRAM))」、2004アイ·イ一·イ一·イ一インタナショナルソリッド·ステ一トサ一キッツコンフアレンス(2004 IEEE International Solid-State Circuits Conference)ISSCC 2004/SESSION 2/NON-VOLATILE MEMORY/2.1、2004年2月16日。
專利文獻(xiàn)1特開平8-45277號(hào)公報(bào)；專利文獻(xiàn)2特許第2888201號(hào)說(shuō)明書。

發(fā)明內(nèi)容
為了解決上述課題，針對(duì)相變化元件的元件特性的限制，本發(fā)明提出了應(yīng)用后寫方式來(lái)進(jìn)行相變化存儲(chǔ)器的寫入的方法。
有關(guān)本發(fā)明的一種半導(dǎo)體存儲(chǔ)裝置的寫入方法，是向位線和字線的交叉部所具有的、含可編程電阻元件的存儲(chǔ)單元的寫入方法。該方法是，將隨付寫入要求的寫地址及寫數(shù)據(jù)分別暫時(shí)保管于寫地址寄存器和數(shù)據(jù)寄存器中，直到下一個(gè)寫入要求為止分別保持寫地址及寫數(shù)據(jù)。
關(guān)于第1展開狀態(tài)的寫入方法，可以進(jìn)行保持在地址寄存器中的地址和由新的寫入要求所輸入的地址的比較，根據(jù)比較結(jié)果進(jìn)行向存儲(chǔ)單元的寫入控制。
關(guān)于第2展開狀態(tài)的寫入方法，可以在寫入控制中，進(jìn)行輸入的地址所對(duì)應(yīng)的存儲(chǔ)單元的讀取，將該存儲(chǔ)單元中被寫入的數(shù)據(jù)和數(shù)據(jù)寄存器的值進(jìn)行比較。
關(guān)于第3展開狀態(tài)的寫入方法，寫入可以包括第1寫入周期，其使電阻元件從第1狀態(tài)變化為第2狀態(tài)；和第2寫入周期，其使電阻元件從第2狀態(tài)變化為第1狀態(tài)。
關(guān)于第4展開狀態(tài)的寫入方法，可以進(jìn)行如下控制將寫地址和更新數(shù)據(jù)分別儲(chǔ)存在寫地址寄存器和數(shù)據(jù)寄存器中，比較存儲(chǔ)單元的寫入內(nèi)容和更新數(shù)據(jù)，在僅將處于第1狀態(tài)的存儲(chǔ)單元暫時(shí)設(shè)為第2狀態(tài)之后，進(jìn)行僅第1狀態(tài)所對(duì)應(yīng)的更新數(shù)據(jù)的寫入。
關(guān)于第5展開狀態(tài)的寫入方法，可以隨付第1寫入要求施行第1寫入周期，檢知有跟隨在第1寫入要求之后的第2寫入要求，施行第2寫入周期。
關(guān)于第6展開狀態(tài)的寫入方法，可以與第2寫入周期的施行并行，將輸入的新的地址及數(shù)據(jù)分別儲(chǔ)存在寫地址寄存器及數(shù)據(jù)寄存器中。
關(guān)于第7展開狀態(tài)的寫入方法，可以在有讀取要求時(shí)，比較保持在寫地址寄存器中的地址和讀取要求所對(duì)應(yīng)的地址，進(jìn)行讀取控制。
關(guān)于第8展開狀態(tài)的寫入方法，可以當(dāng)保持在寫地址寄存器中的地址和讀取要求所對(duì)應(yīng)的地址一致時(shí)，讀取保持在數(shù)據(jù)寄存器中的數(shù)據(jù)。
有關(guān)本發(fā)明的一種半導(dǎo)體存儲(chǔ)裝置，具有存儲(chǔ)單元陣列，其位于位線和字線的交叉部，具有含可編程電阻元件的存儲(chǔ)單元；地址寄存器，其暫時(shí)保持由外部輸入的地址；寫地址寄存器，其隨付寫入要求，輸入保持在地址寄存器中的地址并予以保持；和數(shù)據(jù)寄存器，其保持隨付寫入要求的寫數(shù)據(jù)，根據(jù)跟隨在寫入要求之后的下一個(gè)寫入要求，將保持在數(shù)據(jù)寄存器中的數(shù)據(jù)寫入到根據(jù)保持在寫地址寄存器中的地址所選擇的存儲(chǔ)單元陣列中的存儲(chǔ)單元中。
關(guān)于第1展開狀態(tài)的半導(dǎo)體存儲(chǔ)裝置，還可以具有讀比較器，其比較保持在地址寄存器中的地址和保持在寫地址寄存器中的地址；和多路復(fù)用電路，其基于讀比較器輸出的一致結(jié)果，選擇存儲(chǔ)單元的輸出和數(shù)據(jù)寄存器的輸出，隨付讀取要求保持在地址寄存器中的地址，當(dāng)與保持在寫地址寄存器中的地址一致時(shí)，將數(shù)據(jù)寄存器的輸出設(shè)置為對(duì)應(yīng)讀取要求的輸出數(shù)據(jù)。
關(guān)于第2展開狀態(tài)的半導(dǎo)體存儲(chǔ)裝置，可以還包括寫入控制機(jī)構(gòu)，其實(shí)施使電阻元件從第1狀態(tài)變化為第2狀態(tài)的第1寫入周期，和將電阻元件從第2狀態(tài)變化為第1狀態(tài)的第2寫入周期。
關(guān)于第3展開狀態(tài)的半導(dǎo)體存儲(chǔ)裝置，寫入控制機(jī)構(gòu)可以隨付第1寫入要求施行第1寫入周期，檢知有跟隨在第1寫入要求之后的第2寫入要求，施行第2寫入周期。
關(guān)于第4展開狀態(tài)的半導(dǎo)體存儲(chǔ)裝置，可以與第2寫入周期的施行并行，將輸入的新的地址及數(shù)據(jù)分別儲(chǔ)存在寫地址寄存器及數(shù)據(jù)寄存器中。
關(guān)于第5展開狀態(tài)的半導(dǎo)體存儲(chǔ)裝置，可以是第1狀態(tài)中的電阻元件的電阻值比第2狀態(tài)中的電阻元件的電阻值高。
關(guān)于第6展開狀態(tài)的半導(dǎo)體存儲(chǔ)裝置，可以是第1狀態(tài)中的電阻元件的電阻值比第2狀態(tài)中的電阻元件的電阻值低。
關(guān)于第7展開狀態(tài)的半導(dǎo)體存儲(chǔ)裝置，電阻元件可以包含在第1、第2狀態(tài)間相變化的材料。
關(guān)于第8展開狀態(tài)的半導(dǎo)體存儲(chǔ)裝置，電阻元件可以被按照下述方式編程，即相變化材料在第1狀態(tài)中為結(jié)晶狀態(tài)，在第2狀態(tài)中為非晶體狀態(tài)。
關(guān)于第9展開狀態(tài)的半導(dǎo)體存儲(chǔ)裝置，電阻元件可以被按照下述方式編程，即相變化材料在第1狀態(tài)中為非晶體狀態(tài)，在第2狀態(tài)中為結(jié)晶狀態(tài)。
發(fā)明效果根據(jù)本發(fā)明，應(yīng)用后寫方式，縮短實(shí)際寫入時(shí)間，并且可以緩解向存儲(chǔ)單元訪問所對(duì)應(yīng)的地址，構(gòu)成對(duì)同步DRAM接口互換性高的半導(dǎo)體存儲(chǔ)裝置。
有關(guān)本發(fā)明的實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置，在存儲(chǔ)單元陣列中具有在位線和字線的交叉部所具有的、含相變化元件的存儲(chǔ)單元。將隨付寫入要求的寫地址和數(shù)據(jù)分別暫時(shí)保持在寫地址寄存器和數(shù)據(jù)寄存器中，在該寫入要求的周期中并不進(jìn)行向存儲(chǔ)單元陣列的寫入。然后，在產(chǎn)生了下一個(gè)寫入要求時(shí)刻，將保持的數(shù)據(jù)寫入存儲(chǔ)單元陣列中。此時(shí)，設(shè)置復(fù)位周期和置位周期兩個(gè)寫入周期。然后，比較存儲(chǔ)單元的寫入內(nèi)容與更新數(shù)據(jù)，在僅將置位單元暫時(shí)復(fù)位(非晶體化、高電阻化)之后，僅進(jìn)行置位(結(jié)晶化、低電阻化)數(shù)據(jù)的寫入。通過(guò)采取這樣的寫入方法，關(guān)于與DRAM相比需要很長(zhǎng)寫入時(shí)間的相變化存儲(chǔ)器，可以縮短實(shí)際寫入時(shí)間，構(gòu)成對(duì)同步DRAM接口互換性高的半導(dǎo)體存儲(chǔ)裝置。
另外，像這樣的半導(dǎo)體存儲(chǔ)裝置，可以防止對(duì)同一存儲(chǔ)單元的同一多余寫入(重復(fù)寫入)。即，即便連續(xù)發(fā)生同一地址數(shù)據(jù)的讀取/寫入等部分性訪問時(shí)，由于變成了由數(shù)據(jù)寄存器的訪問，可以不直接進(jìn)行向存儲(chǔ)單元的寫入/讀取而緩解了多余的地址，能夠謀求保存特性的提高。


圖1是表示有關(guān)本發(fā)明的第1實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的構(gòu)成的框圖。
圖2是有關(guān)本發(fā)明的第1實(shí)施例的寫入/讀取的流程圖。
圖3是有關(guān)本發(fā)明的第1實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的寫入的時(shí)序圖。
圖4是表示有關(guān)本發(fā)明的第2實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的構(gòu)成的框圖。
圖5是有關(guān)本發(fā)明的第2實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的寫入的時(shí)序圖。
圖6是表示寫入/讀取時(shí)的現(xiàn)有的相變化元件的電阻值的變化的圖。
圖7是表示寫入/讀取時(shí)的現(xiàn)有的相變化元件的電阻值的變化/分布的圖。
圖8是現(xiàn)有的半導(dǎo)體存儲(chǔ)裝置的寫入的時(shí)序圖。
圖中11-地址寄存器，12-寫時(shí)鐘發(fā)生電路，13-寫控制電路，14、14a-數(shù)據(jù)寄存器，15、15a-寫地址寄存器，16-讀比較器，17、19-多路復(fù)用電路，18-存儲(chǔ)單元陣列，20-輸出寄存器，21-緩存器，22-寫地址緩存器，23-數(shù)據(jù)緩存器。
具體實(shí)施例方式
(實(shí)施例1)下面，應(yīng)用到實(shí)施例，參照附圖進(jìn)行詳細(xì)說(shuō)明。
圖1是表示有關(guān)本發(fā)明的第1實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的構(gòu)成的框圖。圖1中，半導(dǎo)體存儲(chǔ)裝置由地址寄存器11、寫時(shí)鐘發(fā)生電路12、寫控制電路13、數(shù)據(jù)寄存器14、寫地址寄存器15、讀比較器16、多路復(fù)用電路(多路復(fù)用器、MUX)17、19、存儲(chǔ)單元陣列18、輸出寄存器20和緩存器21構(gòu)成。另外，存儲(chǔ)單元陣列18包括在未圖示的位線和字線的交叉部具備的相變化元件的存儲(chǔ)單元。
地址寄存器11，從外部地址端子AD接受成為寫入對(duì)象的存儲(chǔ)單元的地址后進(jìn)行保持，并輸出給寫地址寄存器15。寫地址寄存器15暫時(shí)儲(chǔ)存寫地址。寫時(shí)鐘發(fā)生電路12控制寫地址寄存器15和地址寄存器11的動(dòng)作時(shí)序。多路復(fù)用電路17被寫控制電路13所控制，多路復(fù)用(選擇)從寫地址寄存器15和地址寄存器11輸出的地址信息，并對(duì)存儲(chǔ)單元陣列18進(jìn)行寫地址的輸出。
由外部端子I/O輸入的向成為寫入對(duì)象的存儲(chǔ)單元寫入的輸入數(shù)據(jù)，暫時(shí)保持在數(shù)據(jù)寄存器14中，并輸出給存儲(chǔ)單元陣列18的輸入Data in和多路復(fù)用電路19。存儲(chǔ)單元陣列18由寫控制電路13所控制，根據(jù)由多路復(fù)用電路17輸出的地址，將由數(shù)據(jù)寄存器14輸出的數(shù)據(jù)寫入成為對(duì)象的存儲(chǔ)單元。
讀比較器16輸入地址寄存器11和寫地址寄存器15的輸出后產(chǎn)生比較信號(hào)。多路復(fù)用電路19接受由讀比較器16輸出的比較信號(hào)，切換存儲(chǔ)單元陣列18的輸出Data Out和數(shù)據(jù)寄存器14的輸出，輸出給輸出寄存器20。輸出寄存器20被寫時(shí)鐘發(fā)生電路12所控制，輸入多路復(fù)用電路19的輸出，并經(jīng)緩存器21輸出給外部端子I/O。
接著，說(shuō)明后寫(late write)動(dòng)作。根據(jù)寫入要求，輸入成為對(duì)象的存儲(chǔ)單元的地址和數(shù)據(jù)時(shí)，暫時(shí)保持在地址寄存器11中的地址數(shù)據(jù)，由寫時(shí)鐘發(fā)生電路12儲(chǔ)存在寫地址寄存器15中。另外，寫數(shù)據(jù)由外部端子I/O輸入，并暫時(shí)保持在數(shù)據(jù)寄存器14中、輸入給存儲(chǔ)單元陣列的Datain和多路復(fù)用電路19，此時(shí)并不進(jìn)行向存儲(chǔ)單元陣列18的寫入。當(dāng)根據(jù)其后的寫入要求有了新的地址輸入時(shí)，根據(jù)以前被保持的寫地址寄存器15的地址數(shù)據(jù)，數(shù)據(jù)寄存器14的寫數(shù)據(jù)被寫入存儲(chǔ)單元陣列18中。同時(shí)，新的地址和數(shù)據(jù)被分別儲(chǔ)存在寫地址寄存器15和數(shù)據(jù)寄存器14中，此時(shí)，并不進(jìn)行向該新地址所對(duì)應(yīng)的存儲(chǔ)單元陣列18的寫入。
接著當(dāng)產(chǎn)生讀取要求時(shí)，讀比較器16判斷保持在地址寄存器11和寫地址寄存器15中的地址的值是否是同一地址。如果是同一地址，則數(shù)據(jù)由數(shù)據(jù)寄存器14經(jīng)多路復(fù)用電路19送給輸出寄存器20，進(jìn)行外部數(shù)據(jù)輸出(被稱為Hit讀)。如果是不同地址，則訪問對(duì)應(yīng)地址寄存器11的值的存儲(chǔ)單元陣列18中的存儲(chǔ)單元，進(jìn)行從Data Out讀取的動(dòng)作。
如上所述，在后寫方法中，暫時(shí)保持隨付寫入要求的寫地址及數(shù)據(jù)，在該寫入要求的周期中并不進(jìn)行向存儲(chǔ)單元陣列18的寫入。然后，在產(chǎn)生下一個(gè)寫入要求時(shí)，進(jìn)行將所保持的數(shù)據(jù)向存儲(chǔ)單元陣列18寫入的動(dòng)作。
下面，說(shuō)明寫入/讀取動(dòng)作的詳細(xì)情況。圖2是有關(guān)本發(fā)明的第1實(shí)施例的寫入/讀取的流程圖。
首先，說(shuō)明寫入動(dòng)作。在步驟S1中，對(duì)半導(dǎo)體存儲(chǔ)裝置輸入ACT命令。然后，由未圖示的控制電路，半導(dǎo)體存儲(chǔ)裝置被設(shè)定為動(dòng)作模式。
在步驟S2中，將存儲(chǔ)單元陣列的行地址置位。
在步驟S3中，輸入寫命令(WRIT)。
在步驟S4中，將存儲(chǔ)單元陣列的列地址置位。行地址和列地址被保持在地址寄存器中。
在步驟S5中，比較地址寄存器和寫地址寄存器中的內(nèi)容，如果一致前進(jìn)至步驟S9，如果不一致前進(jìn)至步驟S6。
在步驟S6中，由數(shù)據(jù)寄存器參考數(shù)據(jù)。
在步驟S7中，判斷參考的數(shù)據(jù)是否為“置位”(結(jié)晶化、低電阻化)，如果為“置位”則前進(jìn)至步驟S8，如果不是“置位”則前進(jìn)至步驟S9。
在步驟S8中，向由行地址和列地址所指定的存儲(chǔ)單元寫入“置位”。
在步驟S9中，開放數(shù)據(jù)寄存器、地址寄存器，前進(jìn)至步驟S11。
在步驟S11中，寫地址寄存器中對(duì)寫地址置位，數(shù)據(jù)寄存器中對(duì)寫數(shù)據(jù)置位。
在步驟S12中，等待時(shí)間tWR。
在步驟S13中，進(jìn)行預(yù)充電。
在步驟S14中，從存儲(chǔ)單元讀取對(duì)應(yīng)寫地址的數(shù)據(jù)。
在步驟S15中，判斷所讀取的數(shù)據(jù)是否為“置位”。如果為“置位”，則前進(jìn)至步驟S16，如果不是“置位”，則前進(jìn)至步驟S17。
在步驟S16中，向相應(yīng)存儲(chǔ)單元寫入“復(fù)位”(非晶體化、高電阻化)。
在步驟S17中，結(jié)束寫入動(dòng)作。然后，再次進(jìn)行寫入動(dòng)作時(shí)，前進(jìn)至步驟S1，進(jìn)行讀取動(dòng)作時(shí)，前進(jìn)至步驟S21。
接著，進(jìn)行讀取動(dòng)作的說(shuō)明。在步驟S21中，輸入ACT命令。
在步驟S22中，將存儲(chǔ)單元陣列的行地址置位。
在步驟S23中，輸入讀命令。
在步驟S24中，將存儲(chǔ)單元陣列的列地址置位。行地址和列地址被保持在地址寄存器中。
在步驟S25中，比較地址寄存器和寫地址寄存器中的內(nèi)容，如果一致(Hit)前進(jìn)至步驟S26，如果不一致前進(jìn)至步驟S27。
在步驟S26中，訪問數(shù)據(jù)寄存器，讀取數(shù)據(jù)，前進(jìn)至步驟S28。
在步驟S27中，訪問存儲(chǔ)單元、讀取數(shù)據(jù)。
在步驟S28中，轉(zhuǎn)送讀取的數(shù)據(jù)給輸出寄存器。
在步驟S29中，輸出數(shù)據(jù)。
下面，說(shuō)明如上所述動(dòng)作的半導(dǎo)體存儲(chǔ)單元的寫入的時(shí)序。圖3是有關(guān)本發(fā)明的第1實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的寫入的時(shí)序圖。為了說(shuō)明，半導(dǎo)體存儲(chǔ)裝置相當(dāng)于SDRAM，作為其規(guī)格，設(shè)1CLK＝10ns、tRDC＝20ns、tWR＝2CLK、tRP＝30ns、最低脈沖串長(zhǎng)度(burst length)BL＝4，另外假定相變化元件的復(fù)位時(shí)間(高電阻化、非晶體化)＝20ns、置位時(shí)間(低電阻化、結(jié)晶化)＝50ns。
首先，剛開始時(shí)如圖8所示，假定為現(xiàn)有的SDRAM的情況。當(dāng)產(chǎn)生寫入要求、進(jìn)行實(shí)時(shí)寫入時(shí)，(讀取時(shí)間+與寫數(shù)據(jù)的比較)+復(fù)位時(shí)間+置位時(shí)間，為2CL(20ns)+20ns+50ns＝90ns左右。另一方面，從最終地址輸入到寫入結(jié)束所需要的時(shí)間，為tWR+tRP＝2CL(20ns)+30ns＝50ns左右，很顯然并不能滿足技術(shù)規(guī)格。
相對(duì)于此，按照本發(fā)明，如圖3所示，首先從輸入激活命令A(yù)CT開始、在tRCD后，與寫命令WRIT同時(shí)寫入，地址A被置位。這里，比較地址與寫地址寄存器的值。如果相同，開放寄存器(14、15)，接著如A0、A1那樣在寫地址寄存器和數(shù)據(jù)寄存器中分別置位各數(shù)據(jù)。當(dāng)結(jié)束了最終地址及數(shù)據(jù)輸入、tWR后tRP＝30ns以內(nèi)，暫且讀取寫入要求地址的數(shù)據(jù)(圖3的A存儲(chǔ)單元讀取)、如果讀取的數(shù)據(jù)為置位(為數(shù)據(jù)1)，則僅將該單元進(jìn)行寫入為復(fù)位(為數(shù)據(jù)0)(圖3的數(shù)據(jù)比較、A Reset寫入)。即，對(duì)發(fā)生了寫入要求的存儲(chǔ)單元，防止同一數(shù)據(jù)寫入的同時(shí)，暫且進(jìn)行配合為復(fù)位狀態(tài)。
另外，這里，也可以考慮配合為置位狀態(tài)，但考慮到tRP則由于假定的技術(shù)規(guī)格中，出現(xiàn)破壞規(guī)格，另外也保證不了一般性的SDRAM互換性，因此并不采用。當(dāng)然如果規(guī)格允許，可以設(shè)為置位狀態(tài)。
這里，有寫入要求的存儲(chǔ)單元，成為復(fù)位狀態(tài)，有寫入要求的地址及數(shù)據(jù)，分別是保持在寫地址寄存器和數(shù)據(jù)寄存器的狀態(tài)。在此產(chǎn)生讀取要求時(shí)，比較輸入的地址和地址寄存器的值，如果相同則訪問數(shù)據(jù)寄存器，將數(shù)據(jù)轉(zhuǎn)送給輸出寄存器，進(jìn)行數(shù)據(jù)輸出(Hit讀)。另外，如果不同，則依照基于輸入的地址，訪問存儲(chǔ)單元，向輸出寄存器轉(zhuǎn)送數(shù)據(jù)后，進(jìn)行數(shù)據(jù)輸出。
如果輸入下一個(gè)寫入要求，進(jìn)行新的地址B與寫地址寄存器的值的比較。這里，由于與上一次的地址不同，參照寫地址寄存器的值，進(jìn)行向相應(yīng)存儲(chǔ)單元的寫入準(zhǔn)備。接著參考數(shù)據(jù)寄存器的值，在僅將數(shù)據(jù)為1(置位)的部分進(jìn)行置位寫入的同時(shí)(圖3的A的Set寫入)，開放地址及數(shù)據(jù)寄存器，將新的地址及數(shù)據(jù)B0、B1、B2……依次儲(chǔ)存到地址及數(shù)據(jù)寄存器(圖3的B寄存器寫入)。
在輸入最終地址及數(shù)據(jù)B3、寫恢復(fù)tWR之后，與上述A Set寫入結(jié)束的同時(shí)，選擇現(xiàn)在輸入地址B所對(duì)應(yīng)的存儲(chǔ)單元，暫且讀取寫入要求地址的數(shù)據(jù)(圖3的B讀取存儲(chǔ)單元)。讀取的數(shù)據(jù)如果為置位(為數(shù)據(jù)1)，則僅將該單元進(jìn)行寫入為復(fù)位(為數(shù)據(jù)0)。然后，直到有下一個(gè)寫入要求，將數(shù)據(jù)保持在數(shù)據(jù)寄存器中，根據(jù)寫入要求僅將數(shù)據(jù)1(置位)的部分進(jìn)行置位寫入。這里的置位寫入，由于要50ns，如果BL＝4則從寫入要求到tWR為止之間有50ns，因此完全可以隱蔽進(jìn)行寫入。
另外，即便只是局部反復(fù)產(chǎn)生寫入/讀取要求時(shí)，由于并不向存儲(chǔ)單元自身進(jìn)行寫入、而是向寄存器的更新/讀取，因此可以大幅度緩解對(duì)存儲(chǔ)單元的壓力。
如上所述，起因于相變化元件的限制的寫入方法中，應(yīng)用后寫方式，將寫地址和數(shù)據(jù)儲(chǔ)存在寫地址寄存器和數(shù)據(jù)寄存器中，設(shè)置復(fù)位周期和置位周期這兩個(gè)寫入周期，比較存儲(chǔ)單元的寫入內(nèi)容和更新數(shù)據(jù)，在僅將置位單元暫時(shí)復(fù)位(非晶體化)之后，通過(guò)僅進(jìn)行置位(結(jié)晶化)數(shù)據(jù)的寫入，可以防止對(duì)同一存儲(chǔ)單元的同一多余寫入。即，即使是在連續(xù)發(fā)生同一地址數(shù)據(jù)的讀取/寫入等局部性訪問情況下，由于是數(shù)據(jù)寄存器的訪問，而不是直接對(duì)存儲(chǔ)單元進(jìn)行寫入/讀取，因此可以緩解對(duì)存儲(chǔ)單元的壓力。
(實(shí)施例2)圖4是表示有關(guān)本發(fā)明的第2實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的構(gòu)成的框圖。比較圖4和圖1可知有如下不同，即在寫地址寄存器15a和地址寄存器11之間設(shè)置了寫地址緩存器22，在數(shù)據(jù)寄存器14a和I/O之間設(shè)置了數(shù)據(jù)緩存器23，分別由寫時(shí)鐘發(fā)生電路12來(lái)控制。其他方面，在圖4中，與圖1相同的符號(hào)，代表同一部件，而省略其說(shuō)明。
圖5是有關(guān)本發(fā)明的第2實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的寫入的時(shí)序圖。參照?qǐng)D4和圖5對(duì)有關(guān)第2實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的動(dòng)作進(jìn)行說(shuō)明。首先在ACT命令后輸入寫入要求命令WRIT。根據(jù)隨付該寫入要求命令的寫入要求地址A，地址及數(shù)據(jù)A0、A1……被儲(chǔ)存在寫地址緩存器22和數(shù)據(jù)緩存器23中。在完成最終地址之后，與寫恢復(fù)tWR結(jié)束同時(shí)，將寫地址緩存器22的數(shù)據(jù)轉(zhuǎn)送給寫地址寄存器15a進(jìn)行保持。另外，將數(shù)據(jù)緩存器23的數(shù)據(jù)轉(zhuǎn)送至數(shù)據(jù)寄存器14a進(jìn)行保持。
當(dāng)發(fā)生下一個(gè)寫入(下一個(gè)ACT命令及WRIT命令)、產(chǎn)生新的地址及數(shù)據(jù)要求時(shí)，首先進(jìn)行基于寫地址寄存器15a和數(shù)據(jù)寄存器14a的存儲(chǔ)單元陣列18的讀取(圖5的A存儲(chǔ)單元讀取/數(shù)據(jù)比較)，將儲(chǔ)存在數(shù)據(jù)寄存器14a中的數(shù)據(jù)和讀取到的數(shù)據(jù)進(jìn)行比較。如果讀取的數(shù)據(jù)為置位(為數(shù)據(jù)1)，則僅將該單元進(jìn)行寫入為復(fù)位(為數(shù)據(jù)0)(圖5的A Reset寫入)，其后接著僅對(duì)基于數(shù)據(jù)1的地址的存儲(chǔ)單元進(jìn)行置位寫入(圖5的A Set寫入)。
另一方面，新的地址B和數(shù)據(jù)B0、B1……分別暫時(shí)存儲(chǔ)在已經(jīng)成為開放狀態(tài)的寫地址緩存器22和數(shù)據(jù)緩存器23中。在tWR結(jié)束后，將數(shù)據(jù)轉(zhuǎn)送給寫地址寄存器15a和數(shù)據(jù)寄存器14a中，一直將數(shù)據(jù)保持到有下一個(gè)寫入要求為止。關(guān)于有其他的讀取要求等情況的動(dòng)作，由于與第1實(shí)施例相同而省略說(shuō)明。
另外，當(dāng)半導(dǎo)體保持裝置為待用狀態(tài)(standby)或者切斷電源時(shí)，暫且寫入寄存器內(nèi)容，以完成方式進(jìn)行切斷。
有關(guān)第2實(shí)施例的半導(dǎo)體存儲(chǔ)裝置，與第1實(shí)施例相比，關(guān)于下一個(gè)指令下的寫入動(dòng)作，由于一并進(jìn)行一系列的寫入指令序列，因此使存儲(chǔ)單元的訪問控制變得容易。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)裝置的寫入方法，是向位線和字線的交叉部所具有的、含可編程電阻元件的存儲(chǔ)單元的寫入方法，其特征在于，將隨付寫入要求的寫地址及寫數(shù)據(jù)分別暫時(shí)保管于寫地址寄存器和數(shù)據(jù)寄存器中，直到下一個(gè)寫入要求為止分別保持所述寫地址及所述寫數(shù)據(jù)。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置的寫入方法，其特征在于，進(jìn)行保持在所述地址寄存器中的地址和由新的寫入要求所輸入的地址的比較，根據(jù)比較結(jié)果進(jìn)行向存儲(chǔ)單元的寫入控制。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)裝置的寫入方法，其特征在于，在所述寫入控制中，進(jìn)行所述輸入的地址所對(duì)應(yīng)的存儲(chǔ)單元的讀取，將寫入該存儲(chǔ)單元中的數(shù)據(jù)和所述數(shù)據(jù)寄存器的值進(jìn)行比較。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置的寫入方法，其特征在于，寫入中可以包括第1寫入周期，其使所述電阻元件從第1狀態(tài)變化為第2狀態(tài)；和第2寫入周期，其使所述電阻元件從所述第2狀態(tài)變化為所述第1狀態(tài)。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)裝置的寫入方法，其特征在于，進(jìn)行如下控制將寫地址和更新數(shù)據(jù)分別儲(chǔ)存在所述寫地址寄存器和所述數(shù)據(jù)寄存器中，比較存儲(chǔ)單元的寫入內(nèi)容和所述更新數(shù)據(jù)，在僅將處于所述第1狀態(tài)的存儲(chǔ)單元暫時(shí)設(shè)為所述第2狀態(tài)之后，僅進(jìn)行所述第1狀態(tài)所對(duì)應(yīng)的更新數(shù)據(jù)的寫入。
6.根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)裝置的寫入方法，其特征在于，隨付第1寫入要求，施行所述第1寫入周期，檢知有跟隨在所述第1寫入要求之后的第2寫入要求，施行所述第2寫入周期。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體存儲(chǔ)裝置的寫入方法，其特征在于，與所述第2寫入周期的施行并行，將輸入的新的地址及數(shù)據(jù)分別儲(chǔ)存在所述寫地址寄存器及所述數(shù)據(jù)寄存器中。
8.一種半導(dǎo)體存儲(chǔ)裝置的讀取方法，其特征在于，在權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置的寫入方法中，當(dāng)有讀取要求時(shí)，比較保持在所述寫地址寄存器中的地址和所述讀取要求所對(duì)應(yīng)的地址，進(jìn)行讀取控制。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)裝置的讀取方法，其特征在于，當(dāng)保持在所述寫地址寄存器中的地址和所述讀取要求所對(duì)應(yīng)的地址一致時(shí)，讀取保持在所述數(shù)據(jù)寄存器中的數(shù)據(jù)。
10.根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)裝置的寫入方法，其特征在于，所述第1狀態(tài)中的所述電阻元件的電阻值，比所述第2狀態(tài)中的所述電阻元件的電阻值高。
11.根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)裝置的寫入方法，其特征在于，所述第1狀態(tài)中的所述電阻元件的電阻值，比所述第2狀態(tài)中的所述電阻元件的電阻值低。
12.根據(jù)權(quán)利要求4、10、11中任一項(xiàng)所述的半導(dǎo)體存儲(chǔ)裝置的寫入方法，其特征在于，所述電阻元件包含在第1、第2狀態(tài)間相變化的材料。
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體存儲(chǔ)裝置的寫入方法，其特征在于，所述電阻元件被按照下述方式編程，即所述相變化材料在所述第1狀態(tài)中為結(jié)晶狀態(tài)，在所述第2狀態(tài)中為非晶體狀態(tài)。
14.根據(jù)權(quán)利要求12所述的半導(dǎo)體存儲(chǔ)裝置的寫入方法，其特征在于，所述電阻元件被按照下述方式編程，即所述相變化材料在所述第1狀態(tài)中為非晶體狀態(tài)，在所述第2狀態(tài)中為結(jié)晶狀態(tài)。
15.一種半導(dǎo)體存儲(chǔ)裝置，其特征在于，具有存儲(chǔ)單元陣列，其位于位線和字線的交叉部，具有含可編程電阻元件的存儲(chǔ)單元；地址寄存器，其暫時(shí)保持從外部輸入的地址；寫地址寄存器，其輸入隨付寫入要求的、保持在所述地址寄存器中的地址并予以保持；和數(shù)據(jù)寄存器，其保持隨付所述寫入要求的寫數(shù)據(jù)，根據(jù)跟隨在所述寫入要求之后的下一個(gè)寫入要求，將保持在所述數(shù)據(jù)寄存器中的數(shù)據(jù)寫入到根據(jù)保持在所述寫地址寄存器中的地址所選擇的所述存儲(chǔ)單元陣列中的存儲(chǔ)單元中。
16.根據(jù)權(quán)利要求15所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，還具有讀比較器，其比較保持在所述地址寄存器中的地址和保持在所述寫地址寄存器中的地址；和多路復(fù)用電路，其基于所述讀比較器輸出的一致結(jié)果，選擇所述存儲(chǔ)單元的輸出和所述數(shù)據(jù)寄存器的輸出，隨付讀取要求保持在所述地址寄存器中的地址，當(dāng)與保持在所述寫地址寄存器中的地址一致時(shí)，將所述數(shù)據(jù)寄存器的輸出設(shè)置為對(duì)應(yīng)所述讀取要求的輸出數(shù)據(jù)。
17.根據(jù)權(quán)利要求15所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，還具有寫入控制機(jī)構(gòu)，其實(shí)施使所述電阻元件從第1狀態(tài)變化為第2狀態(tài)的第1寫入周期，和將所述電阻元件從所述第2狀態(tài)變化為所述第1狀態(tài)的第2寫入周期。
18.根據(jù)權(quán)利要求17所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述寫入控制機(jī)構(gòu)隨付第1寫入要求，施行所述第1寫入周期，檢知有跟隨在所述第1寫入要求之后的第2寫入要求，施行所述第2寫入周期。
19.根據(jù)權(quán)利要求18所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，與所述第2寫入周期的施行并行，將輸入的新的地址及數(shù)據(jù)分別儲(chǔ)存在所述寫地址寄存器及所述數(shù)據(jù)寄存器中。
20.根據(jù)權(quán)利要求17所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述第1狀態(tài)中的所述電阻元件的電阻值，比所述第2狀態(tài)中的所述電阻元件的電阻值高。
21.根據(jù)權(quán)利要求17所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述第1狀態(tài)中的所述電阻元件的電阻值，比所述第2狀態(tài)中的所述電阻元件的電阻值低。
22.根據(jù)權(quán)利要求17、20、21中任一項(xiàng)所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述電阻元件包含在第1、第2狀態(tài)間相變化的材料。
23.根據(jù)權(quán)利要求22所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述電阻元件被按照下述方式編程，即所述相變化材料在所述第1狀態(tài)中為結(jié)晶狀態(tài)，在所述第2狀態(tài)中為非晶體狀態(tài)。
24.根據(jù)權(quán)利要求22所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述電阻元件被按照下述方式編程，即所述相變化材料在所述第1狀態(tài)中為非晶體狀態(tài)，在所述第2狀態(tài)中為結(jié)晶狀態(tài)。
全文摘要
本發(fā)明提供一種對(duì)DRAM接口互換性高的具有相變化存儲(chǔ)器的半導(dǎo)體存儲(chǔ)裝置。存儲(chǔ)單元陣列(18)中具有配置在位線和字線的交叉部的含相變化元件的存儲(chǔ)單元。其動(dòng)作如下，即將隨付寫入要求的寫地址和數(shù)據(jù)分別暫時(shí)保持在寫地址寄存器(15)和數(shù)據(jù)寄存器(14)中，在該寫入要求的周期中并不進(jìn)行向存儲(chǔ)單元陣列(18)的寫入。然后，在產(chǎn)生了下一個(gè)寫入要求時(shí)刻，將保持的數(shù)據(jù)寫入存儲(chǔ)單元陣列(18)中。此時(shí)，設(shè)置復(fù)位周期和置位周期兩個(gè)寫入周期。然后，比較存儲(chǔ)單元的寫入內(nèi)容與更新數(shù)據(jù)，在僅將置位單元暫時(shí)復(fù)位(非晶體化、高電阻化)之后，僅進(jìn)行置位(結(jié)晶化、低電阻化)數(shù)據(jù)的寫入。
文檔編號(hào)G11C7/22GK1819054SQ20061000668
公開日2006年8月16日 申請(qǐng)日期2006年2月8日 優(yōu)先權(quán)日2005年2月8日
發(fā)明者藤幸雄 申請(qǐng)人:爾必達(dá)存儲(chǔ)器股份有限公司