專利名稱：具有測試功能的半導(dǎo)體集成電路及制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種可適用于將RAM(隨機存取存儲器)的測試電路和邏輯電路的測試電路安裝在一個包括該RAM和邏輯電路的半導(dǎo)體集成電路(邏輯集成電路)中的技術(shù)，而且還涉及一種用于與測試電路對RAM進行測試相并行地獲得援救(relief)信息的技術(shù)。本發(fā)明是一種能有效地適用于例如包括RAM和CPU(中央處理單元)的諸如系統(tǒng)LSI(大規(guī)模集成電路)之類的邏輯LSI的技術(shù)。
背景技術(shù)：
一般地，在對其安裝了RAM和CPU等的稱為系統(tǒng)LSI的邏輯LSI中，作為一種測試簡化設(shè)計方法，廣泛地利用了掃描路徑系統(tǒng)。在這種系統(tǒng)中，通過將設(shè)置在內(nèi)部邏輯電路中的觸發(fā)器電路串聯(lián)連接，構(gòu)成移位寄存器，將測試數(shù)據(jù)輸入到這個移位寄存器，并且通過操作內(nèi)部邏輯電路，將邏輯狀態(tài)提取到芯片的外部，以利用移位寄存器作檢查。而且，為了檢測內(nèi)置RAM的失效位的存在或不存在，還提出了用于進行RAM的測試的技術(shù)(例如，專利文獻1)。在這種技術(shù)中，在邏輯部分與RAM之間的接口處配置一個能構(gòu)成移位寄存器的鎖存器電路，并且還設(shè)置一個BIST(內(nèi)置自測試)電路，它包括一個用于產(chǎn)生RAM的測試圖形的電路和一個用于把讀出數(shù)據(jù)與預(yù)期值進行比較的電路。
日本未審專利公開No.Hei 8(1996)-262116發(fā)明內(nèi)容在用于內(nèi)置RAM的現(xiàn)有測試電路中，不可能找到這樣的測試電路，即它能產(chǎn)生援救信息，并且然后將同一信息輸出到芯片的外部，而且另外與各種RAM的同時測試相并行，同時援救芯片之內(nèi)的RAM。
因此，本發(fā)明的一個目的是提供一種邏輯集成電路，它能與內(nèi)置RAM的測試相并行地產(chǎn)生用于失效位的援救的信息，并且將同一信息輸出到芯片的外部，或同時援救芯片之內(nèi)的RAM。
本發(fā)明的另一個目的是提供一種邏輯集成電路，它安裝一個測試電路，能產(chǎn)生用于援救內(nèi)置RAM的失效位的信息，同時控制電路規(guī)模的增加。
本發(fā)明的上述和其他目的及新穎特征將從本說明書及其附圖的描述中變得顯而易見。
下面將簡短概述在本申請公開的發(fā)明中的代表性發(fā)明。
根據(jù)本發(fā)明的一個方面，一種邏輯集成電路包括具有預(yù)定邏輯功能的邏輯電路、啟動數(shù)據(jù)寫和讀操作的存儲器電路(內(nèi)置RAM)、用于測試存儲器電路中是否包括失效位的測試電路、能使邏輯電路與存儲器電路之間的信號鎖存并且由能夠構(gòu)成移位寄存器的多個觸發(fā)器電路所形成的邊界鎖存器電路、和失效援救信息產(chǎn)生電路，其中在執(zhí)行測試期間，測試電路對邊界鎖存器電路收集測試結(jié)果，并且根據(jù)測試結(jié)果，失效援救信息產(chǎn)生電路產(chǎn)生失效援救信息，以援救存儲器電路的失效。
這里，優(yōu)選地，存儲器電路設(shè)置有備用存儲器組(存儲器列或存儲器行)和失效援救電路，以將主存儲器組替換成備用存儲器組，使得通過將失效援救信息產(chǎn)生電路所產(chǎn)生的信息供給到失效援救電路，來實現(xiàn)存儲器組的替換。
根據(jù)上述方式，與內(nèi)置存儲器電路的測試相并行地產(chǎn)生用于援救失效位的信息，并且能將這個信息輸出到芯片的外部，或也能在芯片之內(nèi)援救存儲器電路。因此，通過縮短測試周期能降低制造成本。另外，因為邊界鎖存器電路存儲測試電路的測試結(jié)果，并且根據(jù)存儲的測試結(jié)果，失效援救信息產(chǎn)生電路產(chǎn)生失效援救信息，以援救存儲器電路的失效，所以能產(chǎn)生用于援救存儲器電路的失效位的失效的信息，同時抑制電路規(guī)模的增加。此外，本發(fā)明能將不同讀出位數(shù)的多個讀/寫存儲器電路應(yīng)用于一個邏輯集成電路，并且能在多個存儲器電路中并行地產(chǎn)生失效援救信息。
而且，優(yōu)選地，多個存儲器電路的各自邊界鎖存器電路能夠構(gòu)成一個移位掃描路徑。因此，由于測試電路的測試結(jié)果能僅通過一個掃描路徑集中在一點，所以能使設(shè)置有許多內(nèi)置存儲器電路的邏輯集成電路減小信號線數(shù)。結(jié)果，能減小布線所需要的空間，并且由此還能減小芯片尺寸。
更優(yōu)選地，失效援救電路設(shè)置有多個選擇器，它們設(shè)置在內(nèi)置存儲器電路的存儲器陣列與數(shù)據(jù)輸入/輸出端子之間，并且選擇地連接相鄰存儲器列的一條數(shù)據(jù)線。這里，選擇器控制為跳過包括失效的存儲器列來選擇數(shù)據(jù)線。因此，能實現(xiàn)測試電路，其中能通過更簡單的邏輯電路來產(chǎn)生失效援救信息，并且還能產(chǎn)生存儲器電路的失效援救信息，同時抑制電路規(guī)模的增加。
根據(jù)本發(fā)明的另一個方面，一種半導(dǎo)體集成電路包括邏輯電路、用于邏輯電路的第一掃描路徑和用于存儲器電路的第二掃描路徑，其中共同使用第一掃描路徑上用于存儲邏輯電路的測試結(jié)果的觸發(fā)器和第二掃描路徑上用于存儲存儲器電路的測試結(jié)果的觸發(fā)器。
上述方式通過減小用于對邏輯電路和存儲器電路進行測試的電路的規(guī)模，能實現(xiàn)芯片尺寸的減小。
將對本申請公開的發(fā)明中的代表性發(fā)明的優(yōu)點作簡短描述。
根據(jù)本發(fā)明，能實現(xiàn)一種安裝測試電路的邏輯集成電路，其中能與內(nèi)置RAM的測試相并行地產(chǎn)生用于援救失效位的信息，這個信息能輸出到芯片的外部，或也能在芯片之內(nèi)援救RAM，并且能產(chǎn)生用于援救內(nèi)置RAM的失效位的信息，同時能抑制電路規(guī)模的增加。


圖1是說明本發(fā)明的用于對內(nèi)置RAM進行測試的測試電路(所謂的BIST電路)的示意結(jié)構(gòu)的方塊圖。
圖2是說明圖1的測試電路(BIST電路)中的橋接電路的更詳細結(jié)構(gòu)的方塊圖。
圖3是說明BISR電路150中的多失效電路(multi-fail circuit)152和時序編碼器(sequential encoder)153的更詳細結(jié)構(gòu)的方塊圖。
圖4是說明圖3的BISR電路中的援救信息產(chǎn)生操作的定時的定時圖。
圖5是說明RAM中設(shè)置的援救電路的示意結(jié)構(gòu)的方塊圖。
圖6是說明IO列結(jié)構(gòu)的RAM中設(shè)置的援救電路的示意結(jié)構(gòu)的方塊圖。
圖7是說明BISR電路150的列地址確定電路151的實施結(jié)構(gòu)的一例的方塊圖。
圖8是說明作為邏輯集成電路示例的系統(tǒng)LSI的結(jié)構(gòu)示例的方塊圖，它適當(dāng)?shù)匕ū景l(fā)明的實施例的BIST電路。
圖9是說明在邏輯電路的測試期間掃描輸入和掃描輸出定時，以及說明在每個模式下觸發(fā)器FF4、選擇器SEL4和SEL22的輸出的內(nèi)容的定時圖。
圖10是說明使用圖2所示TAP的接口電路的實施例的方塊圖。
圖11是說明在本發(fā)明的同時包括RAM和邏輯電路的半導(dǎo)體集成電路的測試過程中，測試器與晶片上的芯片之間的連接狀態(tài)的說明圖。
圖12是說明本發(fā)明的同時包括RAM和邏輯電路的半導(dǎo)體集成電路的測試過程和組裝過程的順序的流程圖。
具體實施例方式
參照附圖，將描述本發(fā)明的一個優(yōu)選實施例。
圖1說明本發(fā)明中用于測試內(nèi)置RAM的測試電路(所謂BIST電路)的示意圖。應(yīng)用了本發(fā)明實施例的測試電路的LSI是一個邏輯LSI，其中在一個半導(dǎo)體芯片上方形成多個RAM、一個CPU和一個邏輯電路，例如CPU的外圍電路。在圖1中，標(biāo)號101至103指示設(shè)置在LSI之內(nèi)的RAM。對于RAM 101至103，IO位數(shù)也就是要同時輸入或輸出的數(shù)據(jù)的位數(shù)，可以相同或可以不同。
標(biāo)號110指示一個BIST控制電路，用于控制測試電路的整個部分；標(biāo)號120指示一個圖形產(chǎn)生電路，用于產(chǎn)生對內(nèi)置RAM 101進行測試的地址和數(shù)據(jù)；標(biāo)號131至133指示邊界鎖存器電路，它們設(shè)置在未示出的邏輯電路與RAM 101至103的接口處，并且由能夠形成移位寄存器的多個觸發(fā)器電路形成。而且，標(biāo)號140指示一個比較電路，其用于把從RAM 101讀出的數(shù)據(jù)與圖形產(chǎn)生電路120所產(chǎn)生的預(yù)期值進行比較；標(biāo)號150指示一個內(nèi)置自修復(fù)電路(BISR電路)，其用于根據(jù)比較電路140的比較結(jié)果和來自BIST控制電路的信號，產(chǎn)生失效列地址和援救信息。
在本實施例中，雖然未作特別限制，但是與RAM 101至103相應(yīng)的邊界鎖存器131至133與用于存儲器測試的掃描路徑SP1，SP2連接，并且構(gòu)成為使各邊界鎖存器中存儲的數(shù)據(jù)移位，經(jīng)由掃描路徑SP1至SP3將同一數(shù)據(jù)發(fā)送到TAP(測試存取端口)，而且然后把數(shù)據(jù)輸出到芯片的外部。
本實施例的應(yīng)用帶來這樣的優(yōu)點，即一個掃描路徑能沿芯片的邊緣部分配置，并且能使掃描路徑的布局設(shè)計容易。而且，多個RAM的邊界鎖存器的連接還能提供這樣的優(yōu)點，即，即使在LSI中，在芯片上方不設(shè)置TAP，也能將用于輸出測試結(jié)果的外部端子減小到僅一個端子。
圖形產(chǎn)生電路120可以與各自RAM 101至103相應(yīng)地設(shè)置，或可以設(shè)置為用于多個RAM的共用電路。如稍后將描述的那樣，BIST控制電路110在狹義上設(shè)置為所有BIST電路的共用電路。在本實施例中，組合邊界鎖存器131、比較電路140和BISR電路150的電路稱為橋接電路。而且，組合圖形產(chǎn)生電路120和橋接電路的電路稱為狹義的BIST電路，以及組合狹義的BIST電路和BIST控制電路110的電路稱為廣義的BIST電路。
圖2說明橋接電路的更詳細結(jié)構(gòu)。因為即使當(dāng)相應(yīng)RAM不同時，橋接電路的結(jié)構(gòu)也基本相同，所以以下將僅說明與RAM 101相應(yīng)的橋接電路。
如圖2所示，邊界鎖存器131包括觸發(fā)器FF1，F(xiàn)F2，F(xiàn)F3，...，它們能夠形成一個移位寄存器；選擇器SLE1，SEL2，SEL3，...，用于選擇來自邏輯電路LC1...的信號或由圖形產(chǎn)生電路120產(chǎn)生的測試圖形信號中的任何一個，并且用于將所選擇的信號發(fā)送到RAM101或發(fā)送到能夠形成移位寄存器的觸發(fā)器FF1，F(xiàn)F2，F(xiàn)F3，...；選擇器SEL11，SEL12，SEL13，...，用于選擇掃描路徑等用于自循環(huán)，以將FF1，F(xiàn)F2，F(xiàn)F3，...的輸出返回到自己的輸入或返回到移位寄存器；和選擇器SEL21，SEL22，...等。
選擇器SEL21，SEL22，...僅設(shè)置在與數(shù)據(jù)信號Dout相應(yīng)的點。而且，為了便于說明，難以說明圖2中的所有信號線和電路，所以在圖2中示出了作為輸入到RAM 101的控制信號的代表的芯片啟動信號CE、僅一個地址信號AD和僅兩個數(shù)據(jù)信號，而其他信號未示出。在RAM 101的存儲容量是2n字，并且IO位數(shù)是32位的情況下，設(shè)置n個地址信號和32個數(shù)據(jù)信號，并且與信號數(shù)相應(yīng)的數(shù)目一樣多地，分別設(shè)置觸發(fā)器FF2，F(xiàn)F3，F(xiàn)F4，...，選擇器SEL12，SEL13，SEL14，...和SEL21，SEL22，...。
選擇器SEL21，SEL22，...控制為在邏輯測試期間選擇FF3，F(xiàn)F4，...的輸出，以存儲測試圖形或測試結(jié)果，并且考慮到向比較電路140和邏輯電路LC2側(cè)提供輸出，還在RAM測試和用戶操作期間選擇RAM 101的輸出。因此，在邏輯測試和RAM測試期間能共同使用觸發(fā)器FF4。
而且，用來自模式控制電路160的選擇控制信號selmi來控制選擇器SEL1，SEL2，SEL3，SEL4，同時用選擇控制信號selmo來控制選擇器SEL21，SEL22。通過設(shè)置一個寄存器，以設(shè)定一個代碼來指示RAM測試模式，或邏輯測試模式，或通常操作模式，并且還設(shè)置一個解碼器，模式控制電路160能構(gòu)成為產(chǎn)生選擇控制信號selmi，selmo。
作為邏輯電路的示例，圖2說明了一個用于產(chǎn)生RAM 101的寫數(shù)據(jù)的邏輯電路LC1，和一個用于處理來自RAM 101的讀數(shù)據(jù)的邏輯電路LC2。邏輯電路LC1，LC2分別設(shè)置有組合邏輯電路LA1，LA2，LA3和LA4；觸發(fā)器FF21，F(xiàn)F22，F(xiàn)F23和FF24，它們設(shè)置在各組合邏輯電路LA1，LA2，LA3和LA4之間，并且在測試期間形成一個移位寄存器；和用于切換信號路徑的選擇器SEL31，SEL32，SEL33和SEL34。在測試期間通過切換選擇器SEL31，SEL32，SEL33和SEL34，能形成測試圖形的掃描輸入路徑和測試結(jié)果的掃描輸出路徑。
在圖2中，根據(jù)說明內(nèi)容和畫圖尺寸的方便性，這樣說明路徑，以便經(jīng)由邏輯的掃描路徑LSP2將從邏輯電路LC1發(fā)送的信號供給到選擇器SEL14。然而，還可以構(gòu)成這樣的電路，即其中將經(jīng)由LSP2傳送的信號供給到選擇器SEL13，而且然后用FF3鎖存。因此，觸發(fā)器FF3和FF4可以共同用于邏輯測試和RAM測試兩者。這種情況對于其他觸發(fā)器FF1，F(xiàn)F2，...也適用。
圖9說明邏輯測試與存儲器測試之間的關(guān)系。也就是，在邏輯測試期間，首先執(zhí)行從邏輯BIST 170的測試圖形的掃描輸入SIN。在這個定時，選擇控制信號selmi設(shè)定為“L”，同時selmo設(shè)定為“H”，并且通過邏輯電路LC1之內(nèi)的掃描路徑LSP1和邏輯電路與邊界鎖存器之間的掃描路徑LSP2，由觸發(fā)器FF21，F(xiàn)F22和FF4讀取測試數(shù)據(jù)。將這個測試數(shù)據(jù)輸入到組合電路LA2，LA3。
其次，執(zhí)行數(shù)據(jù)捕捉。在這個定時，圖2中的掃描啟動信號SE變?yōu)椤?”，并且將選擇器SEL4所選擇的信號(LA2的輸出V1)輸入到觸發(fā)器FF4。而且，將選擇器SEL22所選擇的觸發(fā)器FF4的結(jié)果(V2)輸入到觸發(fā)器FF23，并且將選擇器SEL34所選擇的信號(LA3的輸出V3)輸入到觸發(fā)器FF24。
在掃描輸出定時，通過路徑與邏輯電路LC2之間的掃描路徑LSP4，和邊界鎖存器之內(nèi)的邏輯LC2中的掃描路徑LSP2，將各觸發(fā)器FF4，F(xiàn)F23和FF24的結(jié)果以SOUT輸出。
在RAM測試期間，將選擇控制信號selmi設(shè)定為“H”，并且selmo設(shè)定為“L”。選擇器SEL4控制為選擇來自圖形產(chǎn)生器120的信號，同時選擇器SEL22控制為選擇RAM 101的輸出。因此，RAM測試的測試結(jié)果存儲到觸發(fā)器FF4。在與測試操作不同的通常操作期間，選擇控制信號selmi和selmo兩者都設(shè)定為“L”。在這個定時，選擇器SEL4控制到選擇邏輯電路LC1的輸出的一側(cè)，同時選擇器SEL22的輸出變?yōu)镽AM的輸出。
BISR電路150包括一個列地址確定電路151，用于根據(jù)比較電路140的比較結(jié)果，確定與失效位相應(yīng)的列地址；一個多失效電路152，用于根據(jù)從邊界鎖存器131掃描出的RAM的讀出數(shù)據(jù)，和從BIST控制電路110的信號，確定是否包括多個失效；一個時序編碼器153，用于根據(jù)從BIST控制電路110的信號，產(chǎn)生編碼援救信息；和一個移位數(shù)據(jù)控制電路154，用于根據(jù)BIST控制電路110中設(shè)置的計數(shù)器的值，對多失效電路152和時序編碼器153產(chǎn)生啟動信號。
當(dāng)在RAM中設(shè)置一個冗余電路，以將包括失效位的存儲器列替換為備用存儲器列時，將時序編碼器153所產(chǎn)生的援救信息發(fā)送到這樣的冗余電路，或當(dāng)沒有設(shè)置這樣的冗余電路時，一次發(fā)送到一個稱為TAP(測試存取端口)的接口電路180，并且其后經(jīng)由TAP輸出到芯片的外部。TAP是接口電路，由用稱為JTAG(聯(lián)合測試行動組)的組織確定的邊界掃描測試的規(guī)范來指定。后面將參照圖10詳細說明TAP。
比較電路140包括異或門(exclusive OR gate)G1，G2，...，作為比較器，用于輸入經(jīng)由選擇器SEL21，SEL22，...供給的RAM的讀出數(shù)據(jù)，和從圖形產(chǎn)生電路120供給的預(yù)期值數(shù)據(jù)；一個OR門G20，用于輸出從異或門G1，G2，...的輸出所得到的邏輯和；一個選擇器SEL20，用于選擇OR門G20的輸出或觸發(fā)器FF4的輸出；一個觸發(fā)器FF20，用于鎖存用選擇器SEL20所選擇的信號；一個OR門G21，用于得到FF20和OR門G20的輸出的邏輯和，并且然后把這個邏輯和供給到選擇器SEL20；以及OR門G31，G32，...等，用于得到異或門G1，G2，...的輸出和觸發(fā)器FF3，F(xiàn)F4，...的輸出的邏輯和，并且然后經(jīng)由選擇器SEL3，SEL4，...，將這個邏輯和返回給FF3，F(xiàn)F4，...。
圖3說明除BISR電路150的列地址確定電路151外，多失效電路152和時序編碼器153的更詳細結(jié)構(gòu)。在本實施例中，說明與RAM相應(yīng)的BISR電路150的結(jié)構(gòu)，其中IO位由32位形成。移位數(shù)據(jù)控制電路154由一個解碼器形成，對其輸入BIST控制電路110中的計數(shù)器111的一個值“sd_valid”。當(dāng)計數(shù)器值是用于多失效電路152的32位時，這個移位數(shù)據(jù)控制電路154斷定位計數(shù)啟動信號“bitcount_en”，并且當(dāng)計數(shù)器值超過32位時，否定位計數(shù)啟動信號“bitcount_en”。
計數(shù)器值“sd_valid”還供給到與其他RAM相應(yīng)的BISR電路150。在這樣的RAM的IO位數(shù)例如是16位的情況下，在計數(shù)器值“sd_valid”達到16位的最大值之前，相應(yīng)BISR電路150中的移位數(shù)據(jù)控制電路154構(gòu)成為斷定位計數(shù)啟動信號“bitcount_en”為高電平，并且當(dāng)計數(shù)器值超過16位時，否定位計數(shù)啟動信號“bitcount_en”為低電平。
多失效電路152包括AND門G41，G42，用于僅在來自移位數(shù)據(jù)控制電路154的位計數(shù)啟動信號“bitcount_en”為高電平的周期期間，允許讀取在邊界鎖存器131的觸發(fā)器FF3，F(xiàn)F4，...中存儲的確定結(jié)果；OR門G43，G44，用于得到門G41，G42的輸出信號和反饋信號的邏輯和；選擇器SLE41，SEL42，用于選擇門G43，G44的輸出信號或反饋信號；觸發(fā)器FF41，F(xiàn)F42，用于鎖存由選擇器SEL41，SEL42選擇的信號；和AND門G45，用于得到觸發(fā)器FF41，F(xiàn)F42的輸出信號的邏輯積。這個多失效電路152輸出觸發(fā)器FF41的狀態(tài)作為失效信號“rei”，指示失效位的存在或不存在，并且還輸出AND門G45的輸出作為多失效信號“multi_fail”，指示多個失效位的存在或不存在。
時序編碼器153包括一個OR門G55，用于得到來自移位數(shù)據(jù)控制電路154的位計數(shù)啟動信號“bitcount_en”的反信號和反饋信號的邏輯和；一個選擇器SEL55，用于選擇門G55的輸出信號或反饋信號；一個觸發(fā)器FF55，用于鎖存用選擇器SEL55選擇的信號；一個具有增量功能的加法器ADD；選擇器SEL50至SEL54，用于選擇加法器ADD的輸出信號或反饋信號；觸發(fā)器FF50至FF54，用于鎖存由選擇器SEL50至SEL54選擇的信號；和AND門G50至G54等，用于得到FF50至FF54的輸出信號的反信號和來自移位數(shù)據(jù)控制電路154的位計數(shù)啟動信號“bitcount_en”的邏輯積，以便作為整體執(zhí)行計數(shù)器電路的操作。這個時序編碼器153控制為作為整體像一個計數(shù)器電路那樣操作，并且因此用AND門G50至G54使計數(shù)器值反相，且將反信號作為援救信息(與指示失效位的位置的信息相應(yīng))“rai
”至“rai[4]”輸出。
這里，將參照圖4的定時圖，說明圖3的BISR電路中的援救信息產(chǎn)生操作。
當(dāng)RAM的測試開始時，首先用BIST控制電路110使BIST電路初始化(圖4中的周期T1)，例如邊界鎖存器131中的觸發(fā)器、多失效電路152和時序編碼器153的復(fù)位等。其后，驅(qū)動圖形產(chǎn)生電路120，以用產(chǎn)生的圖形數(shù)據(jù)進行RAM 101至103的測試(圖4中的周期T2)。在RAM的這個測試中，根據(jù)圖形產(chǎn)生電路120產(chǎn)生的圖形數(shù)據(jù)，將數(shù)據(jù)寫入RAM 101至103，并且然后在數(shù)據(jù)的讀操作期間進行與預(yù)期值的比較。其后，把比較結(jié)果然后存儲在邊界鎖存器131中的觸發(fā)器FF3，F(xiàn)F4，...中。
在圖4中，在讀部分僅將DOUT[2]描述為RAM的輸出，但是對于來自其他DOUT端子的輸出也適用。當(dāng)RAM的讀操作開始時，RAM的CE信號變?yōu)椤?”，并且地址信號AD變?yōu)?，1，2，...。當(dāng)RAM的輸出DOUT[2]以0，0，1，...輸出時，與來自圖2的圖形產(chǎn)生器的預(yù)期信號cd的比較結(jié)果變?yōu)楸容^電路140中的電路G2的輸出。當(dāng)?shù)刂沸盘朅D是地址1時，因為RAM的輸出DOUT[2]是“0”，并且預(yù)期值信號cd是“1”，所以作為比較結(jié)果的失效結(jié)果，電路G2的輸出變?yōu)椤?”。將電路G2的輸出和邊界鎖存器131的結(jié)果的邏輯和經(jīng)由OR電路G32反饋給邊界鎖存器131，以便更新邊界鎖存器的結(jié)果(圖2的FF3，圖4的data1ff[2])。因此，當(dāng)?shù)刂沸盘朅D是“2”時，輸出結(jié)果與預(yù)期值結(jié)果相同。然而，因為邊界鎖存器的結(jié)果已經(jīng)是“1”，所以其后邊界鎖存器的結(jié)果保持為“1”。
接著，當(dāng)圖形產(chǎn)生電路120的操作停止時，從BIST控制電路110發(fā)出測試結(jié)束信號(圖4中的定時t3)。接著，當(dāng)設(shè)定測試結(jié)果收集模式時(定時t4)，當(dāng)數(shù)據(jù)移位執(zhí)行信號有效時(定時t5)，設(shè)定邊界鎖存器131至133之內(nèi)的選擇器SEL13，SEL14，...，以將觸發(fā)器FF3，F(xiàn)F4，...操作為移位寄存器。驅(qū)動BIST控制電路110中的計數(shù)器，并且由此更新計數(shù)器值“sd_valid”。而且，通過掃描路徑使邊界鎖存器131至133之內(nèi)的觸發(fā)器FF3，F(xiàn)F4，...中存儲的測試結(jié)果移位(圖4中的周期T3)。
在這個周期期間，位計數(shù)啟動信號“bitcount_en”斷定為BISR電路之內(nèi)的有效電平，并且由此激活多失效電路152和時序編碼器153。在多失效電路152中，當(dāng)作為從邊界鎖存器131至133中的觸發(fā)器FF3，F(xiàn)F4，...發(fā)送的比較結(jié)果，輸入指示讀出數(shù)據(jù)與預(yù)期數(shù)據(jù)之間失配的“1”時，輸出“rei”變?yōu)楦唠娖?定時t6和t7)。同時，時序編碼器153與觸發(fā)器FF3，F(xiàn)F4，...的移位操作相同步地進行計數(shù)操作，并且當(dāng)輸出“rei”變?yōu)楦唠娖綍r(定時t6，t7)，停止加法計數(shù)操作。
圖4說明其中在RAM 101的IO位數(shù)是“16”，以及RAM 102的IO位數(shù)是“32”的條件下，從最低有效位的第3位與RAM 101中的預(yù)期值失配的定時，以及從最高有效位的第3位和從最低有效位的第3位與預(yù)期值失配的定時。在RAM 101側(cè)的BISR電路中，在檢測到從最低有效位的第3位數(shù)據(jù)的失配并且輸出“rei”變?yōu)楦唠娖降亩〞r，時序編碼器153的計數(shù)值為“1101”，并且用AND門G50至G54將這個值轉(zhuǎn)換成補碼，并且然后以“rai
”至“rai[3]”＝“0010”輸出。
另一方面，在RAM 102側(cè)的BISR電路中，在檢測到從最高有效位的第3位的數(shù)據(jù)的失配并且“rei”變?yōu)楦唠娖綍r的定時t6，時序編碼器153的計數(shù)值為“00010”，并且用AND門G50至G54將這個計數(shù)值轉(zhuǎn)換成補碼，并且然后以“rai
”至“rai[4]”＝“11101”輸出。而且，在圖4的情況下，因為在RAM 102側(cè)的BISR電路中檢測到兩個位誤碼，所以在檢測到第2位誤碼時的定時t8，從多失效電路152的信號“multi_fail”變?yōu)楦唠娖?，指示存在兩個或多個位誤碼。
如上所述，通過同時對不同存儲容量的多個存儲器，例如RAM101和RAM 102進行測試，并且通過產(chǎn)生援救信息，能節(jié)省測試時間，并且由此還能減小制造成本。
作為例子說明其中如稍后將說明的那樣準(zhǔn)備僅一個備用存儲器的存儲器。然而，即使當(dāng)準(zhǔn)備多個備用存儲器時，或即使當(dāng)僅對于像雙重端口那樣的一個端口設(shè)置存儲器的兩倍輸出位時，也可以通過將多失效電路152的結(jié)構(gòu)從本實施例的結(jié)構(gòu)變更成適當(dāng)結(jié)構(gòu)，輸出援救信息。
圖5說明對RAM設(shè)置的援救電路的示意結(jié)構(gòu)。在圖5所示的援救電路的示意結(jié)構(gòu)中，對于32個存儲器列C
至C[31]準(zhǔn)備一個備用存儲器列RMC。SLT0至SLT31是選擇器，用于將相鄰兩個存儲器列的讀出數(shù)據(jù)中的任何一個輸出到相應(yīng)數(shù)據(jù)輸入/輸出端子IO0至IO31，并且通過用于對從時序編碼器153輸出的援救信息塊“rai
”至“rai[4]”進行解碼的解碼器DEC的輸出，使這些選擇器SLT0至SLT31控制為通過跳過包括失效位的存儲器列來輸出讀出數(shù)據(jù)。
更具體地，例如當(dāng)假定第3存儲器列C[2]中包括失效位時，控制選擇器SLT0至SLT31，以便通過選擇器SLT0至SLT3，將備用存儲器列RMC和存儲器列C
至C[1]的數(shù)據(jù)輸出到數(shù)據(jù)輸入/輸出端子IO0至IO2，并且通過選擇器SLT4至SLT31，將存儲器列C[3]至C[31]的數(shù)據(jù)輸出到數(shù)據(jù)輸入/輸出端子IO3至IO31。雖然圖中未作說明，但還設(shè)置有一個選擇器。以與將數(shù)據(jù)寫入各存儲器列C
至C[31]的相同方式，控制這個選擇器，以通過跳過包括失效位的存儲器列，供給輸入到數(shù)據(jù)輸入/輸出端子IO3至IO31的數(shù)據(jù)。
圖7說明BISR電路150中的列地址確定電路151的一個具體結(jié)構(gòu)例子。當(dāng)RAM形成為IO列時，列地址確定電路151確定在一個IO列中包括失效位的存儲器列。在本實施例中，在列地址確定電路151的結(jié)構(gòu)中一個IO列由兩個存儲器列形成。
如圖7所示，本實施例的列地址確定電路151包括一組選擇器SEL61，SEL62；一組觸發(fā)器FF61，F(xiàn)F62；一個異或門G61，用于得到FF61的輸出和FF62的輸出的互斥局部和；一個NOR門G62，用于通過得到門G61的輸出和多失效電路152的輸出“multi_fail”的邏輯和，產(chǎn)生指示需要/不需要援救的信號“rei”；和一個編碼器ENC，用于通過對FF61的輸出和FF62的輸出進行編碼，產(chǎn)生援救地址的最高有效位“rai[max]”。
選擇器SEL61，SEL62分別輸入來自圖形產(chǎn)生電路110的列地址的最高有效位“adrff[colmax]”，和觸發(fā)器FF20的輸出“rf”，用于保持比較電路140的比較結(jié)果。當(dāng)“adrff[colmax]”是“0”并且“rf”是“1”時，對觸發(fā)器FF61設(shè)定“1”，并且將輸出“raicol0ff”設(shè)定為“1”，以及當(dāng)“adrff[colmax]”是“1”并且“rf”是“1”時，對觸發(fā)器FF62設(shè)定“1”，并且將輸出“raicol1ff”設(shè)定為“1”。
當(dāng)信號“raicol0ff”為“0”時，這個信號指示其中“adrff[colmax]”為0的列中無失效，并且當(dāng)這個信號為“1”時，指示在這個列中存在失效。當(dāng)這個信號為“0”時，信號“raicollff”指示其中“adrff[colmax]”為“1”的列中無失效，并且當(dāng)這個信號為“1”時，指示在這個列中存在失效。
當(dāng)異或門G61的輸出“col_jud”為“0”時，這個輸出指示列的援救是必要的，并且當(dāng)這個輸出為“1”時，指示列的援救是不必要的。另一方面，編碼器ENC的輸出“rai[max]”指示是否應(yīng)該保存IO的任一列，并且因此當(dāng)這個輸出為“0”時，指示其中列地址的最高有效位為“0”的列的援救是必要的，以及當(dāng)這個輸出為“1”時，指示其中列的最高有效位為“1”的列的援救是不必要的。
圖6說明在IO列結(jié)構(gòu)的RAM中設(shè)置的援救電路的示意結(jié)構(gòu)。在圖6的示意結(jié)構(gòu)中，說明援救電路的示例。也就是，16個IO列IOC
至IOC[15]分別由兩個存儲器列形成，并且對16個IO列IOC
至IOC[15]，準(zhǔn)備一個備用存儲器列RMC。在圖6中，在各存儲器列的上部指示的“0”和“1”是列地址的最高有效位“adrff[colmax]”。
而且，設(shè)置選擇器SLT0至SLT15，以將相鄰兩個IO列的讀出數(shù)據(jù)的任何一個輸出到相應(yīng)數(shù)據(jù)輸入/輸出端子IO0至IO15，并且控制這些選擇器SLT0至SLT15，以利用從時序編碼器153輸出的援救信息“rai
”至“rai[3]”，和對來自列地址確定電路151的編碼器ENC的輸出“rai[max]”(本實施例中的“rai[4]”)進行解碼的解碼器DEC的輸出，通過跳過包括失效位的存儲器列，輸出讀出數(shù)據(jù)。
在本發(fā)明的上述實施例中，邏輯集成電路包括一個具有預(yù)定邏輯功能的邏輯電路、一個能讀或?qū)憯?shù)據(jù)的存儲器電路(內(nèi)置RAM 101等)和用于測試存儲器電路中是否包括失效位的測試電路(110，120)，并且在邏輯電路與存儲器電路之間，還設(shè)置一個由多個觸發(fā)器電路構(gòu)成的邊界鎖存器電路(131等)，它能夠鎖存信號并且形成移位寄存器。而且，因為這個邏輯集成電路還設(shè)置有一個失效援救信息產(chǎn)生電路(150)，以在使用測試電路執(zhí)行測試期間，將測試結(jié)果存儲到邊界鎖存器電路中，并且根據(jù)存儲的測試結(jié)果，產(chǎn)生用于對存儲器電路的失效進行援救的失效援救信息，所以產(chǎn)生用于援救失效位的信息，然后輸出到芯片的外部，或還能與內(nèi)置存儲器電路的測試相并行，在芯片之內(nèi)使存儲器電路得到援救。另外，因為測試電路的測試結(jié)果存儲到邊界鎖存器電路，并且根據(jù)存儲的測試結(jié)果，失效援救信息產(chǎn)生電路產(chǎn)生失效援救信息，以援救存儲器電路的失效，所以能產(chǎn)生用于對存儲器電路的失效位進行援救的信息，同時抑制電路規(guī)模的增加。
而且，因為存儲器電路設(shè)置有一個備用存儲器組和一個失效援救電路，以利用備用存儲器組替換內(nèi)部主存儲器組，并且將失效援救信息產(chǎn)生電路所產(chǎn)生的信息供給失效援救電路，以替換存儲器組，所以能與內(nèi)置存儲器電路的測試相并行地執(zhí)行失效位的援救。
接下來，將說明系統(tǒng)LSI的結(jié)構(gòu)的示例，作為包括上述實施例的內(nèi)置BIST電路的良好應(yīng)用的邏輯集成電路示例。在圖8中，以方塊100說明包括圖1和圖2所示的BIST控制電路110、測試圖形產(chǎn)生電路120和橋接電路的電路。
本實施例中的系統(tǒng)LSI 200例如安裝在一個便攜式電子設(shè)備中，以執(zhí)行動態(tài)圖像等的總控制操作和數(shù)據(jù)處理。本實施例的系統(tǒng)LSI設(shè)置有一個用于執(zhí)行程序的處理器210、一個存儲器接口220、一個協(xié)處理器230和一個視頻縮放器(video scaler)240，該存儲器接口220用于對主存儲器例如外部連接的SDRAM(同步DRAM)等執(zhí)行數(shù)據(jù)存取控制，該協(xié)處理器230用于執(zhí)行動態(tài)圖像數(shù)據(jù)的編碼和解碼所需的算術(shù)操作處理，該視頻縮放器240用于執(zhí)行動態(tài)圖像的壓縮和展開及其編碼和解碼所需的數(shù)據(jù)處理等。
而且，系統(tǒng)LSI 200還設(shè)置有一個IO單元250，用于與外部連接的輸入/輸出裝置交換數(shù)據(jù)；一個DMA(直接存儲器存取)控制器260，用于在不使用處理器210的情況下，執(zhí)行外圍模塊與主存儲器等之間的直接數(shù)據(jù)傳送；一個定時器電路270，用于向處理器210產(chǎn)生定時器中斷信號，并且記錄當(dāng)前時間；和一個串行通信接口280，用于對外部裝置執(zhí)行串行通信。
系統(tǒng)LSI還設(shè)置有一個時鐘產(chǎn)生電路290，用于產(chǎn)生LSI 200的內(nèi)部操作所需的時鐘信號φ0；和RAM 101，RAM 102和RAM 103(未說明)，它們用作處理器210和協(xié)處理器230的工作區(qū)，并且還用于暫時存儲外部數(shù)據(jù)和系統(tǒng)LSI 102中產(chǎn)生的數(shù)據(jù)。
圖10說明使用圖2所示TAP的接口電路180的一個實施例。
TAP是以IEEE1149.1標(biāo)準(zhǔn)指定的用于掃描測試和BIST電路的接口和控制電路。這個TAP設(shè)置有一個旁路寄存器181，用于將從輸入端口所發(fā)送的測試數(shù)據(jù)移位到輸出端口；一個數(shù)據(jù)寄存器182，用于將具體信號傳送到電路；和一個裝置ID寄存器183，用于設(shè)定芯片的特定制造識別號。而且，TAP還設(shè)置有一個控制器185等，用于總控制指令寄存器184和TAP電路，用于選擇數(shù)據(jù)寄存器，并且控制內(nèi)部測試方法。
數(shù)據(jù)寄存器182是一個可選擇寄存器。而且，作為要對指令寄存器184設(shè)定的指令，準(zhǔn)備四個基本指令和三個可選擇指令。對于控制器185，從專用的三個外部端子輸入測試模式選擇信號TMS、測試時鐘信號TCK和復(fù)位信號TRST，并且根據(jù)以上說明的信號，形成用于寄存器181至184和選擇器電路186至188的控制信號。
另外，因為TAP還設(shè)置有測試數(shù)據(jù)TDI的輸入端子和測試結(jié)果數(shù)據(jù)TDO的輸出端子，所以經(jīng)由選擇器電路186，將輸入的測試數(shù)據(jù)TDI供給各寄存器181至184或內(nèi)部掃描路徑Iscan，Bscan。而且，經(jīng)由選擇器電路187，188，將寄存器181至184的內(nèi)容和來自內(nèi)部電路的掃描輸出數(shù)據(jù)輸出到芯片的外部。此外，根據(jù)數(shù)據(jù)寄存器182和指令寄存器184的內(nèi)容，形成用于內(nèi)部BIST電路的信號并且然后供給TAP，而且經(jīng)由選擇器電路187，188，能將指示從BIST電路輸出的測試結(jié)果的信號輸出到芯片的外部。
在圖10中，通過將以鏈狀形成內(nèi)部邏輯電路的觸發(fā)器進行耦合，使內(nèi)部掃描路徑“Iscan”形成掃描路徑(LSP)，并且通過從外部測試器等給出測試數(shù)據(jù)，意指用于診斷(diagnosis)的內(nèi)部邏輯電路和測試路徑。而且，通過將在邏輯電路和RAM的邊界處設(shè)置的邊界鎖存器之內(nèi)設(shè)置的觸發(fā)器以鏈狀進行耦合，使內(nèi)部掃描路徑“Bscan”形成掃描路徑(SP)，并且通過從外部測試器等給出測試數(shù)據(jù)，意指用于RAM的診斷的內(nèi)部邏輯電路和測試路徑。對于其中通過BIST執(zhí)行測試并且經(jīng)由BIST將測試結(jié)果輸出到芯片外部的LSI，不需要使用利用掃描路徑“Iscan”和“Bscan”的測試功能。
在包括具有如上作為測試功能的接口所說明的結(jié)構(gòu)的TAP的LSI中，可以實現(xiàn)一種半導(dǎo)體集成電路裝置，它僅需要幾個引腳(4至5個引腳)的測試端子。因此，通過減小LSI的引腳數(shù)，能減小芯片尺寸。而且，因為圖10所示結(jié)構(gòu)的TAP經(jīng)過標(biāo)準(zhǔn)化且不需要其設(shè)計的更新，并且還能使用其他LSI的設(shè)計，所以也能減小研制所需的周期。
另外，因為測試端子數(shù)少，并且RAM的失效援救電路和修復(fù)電路為內(nèi)置，所以使用如圖11說明的測試器300，將探針置于多個芯片CP1，CP2，CP3，CP4，...的電源端子和測試端子，使得測試和援救晶片狀態(tài)下芯片之內(nèi)的RAM，并且還測試邏輯電路。能容易地實行與向多個芯片同時供給電源電壓相并行，執(zhí)行測試操作，并且還能從多個芯片并行收集測試結(jié)果。
而且，因為還內(nèi)置了自修復(fù)電路和援救電路等，用于根據(jù)產(chǎn)生RAM的測試圖形的BIST電路110，和通過從測試結(jié)果產(chǎn)生失效援救信息而得到的失效援救信息，來援救RAM，所以即使當(dāng)半導(dǎo)體集成電路包括內(nèi)置RAM時，也能僅通過邏輯測試器而不使用存儲器測試器來執(zhí)行測試。
圖12是說明本發(fā)明的同時安裝有RAM和邏輯電路的邏輯集成電路的測試過程和組裝過程的流程圖。
如圖12說明，總共進行三次測試，包括在晶片狀態(tài)下的兩次和組裝之后的一次。在第一晶片測試的情況下(步S1)，通過操作在本實施例中說明的內(nèi)置BIST電路，來測試邏輯電路和RAM，并且根據(jù)測試結(jié)果，援救RAM(步S2)。當(dāng)對邏輯電路還設(shè)置有用于援救的邏輯門等時，也對這個邏輯電路進行援救。其后，進行第二測試(步S3)，并且在從晶片提取各芯片之后，根據(jù)測試S3的結(jié)果，進行對于優(yōu)良裝置和不良裝置的選擇(步S4)。在將優(yōu)良裝置組裝成組件(package)之后(步S5)，進行產(chǎn)品測試(步S6)。使用內(nèi)置BIST電路也能執(zhí)行這個產(chǎn)品測試。
當(dāng)使用激光熔絲(fuse)等援救RAM時，為了在收集援救信息之后，根據(jù)所收集的信息利用斷開熔絲的裝置來斷開熔絲，而將步S1和步S2清楚地分開。同時，當(dāng)用CMOS熔絲等援救RAM時，通過將援救信息存儲到一個非易失性存儲器等，并且然后根據(jù)存儲信息來控制CMOS的開關(guān)，能實現(xiàn)援救。因此，能同時實行步S1和步S2，能節(jié)省測試時間，不再需要用于斷開熔絲的裝置，能用相同裝置執(zhí)行步S1和S2，并且還能節(jié)省測試所需的成本。
由本發(fā)明人提出的本發(fā)明已經(jīng)根據(jù)其實施例作了具體描述，但是本發(fā)明不限于上述實施例，并且在不脫離本發(fā)明的范圍下允許各種改變或變更。例如，在以上實施例中，內(nèi)置RAM的IO位數(shù)設(shè)定為32位和16位，但是本發(fā)明也能適合IO位數(shù)選擇為8位、64位或不是用2的增冪表示的位的情況。而且，本發(fā)明能適合使用多個備用存儲器或使用雙重端口RAM的情況。另外，在上述實施例中，TAP電路和RAM及BIST電路一起安裝在同一芯片上。然而，本發(fā)明也能適合將TAP電路安裝在另外的芯片或不設(shè)置TAP的情況。
而且，在上述實施例中，作為用備用存儲器列替換包括失效的存儲器列的冗余電路，使用了滑動系統(tǒng)冗余電路，其中考慮到通過跳過包括失效的存儲器列來選擇存儲器列，在存儲器陣列與數(shù)據(jù)輸入/輸出端子之間設(shè)置一個選擇器，以與相鄰存儲器列的一條數(shù)據(jù)線選擇連接。然而，本發(fā)明也能適合使用這樣的冗余電路系統(tǒng)的情況，其中包括一個地址設(shè)定電路，以使用能用激光編程的熔絲來存儲失效地址。
在以上描述中，由本發(fā)明人提出的本發(fā)明適合于同時安裝RAM和邏輯電路例如CPU的系統(tǒng)LSI，作為本發(fā)明的背景技術(shù)，將其認(rèn)為是應(yīng)用領(lǐng)域。然而，本發(fā)明也能適合這樣一種LSI，它包括除RAM外的內(nèi)置讀/寫存儲器電路，例如內(nèi)置可重寫非易失性存儲器電路。
權(quán)利要求
1.一種半導(dǎo)體集成電路，包括具有邏輯功能的邏輯電路；讀/寫存儲器電路；測試電路，用于測試所述存儲器電路中是否包括失效位；邊界鎖存器電路，由多個能夠使所述邏輯電路與所述存儲器電路之間的信號鎖存的觸發(fā)器電路形成，并且所述邊界鎖存器電路形成一個移位寄存器；和失效援救信息產(chǎn)生電路，其中在執(zhí)行測試期間，在所述測試電路從所述邊界鎖存器電路收集測試結(jié)果的同時，所述失效援救信息產(chǎn)生電路根據(jù)所述測試結(jié)果產(chǎn)生失效援救信息，用于援救所述存儲器電路的失效。
2.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路，其中所述存儲器電路包括主存儲器組、備用存儲器組和失效援救電路，以用所述備用存儲器組替換包括失效的所述主存儲器組的一部分，以及其中通過將所述失效援救信息產(chǎn)生電路所產(chǎn)生的信息供給到所述失效援救電路，來替換包括失效的所述主存儲器組。
3.根據(jù)權(quán)利要求2的半導(dǎo)體集成電路，其中所述備用存儲器組由在所述存儲器電路之內(nèi)沿列方向分配的存儲器列形成。
4.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路，其中所述測試電路設(shè)置有測試圖形產(chǎn)生電路，以產(chǎn)生用于對所述存儲器電路進行測試的測試圖形，以及其中利用所述測試圖形產(chǎn)生電路所產(chǎn)生的所述測試圖形，將所述存儲器電路的所述測試結(jié)果存儲到所述邊界鎖存器電路中。
5.一種半導(dǎo)體集成電路，包括具有邏輯功能的邏輯電路；多個讀/寫存儲器電路，其中讀出位數(shù)不同；測試電路，用于測試所述存儲器電路中是否包括失效位；多個邊界鎖存器電路，由多個觸發(fā)器電路形成，能夠使所述邏輯電路與多個存儲器電路之間的信號鎖存，開且還形成一個移位寄存器；和多個失效援救信息產(chǎn)生電路，其中在執(zhí)行測試期間，在所述測試電路從所述邊界鎖存器電路收集測試結(jié)果的同時，多個所述失效援救信息產(chǎn)生電路根據(jù)所述測試結(jié)果產(chǎn)生失效援救信息，以援救相應(yīng)所述存儲器電路的失效。
6.根據(jù)權(quán)利要求5的半導(dǎo)體集成電路，其中多個所述存儲器電路的多個所述邊界鎖存器電路耦合為能夠形成一個移位掃描路徑。
7.根據(jù)權(quán)利要求5的半導(dǎo)體集成電路，其中多個所述存儲器電路分別包括主存儲器組、備用存儲器組和失效援救電路，以用所述備用存儲器組替換包括失效的所述主存儲器組的一部分，以及其中通過將所述失效援救信息產(chǎn)生電路所產(chǎn)生的信息供給到所述失效援救電路，來替換包括失效的所述主存儲器組。
8.根據(jù)權(quán)利要求7的半導(dǎo)體集成電路，其中所述備用存儲器組由在所述存儲器電路之內(nèi)沿列方向分配的存儲器列形成。
9.根據(jù)權(quán)利要求5的半導(dǎo)體集成電路，其中所述測試電路包括共用測試圖形產(chǎn)生電路，以產(chǎn)生用于對多個所述存儲器電路進行測試的測試圖形，以及其中利用所述測試圖形產(chǎn)生電路所產(chǎn)生的所述測試圖形，將所述存儲器電路的所述測試結(jié)果存儲到所述邊界鎖存器電路中。
10.根據(jù)權(quán)利要求8的半導(dǎo)體集成電路，其中所述失效援救電路設(shè)置有多個選擇器，用于選擇性地將所述存儲器電路之內(nèi)在存儲器陣列與數(shù)據(jù)輸入/輸出端子之間設(shè)置的相鄰存儲器列的數(shù)據(jù)線中的任何一條，與所述數(shù)據(jù)輸入/輸出端子之中的相應(yīng)數(shù)據(jù)輸入/輸出端子進行連接，并且多個所述選擇器控制為通過跳過包括失效的所述存儲器列來選擇所述數(shù)據(jù)線。
11.一種半導(dǎo)體集成電路，包括包括邏輯功能的邏輯電路；讀/寫存儲器電路；第一掃描路徑，用于向所述邏輯電路供給測試數(shù)據(jù)，并且提取測試結(jié)果；和第二掃描路徑，用于向所述存儲器電路供給測試數(shù)據(jù)，并且提取測試結(jié)果，其中在所述第一掃描路徑和所述第二掃描路徑的路線中，分別設(shè)置有多個觸發(fā)器電路，共同使用在所述第一掃描路徑上用于存儲所述邏輯電路的測試結(jié)果的觸發(fā)器電路和在所述第二掃描路徑上用于存儲所述存儲器電路的測試結(jié)果的觸發(fā)器電路。
12.根據(jù)權(quán)利要求11的半導(dǎo)體集成電路，其中在所述第一掃描路徑和所述第二掃描路徑的路線中，分別設(shè)置有用于切換信號路徑的選擇器電路，以及其中在與測試操作不同的通常操作期間，所述選擇器電路切換路徑，使得有效信號不經(jīng)過存儲所述測試結(jié)果的觸發(fā)器電路。
13.根據(jù)權(quán)利要求11的半導(dǎo)體集成電路，其中設(shè)置有失效援救信息產(chǎn)生電路，使得根據(jù)所述存儲器電路的測試結(jié)果，產(chǎn)生失效援救信息，以援救所述存儲器電路的失效。
14.根據(jù)權(quán)利要求13的半導(dǎo)體集成電路，其中執(zhí)行對所述存儲器電路的測試結(jié)果進行收集的操作以及根據(jù)所述測試結(jié)果來產(chǎn)生失效援救信息的所述失效援救信息產(chǎn)生電路的操作，使得對于某一周期重疊。
15.根據(jù)權(quán)利要求11的半導(dǎo)體集成電路，其中設(shè)置有測試圖形產(chǎn)生電路，用于產(chǎn)生測試圖形，以對所述存儲器電路進行測試。
16.根據(jù)權(quán)利要求13的半導(dǎo)體集成電路，包括多個存儲器電路；失效援救信息產(chǎn)生電路，分別與多個所述存儲器電路相應(yīng)設(shè)置；和援救電路，用于根據(jù)所述失效信息產(chǎn)生電路所產(chǎn)生的失效援救信息，來援救相應(yīng)存儲器電路之內(nèi)的失效，其中執(zhí)行與多個所述存儲器電路中每一個相應(yīng)的所述失效援救信息產(chǎn)生電路的失效援救信息產(chǎn)生操作，和所述援救電路中的失效援救操作，使得在多個所述存儲器電路中對于某一周期重疊。
17.根據(jù)權(quán)利要求16的半導(dǎo)體集成電路，其中設(shè)置共同測試圖形產(chǎn)生電路，以產(chǎn)生用于對多個所述存儲器電路進行測試的測試圖形。
18.根據(jù)權(quán)利要求11的半導(dǎo)體集成電路，其中設(shè)置邏輯測試電路，用于經(jīng)由所述第一掃描路徑，將用于測試所述邏輯電路的測試圖形供給所述邏輯電路，并且經(jīng)由所述第一掃描路徑，收集測試結(jié)果。
19.根據(jù)權(quán)利要求11的半導(dǎo)體集成電路，其中經(jīng)由所述第一掃描路徑，將從外部輸入的測試圖形供給所述邏輯電路，并且經(jīng)由所述第一掃描路徑，將測試結(jié)果輸出到外部。
20.一種用于制造半導(dǎo)體集成電路的方法，所述半導(dǎo)體集成電路包括具有邏輯功能的邏輯電路；讀/寫存儲器電路；第一掃描路徑，用于向所述邏輯電路供給測試數(shù)據(jù)，并且提取測試結(jié)果；和第二掃描路徑，用于向所述存儲器電路供給測試數(shù)據(jù)，并且提取測試結(jié)果，所述方法包括用于在晶片上形成多個半導(dǎo)體集成電路的第一步驟，其中在所述第一掃描路徑和所述第二掃描路徑的路線中，分別設(shè)置多個觸發(fā)器電路，并且共同使用所述第一掃描路徑上用于存儲所述邏輯電路的測試結(jié)果的觸發(fā)器電路和所述第二掃描路徑上用于存儲所述存儲器電路的測試結(jié)果的觸發(fā)器電路；用于在所述第一步驟之后，對所述半導(dǎo)體集成電路之內(nèi)的電路進行測試的測試步驟；用于在所述測試步驟之后，根據(jù)測試結(jié)果選擇所述晶片上的半導(dǎo)體集成電路芯片的第二步驟；以及用于在所述第二步驟之后，將所述選擇的半導(dǎo)體集成電路芯片組裝成組件的第三步驟。
21.根據(jù)權(quán)利要求20的用于制造半導(dǎo)體集成電路的方法，其中分別使用所述晶片上多個半導(dǎo)體集成電路的所述第一和所述第二掃描路徑，并行執(zhí)行測試，并且在所述測試步驟中從多個所述半導(dǎo)體集成電路并行收集各自測試結(jié)果。
22.一種用于制造半導(dǎo)體集成電路的方法，所述半導(dǎo)體集成電路包括具有邏輯功能的邏輯電路；讀/寫存儲器電路；第一掃描路徑，用于向所述邏輯電路供給測試數(shù)據(jù)，并且提取測試結(jié)果；和第二掃描路徑，用于向所述存儲器電路供給測試數(shù)據(jù)，并且提取測試結(jié)果，所述方法包括用于在晶片上形成多個半導(dǎo)體集成電路的第一步驟，其中在所述第一掃描路徑和所述第二掃描路徑的路線中，分別設(shè)置多個觸發(fā)器電路，并且共同使用所述第一掃描路徑上用于存儲所述邏輯電路的測試結(jié)果的觸發(fā)器電路，和所述第二掃描路徑上用于存儲所述存儲器電路的測試結(jié)果的觸發(fā)器電路；用于在所述第一步驟之后，對所述半導(dǎo)體集成電路之內(nèi)的電路進行測試的第一測試步驟；用于在所述第一測試步驟之后，根據(jù)測試結(jié)果在半導(dǎo)體集成電路芯片之內(nèi)對存儲器電路的失效進行援救的援救步驟；用于在所述援救步驟之后，對所述半導(dǎo)體集成電路之內(nèi)的電路進行測試的第二測試步驟；用于在所述第二測試步驟之后，根據(jù)測試結(jié)果選擇所述晶片上的半導(dǎo)體集成電路芯片的選擇步驟；用于在所述選擇步驟之后，組裝所述選擇的半導(dǎo)體集成電路芯片的組裝步驟；以及用于在所述組裝步驟之后，測試組裝產(chǎn)品的第三測試步驟。
23.根據(jù)權(quán)利要求22的用于制造半導(dǎo)體集成電路的方法，其中所述晶片上的多個所述半導(dǎo)體集成電路分別設(shè)置有一個圖形產(chǎn)生電路，其用于產(chǎn)生測試圖形，和一個測試電路，其包括用于把測試結(jié)果與預(yù)期值進行比較的比較電路，并且在所述第一測試步驟、第二測試步驟和第三測試步驟中，通過所述測試電路分別執(zhí)行測試操作。
24.一種用于制造半導(dǎo)體集成電路的方法，所述半導(dǎo)體集成電路包括多個存儲器電路；失效援救信息產(chǎn)生電路，分別與多個所述存儲器電路相應(yīng)設(shè)置；和援救電路，用于根據(jù)所述失效援救信息產(chǎn)生電路所產(chǎn)生的失效援救信息，來援救相應(yīng)存儲器電路中的失效，所述方法包括用于在晶片上形成多個半導(dǎo)體集成電路的第一步驟，其中執(zhí)行與多個所述存儲器電路分別相應(yīng)的所述失效援救信息產(chǎn)生電路中的失效援救信息產(chǎn)生操作和所述援救電路中的失效援救操作，使得在多個所述存儲器電路中對于某一周期分別重疊；用于在所述第一步驟之后，對所述半導(dǎo)體集成電路中的電路進行測試的測試步驟；用于在所述測試步驟之后，根據(jù)測試結(jié)果選擇所述晶片上的半導(dǎo)體集成電路芯片的選擇步驟；以及用于在所述選擇步驟之后，將所述選擇的半導(dǎo)體集成電路芯片組裝成組件的組裝步驟，其中執(zhí)行所述存儲器電路的測試操作和所述失效援救信息產(chǎn)生操作，使得在所述測試步驟在所述晶片上的多個所述半導(dǎo)體集成電路中對于某一周期分別重疊，并且執(zhí)行所述存儲器電路的測試操作和所述失效援救信息產(chǎn)生操作，使得在所述晶片上的多個所述半導(dǎo)體集成電路中對于某一周期也重疊。
25.根據(jù)權(quán)利要求24的用于制造半導(dǎo)體集成電路的方法，其中在所述測試步驟中通過使用測試器，對所述晶片上的多個所述半導(dǎo)體集成電路同時供給電源電壓，在所述晶片上的多個所述半導(dǎo)體集成電路中并行地執(zhí)行測試，并且使用所述測試器，從多個所述半導(dǎo)體集成電路并行地收集各自測試結(jié)果。
26.根據(jù)權(quán)利要求25的用于制造半導(dǎo)體集成電路的方法，其中所述測試器是一個邏輯測試器。
全文摘要
一種邏輯集成電路包括具有預(yù)定邏輯功能的邏輯電路；讀/寫存儲器電路；測試電路，用于測試存儲器電路中是否包括失效位；和邊界鎖存器電路，由多個觸發(fā)器電路形成，能夠使所述邏輯電路與所述存儲器電路之間的信號鎖存，并且還形成一個移位寄存器。而且，該邏輯集成電路還設(shè)置有失效援救信息產(chǎn)生電路，用于在利用測試電路執(zhí)行測試期間，將測試結(jié)果存儲到邊界鎖存器電路，并且根據(jù)所存儲的測試結(jié)果，產(chǎn)生失效援救信息，以救援所述存儲器電路的失效。安裝在邏輯集成電路上的測試電路能與內(nèi)置存儲器電路的測試并行地產(chǎn)生用于救援失效位的信息，并且還能向外部輸出同一信息并援救芯片之內(nèi)的RAM。
文檔編號G11C29/44GK1975934SQ200610002790
公開日2007年6月6日 申請日期2006年1月28日 優(yōu)先權(quán)日2005年11月30日
發(fā)明者芹澤充男, 山崎樞, 山本雅文, 加藤和雄 申請人:株式會社瑞薩科技