專利名稱：多端口半導(dǎo)體存儲裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲裝置，尤其是與有多端口的SRAM(靜態(tài)隨機存取存儲器)有關(guān)。
背景技術(shù)：
近年來，伴隨著便攜式終端機器的普及，高速處理如聲音和圖像的大量的數(shù)據(jù)的數(shù)字信號處理的重要性日高。作為搭載于這種便攜終端機器的半導(dǎo)體存儲裝置，可高速存取處理的SRAM占據(jù)了重要位置。
另一方面，各端口能獨立使用、可寫入讀出數(shù)據(jù)的多端口半導(dǎo)體存儲裝置受到關(guān)注。具有多端口的SRAM的需求增加。
在作為多端口之一種的雙端口的情況下，可從二端口同時寫入及讀出數(shù)據(jù)。
但是，此種雙端口SRAM，例如，有可能會同時對同一行進行數(shù)據(jù)寫入。特別是在此種情況下，有對存儲單元添加高負荷的可能，作為例外此種命令輸入一般被禁止。
關(guān)于這一點，在特開平7-141859號公報中已經(jīng)公開了對同一行同時存取的簡易的檢測方式。
然而，在有對同一行同時進行存取的情況下，盡管禁止同時對同一行進行數(shù)據(jù)寫入，但在進行數(shù)據(jù)的同時讀出的情況下可沒有任何障礙地進行數(shù)據(jù)讀出。
另一方面，一般在設(shè)計SRAM存儲器時，作為為了防止數(shù)據(jù)的讀出破壞的容限指標(biāo)的靜態(tài)噪聲容限(Static noise margin，以下稱SNM)已被知悉。
有上述雙端口的SRAM存儲單元，對同一行設(shè)有2根字線，由于存在2字線同時上升和僅一根字線上升的兩種情況，需要考慮此兩方面并考慮SNM后設(shè)計SRAM存儲單元的容限。
基于這一點，比較僅一根字線上升的情況，2字線同時上升的情況下，SNM有趨小的傾向。
因此，有雙端口的SRAM存儲單元的情況下，作為改善SNM的對策，和與同一行的字線電氣耦合的存取晶體管相比，采用通過增大構(gòu)成反相器的N溝道MOS晶體管的驅(qū)動管的尺寸以確保SNM的設(shè)計。
因此，與單端口的SRAM存儲單元相比，雙端口SRAM存儲單元不僅需增加2個晶體管，還需要增大驅(qū)動管的尺寸，存在全體上單元面積增大的問題。
此外，由于驅(qū)動管的尺寸增大，還產(chǎn)生了靜態(tài)時的漏電流增加的問題。

發(fā)明內(nèi)容
本發(fā)明為解決上述問題的提案，其目的為提供一種在充分確保靜態(tài)噪聲容限(SNM)的同時存儲單元尺寸亦可縮小的多端口半導(dǎo)體存儲裝置。
本發(fā)明設(shè)計的半導(dǎo)體存儲裝置，具備存儲陣列，具有矩陣狀配置的多個存儲單元；第1及第2端口，進行相互獨立的輸入輸出信號的發(fā)送接收；及選擇電路，按照第1及第2端口各自輸入的地址對存儲陣列可以進行同時存取。存儲陣列包含多個第1及第2字線，分別對應(yīng)于存儲單元行設(shè)置；多個第1及第2位線，分別對應(yīng)于存儲單元列設(shè)置。各存儲單元包含觸發(fā)器電路，根據(jù)存儲數(shù)據(jù)，把第1及第2存儲節(jié)點分別設(shè)定為第1及第2電位電平的一方及另一方；第1柵極晶體管，將對應(yīng)的第1字線與柵極電氣耦合，將對應(yīng)的第1位線與觸發(fā)器電路之間電氣耦合；及第2柵極晶體管，將對應(yīng)的第2字線與柵極電氣耦合，將對應(yīng)的第2位線與觸發(fā)器電路之間電氣耦合。選擇電路包含第1及第2行解碼器，分別對應(yīng)于第1及第2端口設(shè)置，依照輸入地址分別輸出行選擇指示；多個字驅(qū)動器，分別對應(yīng)于存儲單元行設(shè)置，各自根據(jù)自第1及第2的行解碼器的行選擇結(jié)果驅(qū)動第1及第2字線。各字驅(qū)動器在接收到來自第1及第2行解碼器的一方的行選擇指示輸入時，將對應(yīng)一方的字線電壓電平設(shè)定為第1電壓電平，在接收到來自第1及第2行解碼器兩方的行選擇指示輸入時，分別將第1及第2字線的電壓電平設(shè)定為較第1電壓電平低的第2電壓電平。
本發(fā)明涉及的半導(dǎo)體存儲裝置在接收到來自第1及第2行解碼器兩方的行選擇指示的輸入時，分別將第1及第2字線的電壓電平設(shè)定為較第1電壓電平低的第2電壓電平。因此，即使在2個存取晶體管導(dǎo)通時亦可抑制驅(qū)動電流量，由于可以防止驅(qū)動電流比變小從而能夠抑制SNM的惡化。
本發(fā)明的另一半導(dǎo)體存儲裝置具備存儲陣列，具有矩陣狀配置的多個存儲單元；第1及第2端口，進行相互獨立的輸入輸出信號的發(fā)送接收；及選擇電路，按照上述第1及第2端口各自輸入的地址對上述存儲陣列可以進行同時存取。上述存儲陣列包含多個第1及第2字線，分別對應(yīng)于存儲單元行設(shè)置；及多個第1及第2位線，分別對應(yīng)于存儲單元列設(shè)置。各上述存儲單元包含觸發(fā)器電路，根據(jù)存儲數(shù)據(jù)，把第1及第2存儲節(jié)點分別設(shè)定為第1及第2電位電平的一方及另一方；第1柵極晶體管，將對應(yīng)的第1字線與柵極電氣耦合，將對應(yīng)的第1位線與上述觸發(fā)器電路之間電氣耦合；及第2柵極晶體管，將對應(yīng)的第2字線與柵極電氣耦合，將對應(yīng)的第2位線與上述觸發(fā)器電路之間電氣耦合。還具有分別對應(yīng)于存儲單元行設(shè)置，各自對包含于對應(yīng)的存儲單元行內(nèi)的各存儲單元的上述觸發(fā)器電路提供工作電壓的電源線。上述選擇電路包含第1及第2行解碼器，分別對應(yīng)于上述第1及第2端口設(shè)置，按照輸入地址分別輸出行選擇指示；多個字驅(qū)動器，分別對應(yīng)于存儲單元行設(shè)置，各自根據(jù)自上述第1及第2行解碼器的行選擇結(jié)果驅(qū)動對應(yīng)的第1及第2字線，同時驅(qū)動對應(yīng)的電源線。各上述字驅(qū)動器，在接收到來自上述第1及第2行解碼器的一方的行選擇指示輸入時，將對應(yīng)電源線的電壓電平設(shè)定為第1電壓電平，在接收到來自上述第1及第2行解碼器兩方的行選擇指示輸入時，分別將上述對應(yīng)電源線的電壓電平設(shè)定為較上述第1電壓電平高的第2電壓電平。
此外，接收到來自第1及第2行解碼器兩方的行選擇指示的輸入時，將對應(yīng)的電源線的電壓電平設(shè)定為較第1電壓電平高的第2電壓電平。據(jù)此通過提高觸發(fā)器電路的工作電壓，即使在2個存取晶體管導(dǎo)通的情況下亦可使SNM持有余量，從而能夠抑制SNM的惡化。
本發(fā)明涉及的別的半導(dǎo)體存儲裝置具備存儲陣列，具有矩陣狀配置的多個存儲單元；第1及第2端口，進行相互獨立的輸入輸出信號的發(fā)送接收；及選擇電路，按照上述第1及第2端口各自輸入的地址對上述存儲陣列可以進行同時存取。上述存儲陣列包含多個第1及第2字線，分別對應(yīng)于存儲單元行設(shè)置；及多個第1及第2位線，分別對應(yīng)于存儲單元列設(shè)置。各上述存儲單元包含觸發(fā)器電路，根據(jù)存儲數(shù)據(jù)，把第1及第2存儲節(jié)點分別設(shè)定為第1及第2電位電平的一方及另一方；第1柵極晶體管，將對應(yīng)的第1字線與柵極電氣耦合，將對應(yīng)的第1位線與上述觸發(fā)器電路之間電氣耦合；及第2柵極晶體管，將對應(yīng)的第2字線與柵極電氣耦合，將對應(yīng)的第2位線與上述觸發(fā)器電路之間電氣耦合。上述選擇電路包含第1及第2行解碼器，分別對應(yīng)于上述第1及第2端口設(shè)置，按照輸入地址分別輸出行選擇指示；多個字驅(qū)動器，分別對應(yīng)于存儲單元行設(shè)置，各自根據(jù)自上述第1及第2行解碼器的行選擇結(jié)果驅(qū)動對應(yīng)的第1及第2字線。各上述字驅(qū)動器，在接收到來自上述第1及第2行解碼器的一方的行選擇指示輸入時，驅(qū)動對應(yīng)于一方的字線，在接收到來自上述第1及第2行解碼器兩方的行選擇指示輸入時，驅(qū)動任一方的字線。
此外，接收來自第1及第2行解碼器兩方的行選擇指示輸入時，驅(qū)動任意一方的字線。據(jù)此，2個存取晶體管不同時導(dǎo)通，驅(qū)動電流量得到抑制，可防止驅(qū)動電流比變小，從而能夠抑制S N M的惡化。
本發(fā)明的上述及其它的目的，特征，方面以及優(yōu)點可以與附圖相關(guān)聯(lián)理解，通過與該發(fā)明有關(guān)的以下的詳細說明變得清晰。


圖1為根據(jù)本發(fā)明的實施例1的半導(dǎo)體存儲裝置的概略框圖。
圖2為根據(jù)本發(fā)明的實施例1的存儲單元結(jié)構(gòu)的說明圖。
圖3為根據(jù)本發(fā)明的實施例1的字驅(qū)動的電路結(jié)構(gòu)圖。
圖4為同一行存取與異行存取的情況下的字線的電壓電平說明圖。
圖5為根據(jù)根據(jù)本發(fā)明的實施例1的存儲單元的靜態(tài)噪聲容限的說明圖。
圖6為端口同時對同一行進行存取時SNM惡化的說明圖。
圖7為根據(jù)本發(fā)明的實施例2的半導(dǎo)體存儲裝置的概略框圖。
圖8為根據(jù)本發(fā)明的實施例2的存儲單元的電路結(jié)構(gòu)圖。
圖9為根據(jù)本發(fā)明的實施例2的字驅(qū)動的電路結(jié)構(gòu)圖。
圖10為根據(jù)本發(fā)明的實施例2的同一行存取及異行存取時的電源線與字線關(guān)系的說明圖。
圖11為根據(jù)本發(fā)明的實施例2的靜態(tài)噪聲容限的說明圖。
圖12為根據(jù)本發(fā)明的實施例3的半導(dǎo)體存儲裝置的概略框圖。
圖13為根據(jù)本發(fā)明的實施例3的字驅(qū)動的電路結(jié)構(gòu)圖。
圖14為根據(jù)本發(fā)明的實施例3的行地址比較電路的電路結(jié)構(gòu)圖。
圖15為根據(jù)本發(fā)明的實施例3的均衡電路的電路結(jié)構(gòu)圖。
圖16A-C為根據(jù)本發(fā)明的實施例3的異行存取時的字線和位線對的波形動作圖。
圖17A-C為根據(jù)本發(fā)明的實施例3的同一行存取時的字線和位線對的波形動作圖。
圖18為根據(jù)本發(fā)明的實施例4的半導(dǎo)體存儲裝置的概略框圖。
圖19為根據(jù)本發(fā)明的實施例4的選擇電路的電路結(jié)構(gòu)圖。
圖20為與時鐘信號同步進行同一行存取和異行存取時的時序圖。
圖21為與時鐘信號同步進行同一行存取和異行存取時的另一時序圖。
具體實施例方式
以下對該發(fā)明的實施方式參考附圖進行說明。此外，對圖中的同一或者相當(dāng)部分附加同一符號，其說明不再重復(fù)。
實施例1參考圖1，根據(jù)本發(fā)明的實施例1的半導(dǎo)體存儲裝置1具有端口PA用的控制電路5a，端口PB用的控制電路5b，端口PA用的讀出放大器/寫入驅(qū)動器15a，端口PB用的讀出放大器/寫入驅(qū)動器15b，端口PA用的行解碼器10a，端口PB用的行解碼器10b，存儲陣列20，字驅(qū)動器WD0～WDn-1。
控制電路5a基于從端口PA輸入的地址信號ADA的輸入，輸出行解碼器10a緩沖處理后的內(nèi)部行地址信號IADA。而且，控制電路5a對其它的周邊電路進行必要的指示或者控制以便基于從端口PA輸入的命令信號CMDA進行預(yù)定工作。例如在讀出數(shù)據(jù)時，控制讀出放大器/寫入驅(qū)動器15a，指示把通過位線讀出的存儲數(shù)據(jù)作為讀出數(shù)據(jù)DOA向外部輸出，在數(shù)據(jù)寫入時，指示把從外部輸入的寫入數(shù)據(jù)DIA通過位線向按照選擇的地址的存儲單元寫入。
控制電路5b與控制電路5a同樣，基于端口PB輸入的地址信號ADB的輸入，輸出在行解碼器中緩沖處理的內(nèi)部行地址信號IADB。而且，控制電路5b，對其它周邊電路進行必要的指示或控制，以便基于端口PB輸入的命令信號CMDB進行預(yù)定的工作。例如在讀出數(shù)據(jù)時，控制讀出放大器/寫入驅(qū)動器15b，指示把通過位線讀出的存儲數(shù)據(jù)作為讀出數(shù)據(jù)DOB向外部輸出，在數(shù)據(jù)寫入時，指示把外部輸入的寫入數(shù)據(jù)DIB通過位線向按照選擇的地址的存儲單元寫入。此外，雖圖中未示出，控制電路5a、5b與時鐘信號同步，基于地址信號及命令信號的輸入進行一連串的處理。而且，輸入至控制電路5a的命令CMDA輸入至控制電路5b，當(dāng)兩方的控制電路5a、5b共同選擇寫入命令時，作為例外控制使控制電路5b的寫入命令不進行。其它的情況下，動作上寫入命令和讀出命令可利用兩端口進行，但在本例中，為了簡便令輸入至控制電路5a、5b的命令CMD同為讀出命令，以下進行說明。
行解碼器10a基于由控制電路5a緩沖處理后的內(nèi)部行地址信號IADA的輸入向字驅(qū)動器WD0～WDn-1(以下總稱字驅(qū)動器WD)輸出作為行選擇結(jié)果的解碼信號。同樣地，行解碼器10b基于由控制電路5b緩沖處理后的內(nèi)部行地址信號IADB的輸入向字驅(qū)動器WD0～WDn-1輸出作為行選擇結(jié)果的解碼信號。行解碼器10a由多個邏輯電路AD構(gòu)成，在本例中，基于輸入的內(nèi)部行地址信號組合之一對對應(yīng)的字驅(qū)動器WD輸出H電平的解碼信號。
存儲陣列20具有矩陣狀集成配置的多個存儲單元MC。
存儲陣列20具有分別對應(yīng)存儲單元行設(shè)置的端口PA及PB用的多根字線WLA、WLB。
本例中，配置有n行存儲單元，作為一例分別對應(yīng)第1行及第n行的存儲單元行示出字線WLA0、WLB0及WLAn-1及WLBn-1。
此外，分別對應(yīng)存儲單元列設(shè)置端口PA及PB用的位線對BLAP及BLBP。
本例中，配置有m個存儲單元列，作為一例示分別對應(yīng)第1列及第m列的存儲單元列示出位線對BLAP0、BLBP0及BLAPm-1、BLBPm-1。
各位線對具有互補的2根位線，位線對BLAP0包含位線BLA0、/BLA0(以下總稱為位線BLA、/BLA)。同樣位線對BLBP0包含位線BLB0、/BLB0。(以下總稱為位線BLB、/BLB)。
字驅(qū)動器WD分別對應(yīng)存儲單元行設(shè)置，基于來自行解碼器10a、10b的輸出解碼信號選擇性地激活對應(yīng)的字線WLA或WLB。
當(dāng)讀出放大器/寫入驅(qū)動器15a、15b應(yīng)答來自控制電路5a、5b的指示讀出數(shù)據(jù)時，將傳送至位線對BLPA或BLPB的數(shù)據(jù)放大作為讀出數(shù)據(jù)DOA、DOB輸出。此外，在寫入數(shù)據(jù)時，向位線對BLPA或BLPB傳送對應(yīng)寫入數(shù)據(jù)DIA、DIB的電壓電平。
參考圖2，根據(jù)本發(fā)明的實施例1的存儲單元MC，包含晶體管PT1，PT2，NT1～NT6。而且，晶體管PT1、PT2，作為一例，使之為P溝道MOS晶體管。另外，晶體管NT1～NT6，作為一例，使之為N溝道MOS晶體管。在此，晶體管NT3～NT6為位線和存儲節(jié)點間設(shè)置的存取晶體管。此外，晶體管NT1、NT2、PT1、PT2為在存儲單元MC內(nèi)構(gòu)成反相器的晶體管。
晶體管PT1配置于電源電壓VDD與存儲節(jié)點Nd0之間，其柵極電氣耦合存儲節(jié)點Nd1。晶體管NT1配置于存儲節(jié)點Nd0與接地電壓GND之間，其柵極與存儲節(jié)點Nd1電氣耦合。晶體管PT2配置于電源電壓VDD和存儲節(jié)點Nd1之間，其柵極于存儲節(jié)點Nd0電氣耦合。晶體管NT2配置于存儲節(jié)點Nd1與接地電壓GND之間，其柵極與存儲節(jié)點Nd0電氣耦合。這些晶體管PT1、PT2及NT1、NT2為，為了保持存儲節(jié)點Nd0和Nd1的信號電平，形成2個CMOS反相器并通過交叉耦合形成CMOS型觸發(fā)器電路。
存取晶體管NT3配置于存儲節(jié)點Nd0與位線BLA之間，其柵極與字線WLA電氣耦合。存取晶體管NT4配置于存儲節(jié)點Nd1與位線/BLA之間，其柵極與字線WLA電器耦合。存取晶體管NT5配置于存儲節(jié)點Nd0與位線BLB之間，其柵極與字線WLB電器耦合。存取晶體管NT6配置于存儲節(jié)點Nd1與位線/BLB之間，其柵極與WLB電器耦合。
通過對字線WLA或字線WLB的激活(H電平)作出應(yīng)答的存取晶體管NT3及存取晶體管NT4的導(dǎo)通或者存取晶體管NT5及存取晶體管NT6的導(dǎo)通，存儲節(jié)點Nd0及Nd1和位線BLA及/BLA或者位線BLB及/BLB分別進行電氣耦合，從而進行對存儲節(jié)點Nd0及存儲節(jié)點Nd1的數(shù)據(jù)寫入及讀出。
例如字線WLA非激活(L電平)，存取晶體管NT3及NT4截止的時候，根據(jù)存取節(jié)點Nd0及Nd1保持的數(shù)據(jù)電平，備CMOS反相器中的N型及P型MOS晶體管的一方導(dǎo)通。據(jù)此，根據(jù)存儲單元中保持的數(shù)據(jù)電平，存儲節(jié)點Nd0及Nd1分別與數(shù)據(jù)的H電平對應(yīng)的電源電壓VCC及數(shù)據(jù)的L電平對應(yīng)的接地電壓GND中的一方及另一方耦合。由此，不需周期性地打開字線WLA進行刷新動作，待機狀態(tài)時能夠保持存儲單元內(nèi)的數(shù)據(jù)。字線WLB與WLA同樣，因此不再重復(fù)詳細說明。
參考圖3，根據(jù)本發(fā)明的實施例1的字驅(qū)動器WD包含晶體管NTA1，PTA1～PTA4，晶體管NTB1，PTB1～PTB4，反相器IV0～IV2，NAND電路ND0。而且，晶體管NTA1、NTB1為N溝道MOS晶體管。另外晶體管PTA1～PTA4，PTB1～PTB4為P溝道晶體管。
晶體管PTA3、PTA4配置于電源電壓VDD與字線WLA之間，晶體管PTA3的柵極連接二極管與晶體管PTA4的源極側(cè)電氣耦合。晶體管PTA4的柵極與節(jié)點NA電氣耦合。晶體管PTA2、PTA1及晶體管NTA1與電源電壓VDD和接地電壓GND之間串聯(lián)，晶體管PTA2的柵極與節(jié)點NB電氣耦合。此外，晶體管PTA1與晶體管NTA1之間的連接節(jié)點與字線WLA耦合。此外，晶體管PTA1、NTA1的柵極，分別接收通過反相器INV0的解碼信號WSA的反轉(zhuǎn)信號輸入。而且晶體管PTA1～PTA4、NTA1及反相器IV0構(gòu)成驅(qū)動字線WLA的字驅(qū)動單元WDUA。
晶體管PTB3、PTB4配置于電源電壓VDD與字線WLB之間，晶體管PTB3的柵極連接二極管與晶體管PTB4的源極側(cè)電氣耦合。晶體管PTB4的柵極與節(jié)點NA電氣耦合。晶體管PTB2、PTB1及晶體管NTB1于電源電壓VDD和接地電壓GND之間串聯(lián)，晶體管PTB2的柵極與節(jié)點NB電氣耦合。此外，晶體管PTB1與晶體管NTB1之間的連接節(jié)點與字線WLB電氣耦合。此外，晶體管PTB1與NTB1的柵極，分別接收通過反相器IV1的解碼信號WSB的反轉(zhuǎn)信號輸入。而且晶體管PTB1～PTB4、NTB1及反相器IV1構(gòu)成驅(qū)動字線WLB的字驅(qū)動單元WDUB。
此外，NAND電路ND0接收解碼信號WSA和解碼信號WSB的輸入向節(jié)點NA傳送NAND邏輯計算的結(jié)果。反相器IV2接收NAND電路ND0的輸出信號向節(jié)點NB傳送其反轉(zhuǎn)信號。而且，NAND電路ND0及反相器IV2構(gòu)成用于檢測是否選擇了同一行地址的檢測電路DTC。
以下對根據(jù)本發(fā)明的實施例1的字驅(qū)動WD的動作進行說明。
解碼信號WSA、WSB，在通常的非激活狀態(tài)時設(shè)定為L電平，激活狀態(tài)時，設(shè)定為H電平。
例如，考慮基于端口PA的地址信號選擇性激活A(yù)DA解碼信號WSA的情況。此時端口PB的解碼信號WSB為非激活狀態(tài)。即，對端口PA與端口PB選擇相互不同的行地址的情況(以下簡稱為異行存取)進行說明。具體來說，解碼信號WSA、WSB分別為H電平及L電平。
這種情況下，在檢測電路DTC中，由于不是解碼信號WSA、WSB同為H電平即選擇同一行地址的情況，所以作為NAND電路ND0的NAND輸出結(jié)果的輸出信號被設(shè)定為H電平。于是，其反轉(zhuǎn)信號被設(shè)定為L電平。即，節(jié)點NA、NB的電壓電平為H電平及L電平。
由此，字驅(qū)動單元WDUA中晶體管PTA2及PTA1導(dǎo)通，晶體管NTA1截止。與此相伴，字線WLA從初始狀態(tài)L電平變化為H電平，字線WLA激活。而且，解碼信號WSA為L電平時，由于晶體管NTA導(dǎo)通字線WLA設(shè)定為L電平。
此外，此時，節(jié)點NA為H電平，所以晶體管PT4截止。
而且，如解碼信號WSA變成L電平，由于晶體管PTA2、PTA1截止，字線WLA變成初始狀態(tài)的非激活狀態(tài)(L電平)。
同樣，如端口PB用的行選擇信號WSB變成H電平，與在上述的字驅(qū)動單元WDUA中說明的一樣在字驅(qū)動單元WDUB中字線WLB激活為H電平。
即，在如上述說明的端口PA及端口PB中選擇相互不同的行地址時，字線WLA、WLB的一方的電壓電平被驅(qū)動為H電平。
接下來，考慮端口PA、PB同時選擇同一行的行地址的情況(以下簡稱為同一行存取)。此時，解碼信號WSA、WSB同為H電平。與此相伴，NAND電路ND0的輸出信號設(shè)定為L電平。而且，其反轉(zhuǎn)信號設(shè)定為H電平。即，節(jié)點NA、NB的電平為L電平及H電平。
因此，晶體管PTA2、PTB2截止。另一方面，晶體管PTA4、PTB4導(dǎo)通。因而，字線WLA并不是通過晶體管PTA1和PTA2以電源電壓VDD的電壓電平驅(qū)動，而是通過晶體管PTA3、PTA4以因自電源電壓VDD連接二極管而降低了晶體管PTA3的閾值電壓Vtp的電源電壓VDD-Vtp來驅(qū)動。同樣對于字線WLB也與WLA相同，并不是通過晶體管PTB1和PTB2以電源電壓VDD的電壓電平驅(qū)動，而是通過晶體管PTB3、PTB4以因自電源電壓VDD連接二極管而降低了晶體管PTB3的閾值電壓Vtp的電源電壓VDD-Vtp來驅(qū)動。
如作為一例，令電源電壓VDD1.2V，晶體管PTA3、PTB3的閾值電壓Vtp為0.4V，則在端口PA、PB選擇同一行地址時，字線WLA、WLB以1.2-0.4＝0.8V驅(qū)動。
圖4用以說明同一行存取與異行存取時的字線電壓電平。
如圖4所示，同一行存取時字線WLA及字線WLB的電壓電平設(shè)定為電源電壓VDD-Vtp。另一方面異行存取時，字線WLA或WLB的電壓電平設(shè)定為電源電壓VDD。
用圖5說明根據(jù)本實施例1的存儲單元的靜態(tài)噪聲容限。
如圖5所示，本例中的同一行存取時，字線WLA及WLB的電壓電平從電源電壓VDD下降為電源電壓VDD-Vtp，由此可以防止SNM的惡化。
其理由為，當(dāng)僅一方端口存取時，例如考慮設(shè)定字線WLA為電源電壓VDD、設(shè)定字線WLB的電壓電平為接地電壓GND(0V)的情況，晶體管NT1的驅(qū)動電流與晶體管NT3、NT5合起來的驅(qū)動電流之比為1?；蛘哒f，晶體管NT2的驅(qū)動電流與晶體管NT4、NT6合起來的驅(qū)動電流之比為1。
另一方面，端口PA、PB同時存取同一行時字線WLA、WLB的電壓電平為電源電壓VDD時，晶體管NT1的驅(qū)動電流與晶體管NT3、NT5合起來的驅(qū)動電流之比小于1?；蛘哒f，晶體管NT2的驅(qū)動電流與晶體管NT4、NT6合起來的驅(qū)動電流之比小于1。
因此，端口PA、PB同時進行同一行存取時字線WLA、WLB的電壓電平為電源電壓VDD的情況，與圖6所示的異行存取的情況相比SNM惡化。
本實施例中，端口PA、PB同時存取同一行時，由于字線WLA、WLB的電壓電平為電源電壓VDD-Vtp，抑制存取晶體管的驅(qū)動電流，從而可以防止晶體管的驅(qū)動電流比變小。其結(jié)果，能夠防止SNM的惡化。
如本實施例1的結(jié)構(gòu)，由于通過動態(tài)控制字線的電壓電平可以抑制靜態(tài)噪聲容限的降低，沒有必要增大晶體管的尺寸，與現(xiàn)有的相比存儲單元的面積可以減小。具體來說，現(xiàn)有的結(jié)構(gòu)中，關(guān)于晶體管的尺寸即柵極寬度W/柵極長度L，如比較尺寸比，按W(PT1)/L(PT1)∶W(NT3)/L(NT3)∶W(NT1)/L(NT1)＝1∶1∶3設(shè)計(括弧內(nèi)表示晶體管的符號)。因此，N溝道MOS晶體管的驅(qū)動晶體管需要設(shè)計得非常大，但在本申請的結(jié)構(gòu)中，尺寸比可按W(PT1)/L(PT1)∶W(NT3)/L(NT3)∶W(NT1)/L(NT1)＝1∶1∶1設(shè)計，與現(xiàn)有相比存儲單元的面積可顯著性地減小。而且，對于其它的對應(yīng)晶體管的尺寸也是同樣。即W(PT1)/L(PT1)＝W(PT2)/L(PT2)，W(NT3)/L(NT3)＝W(NT5)/L(NT5)＝W(NT4)/L(NT4)＝W(NT6)/L(NT6)，W(NT1)/L(NT1)＝W(NT2)/L(NT2)。
而且隨著晶體管尺寸的減小，待機時的漏電流也可以降低。
實施例2參考圖7，根據(jù)本發(fā)明的實施例2的半導(dǎo)體存儲裝置1a，在將字驅(qū)動器WD置換為字驅(qū)動器WDa這一點不同。還有在分別對應(yīng)存儲單元行設(shè)置的電源線VM0～VMn-1這一點不同。其他點與實施例1的圖1的半導(dǎo)體存儲裝置1中說明的內(nèi)容同樣，所以不再重復(fù)詳細說明。
根據(jù)本發(fā)明的實施例2的存儲單元MCa其結(jié)構(gòu)為從電源線VM對存儲單元的觸發(fā)器電路FFa供給動作電壓。
參考圖9根據(jù)本發(fā)明的實施例2的字驅(qū)動器WDa包含晶體管PTA1、NTA1，晶體管PTB1、NTB1，晶體管Tp1、Tp2，反相器IV0、IV1、IV3，NAND電路ND0。而且晶體管Tp1及Tp2為P溝道MOS晶體管。
晶體管PTA1、NTA1串聯(lián)于電源電壓VDD與接地電壓GND之間，其連接節(jié)點與字線WLA電氣耦合。此外，各自的柵極接收通過反相器IV0的解碼信號WSA的反轉(zhuǎn)信號的輸入。反相器INV0與晶體管PTA1、NTA1構(gòu)成驅(qū)動字線WLA的字驅(qū)動單元WDUA#。
同樣地，晶體管PTB1、NTB1串聯(lián)于電源電壓VDD與接地電壓GND之間，其連接節(jié)點與字線WLB電氣耦合。此外，各自的柵極接收通過反相器IV1的解碼信號WSB的反轉(zhuǎn)信號的輸入。反相器IV1與晶體管PTB1、NTB1構(gòu)成驅(qū)動字線WLB的字驅(qū)動單元WDUB#。
NAND電路ND0接收解碼信號WSA與WSB的輸入輸出其NAND邏輯計算的結(jié)果。晶體管Tp1配置于比電源電壓VDD高的電源電壓VDDM與電源線VM之間，其柵極接收NAND電路ND0的輸出信號的輸入。晶體管Tp2配置于電源電壓VDD與電源線VM之間，其柵極接收通過反相器IV3的NAND電路ND0的反轉(zhuǎn)信號輸入。NAND電路ND0與反相器IV3、晶體管Tp1、Tp2構(gòu)成切換電源線VM的電壓電平的電壓切換電路。
對根據(jù)本發(fā)明的實施例2的字驅(qū)動器WDa的動作進行說明。例如、選擇相互不同的行地址時，作為一例當(dāng)解碼信號WSA為H電平、解碼信號WSB為L電平時，字驅(qū)動單元WDUA#以電源電壓VDD驅(qū)動字線WLA。同樣地，解碼信號WSA為L電平、解碼信號WSB為H電平時，字驅(qū)動單元WDUB#以電源電壓VDD驅(qū)動字線WLB。通過反相器IV0的其反轉(zhuǎn)信號輸入至晶體管PTA1的柵極、字線WLA與電源電壓VDD電氣耦合設(shè)定為H電平。這些情況下，電壓調(diào)整電路VAD中NAND電路ND0的輸出信號為H電平。因此，晶體管Tp1截止，晶體管Tp2導(dǎo)通。從而向電源線VM供給電源電壓VDD。
另一方面，在同一行存取時解碼信號WSA、WSB同設(shè)定為H電平，以電源電壓VDD驅(qū)動字線WLA及WLB。此外，NAND電路ND0的輸出信號設(shè)定為L電平。與此相伴，晶體管Tp1導(dǎo)通、晶體管Tp2截止。從而向電源線VM供給較電源電壓VDD高的電源電壓VDDM。
用圖10對根據(jù)本發(fā)明的實施例2的同一行存取及異行存取中電源線VM與字線WLA、WLB的關(guān)系進行說明。
如圖10所示，同一行存取時電源線VM的電壓電平從電源電壓VDD上升至高于其的電源電壓VDDM。據(jù)此，由于觸發(fā)器FFa的動作電壓，當(dāng)異行存取時設(shè)定為電源電壓VDD而同一行存取時設(shè)定為電源電壓VDDM，由此如圖11的根據(jù)本發(fā)明的實施例2的靜態(tài)噪聲容限的說明圖所示異行存取時與同一行存取時的SNM可保持約同樣大小。
如此，當(dāng)選擇同一行的行地址時，由于使存儲單元的觸發(fā)器電路的動作電壓上升，與實施例1的情況同樣地，可以防止同一行存取時的SNM的惡化。
實施例3參考圖12，根據(jù)本發(fā)明的實施例3的半導(dǎo)體存儲裝置1b，與圖1說明的半導(dǎo)體存儲裝置1比較，差異點為還具有端口PA用的行地址比較電路25a、及端口PB用的行地址比較電路25b、及用于短路位線對BLAP與BLBP的均衡電路30。另外，差異點為字驅(qū)動器WD置換為字驅(qū)動器WDb。其他點與實施例1的圖1的半導(dǎo)體存儲裝置1中說明的內(nèi)容同樣，故不再重復(fù)詳細說明。
參考圖13，根據(jù)本發(fā)明的實施例3的字驅(qū)動器WDb包含反相器IV0、IV4、IV5及NAND電路ND1。反相器IV0、IV4構(gòu)成驅(qū)動字線WLA的字驅(qū)動單元WDUA#。此外，NAND電路ND1、及反相器IV5構(gòu)成驅(qū)動字線WLB的字驅(qū)動單元WDUBa。
字驅(qū)動單元WDUA#中反相器IV0、IV4串聯(lián)，接收解碼信號WSA的輸入以對應(yīng)輸入的電壓電平驅(qū)動字線WLA。另一方面，字驅(qū)動單元WDUBa中，字線WLB根據(jù)通過反相器IV5的NAND電路ND1的反轉(zhuǎn)信號的輸出信號進行驅(qū)動。
具體來說NAND電路ND1，接收通過反相器IV0的解碼信號WSA的反轉(zhuǎn)信號及解碼信號WSB的輸入，把其NAND邏輯計算結(jié)果輸出至反相器IV5。
因此，在進行同一行存取即解碼信號WSA、WSB同為H電平時為使NAND電路ND1的輸出信號為H電平字線WLB為非激活狀態(tài)。因而，此時僅字線WLA為激活狀態(tài)。即，根據(jù)本實施例3的字驅(qū)動器WDb在選擇同一行的時候僅選擇端口PA的字線WLA。
如圖14所示，根據(jù)本發(fā)明的實施例3的行地址比較電路25a，初級由異或電路NR(本例中作為一例的EXNOR電路)構(gòu)成，次級以后，由多級的AND電路An構(gòu)成。具體地，在異或電路NR輸入內(nèi)部行地址信號IADA、IADB的各位進行比較。而且異或電路NR中，輸入同一內(nèi)部行地址信號IADA、IADB時，H電平的信號傳送至次級以后的AND電路的輸入節(jié)點。若全為同一位值，作為最終級的AND電路的輸出信號的控制信號COM設(shè)定為H電平。而且，行地址比較器25b也進行同樣的動作。
參考圖15，根據(jù)本發(fā)明的實施例3的均衡電路30包含傳輸門TGa、TGb及反相器50。
傳輸門TGa配置于位線BLA與BLB之間，其柵極接收控制信號COM及其通過反相器50的反轉(zhuǎn)信號的輸入。傳輸門TGb配置于位線/BLB與/BLA之間，其柵極接收控制信號COM及其經(jīng)過反相器50的反轉(zhuǎn)信號的輸入。即，控制信號COM為L電平時，傳輸門關(guān)閉、H電平時位線BLA與位線BLB電氣耦合。同樣地位線/BLB與/BLA電氣耦合。
本發(fā)明的實施例3中，由行地址比較器25a、25b輸入的端口PA用內(nèi)部行地址IADA和端口PB用內(nèi)部行地址IADB比較，一致的時候控制信號COM被設(shè)定為H電平，位線對BLAP與BLBP電氣耦合。由此，如上所述，字驅(qū)動器WDb在選擇同一行的行地址時，即使僅端口PA用的字線WLA激活時，使用位線對BLAP和BLBP，端口PA用的讀出放大器/寫入驅(qū)動器15a和端口PB用的讀出放大器/寫入驅(qū)動器15b可進行同樣的動作。例如，讀出數(shù)據(jù)時，可以分別輸出讀出數(shù)據(jù)DOA、DOB。
用圖16A～16C對根據(jù)本發(fā)明的實施例3的異行存取時的字線WLA、WLB與位線BLAP、BLBP的動作波形進行說明。本例中，作為一例，對解碼信號WSA、WSB分別為H電平及L電平的情況進行說明。
如圖16A所示字線WLA如上所述以1.2V的電壓驅(qū)動。另一方面，字線WLB為非激活狀態(tài)，設(shè)定為0V。
如圖16B所示，位線對BLAP由與根據(jù)地址選擇的存儲單元的存儲節(jié)點Nd0、Nd1的電位電平自預(yù)充電的1.2的電位電平變化。在此，示出了存儲節(jié)點Nd0、Nd1設(shè)定為L電平及H電平的情況。因此，隨著存取晶體管NT3、NT4的導(dǎo)通位線BLA、/BLA的電位電平發(fā)生變化，讀出放大器/寫入驅(qū)動器15a對此進行放大作為讀出數(shù)據(jù)DOA輸出至外部。
圖16C為位線對BLBP的電位電平的說明圖，由于字線WLB為非激活狀態(tài)故維持在預(yù)充的電位電平1.2V。
圖17A～17C為根據(jù)本發(fā)明的實施例3的同一行存取時的字線WLA、WLB與位線對BLAP、BLBP的動作波形說明圖。
如圖17A所示在如上述的同一行存取時，僅字線WLA激活。因此，與圖16A中說明的狀態(tài)相同。
如圖17B所示，位線對BLAP以與圖16B中說明的同樣的動作其電平發(fā)生變化。
圖17C為位線對BLBP的電位電平，在同一行存取時，如上所述均衡電路30應(yīng)答控制信號COM短路位線BLA和位線BLB。同樣地短路位線/BLA和位線/BLB。由此，應(yīng)答均衡電路30的動作位線對BLBP與位線對BLAP成同樣的電位電平。
通過端口PA及端口PB用的讀出放大器/寫入驅(qū)動器15a、15b對此進行檢測能夠向外部輸出讀出數(shù)據(jù)DOA、DOB。
如此，在選擇同一行的行地址時，僅一方的字線WLA激活從而防止SNM的惡化，同時可以利用兩方的端口適當(dāng)?shù)剡M行數(shù)據(jù)讀出等動作。
實施例4在上述的實施例3中對選擇同一行的行地址的情況下，不驅(qū)動字線WLB而僅驅(qū)動字線WLA，通過使用均衡電路30短路位線對BLAP與位線對BLBP，適當(dāng)使用兩端口PA及PB進行預(yù)定動作的方式進行了說明。本實施例4中對不使用均衡電路30，在選擇同一行的行地址時，在選擇同一行的行地址的情況下，適當(dāng)使用兩端口PA及PB進行預(yù)定動作的方式進行說明。
參考圖18，根據(jù)本發(fā)明的實施例4的半導(dǎo)體存儲裝置1#與在圖12中說明過的半導(dǎo)體存儲裝置1b進行比較，不同點為，設(shè)有1個行地址比較電路25，及分別對應(yīng)存儲單元列設(shè)置的數(shù)據(jù)線對DLP和選擇電路SLC。其他的點與圖1中說明過的半導(dǎo)體存儲裝置1同樣，故不再重復(fù)進行詳細說明。而且，數(shù)據(jù)線對DLP包含數(shù)據(jù)線DL、/DL。在本例中示出了數(shù)據(jù)線對DLP0與數(shù)據(jù)線對DLPm-1。
行地址比較電路25因與圖14中說明過的行地址比較電路同樣故不再重復(fù)進行詳細說明。具體來說，通過比較對端口PA輸入的內(nèi)部行地址IADA及對端口PB輸入的內(nèi)部行地址IADB，在行地址一致時控制信號COM設(shè)定為H電平，在除此之外的情況下，控制信號COM設(shè)定為L電平。
參考圖19根據(jù)本發(fā)明的實施例4的選擇電路SLC包含傳輸門TG1～TG4及反相器51。
傳輸門TG1、TG2分別并聯(lián)于位線BLA、BLB與數(shù)據(jù)線DL之間。傳輸門TG3、TG4分別并聯(lián)于位線/BLA、/BLB與數(shù)據(jù)線/DL之間。
傳輸門TG1、TG2接收控制信號COM及其經(jīng)過反相器51的反轉(zhuǎn)信號的輸入。傳輸門TG3、TG4與傳輸門TG1、TG2同樣動作。即，根據(jù)本發(fā)明的實施例4的選擇電路SLC，根據(jù)控制信號COM的輸入，其與數(shù)據(jù)線DL的連接狀態(tài)從位線對BLAP切換至位線對BLBP。
因此，控制信號COM為L電平時，與通常時同樣，端口PB用的位線對BLBP經(jīng)過數(shù)據(jù)線對DLP與讀出放大器/寫入驅(qū)動器15b電氣連接。另一方面，控制信號COM為H電平時，端口PA用的位線對BLAP經(jīng)過數(shù)據(jù)線DLP與讀出放大器/寫入驅(qū)動器15b電氣連接。
在根據(jù)本實施例4的結(jié)構(gòu)中，與實施例3中說明過的一樣，對同一行的行地址存取時，僅驅(qū)動字線WLA而不驅(qū)動字線WLB。而且，控制信號COM從L電平變化為H電平，通過選擇電路SLC讀出放大器/寫入驅(qū)動器15b的連接從位線對BLBP切換至BLAP。
據(jù)此，進行同一行的行地址存取時，讀出放大器/寫入驅(qū)動器15a、15b共同使用同一位線對BLAP進行預(yù)定的動作。即，此時端口PA用位線對BLAP為了經(jīng)過選擇電路SLC，與讀出放大器/寫入驅(qū)動器15a、15b兩方連接，從各個端口進行存取。
根據(jù)本實施例4的結(jié)構(gòu)如實施例3中說明過的可以充分確保SNM，同時由于存儲單元的驅(qū)動晶體管的尺寸可以設(shè)計得較小從而可以試圖使單元面積的縮小，而且可以試圖使待機時的漏電流降低。
此外與實施例3相比，還有以下優(yōu)點位線對在僅使用端口PA用位線對BLAP時為了在數(shù)據(jù)讀出時進行讀出(sence)動作速度并不下降，而且數(shù)據(jù)讀出時的充放電的功耗也可以降低。
用圖20對與時鐘信號CLKA、CLKB同步進行同一行存取及異行存取的情況進行說明。
在圖20中示出端口PA用時鐘信號CLKA及端口PB用時鐘信號CLKB，同時示出了同一頻率下以同一時序同步的波形圖。
例如在時刻T1異行存取時，按照輸入的端口PA用及端口PB用的地址ADA、ADB分別選擇不同的字線WLA、WLB，按照輸入的地址進行數(shù)據(jù)的讀出動作。
另一方面，在時刻T2同一行存取時，基于輸入的地址ADA、ADB的比較結(jié)果控制信號COM設(shè)定為H電平。據(jù)此僅字線WLA激活，字線WLB為非激活狀態(tài)。而且由于位線對BLAP作為數(shù)據(jù)讀出動作的位線使用，SNM并不惡化，可以進行雙端口的高速數(shù)據(jù)讀出。
用圖21對與時鐘信號CLKA、CLKB同步進行同一行存取及異行存取的其他的情況進行說明。本例中，示出了時鐘信號CLKA及CLKB頻率不同的情況。在圖20中對時鐘信號CLKA及CLKB為同一頻率的情況進行了說明，特別是不限于相同，時鐘信號CLKA的頻率可以設(shè)定為時鐘信號CLKB的頻率的數(shù)倍。
動作上與圖20中說明的同樣，但對時刻T3，示出了利用端口PA、PB進行異行存取的情況。由于動作上與上述說明的同樣不再重復(fù)進行詳細說明。對時刻T4示出了僅端口PA的存取。對時刻T5示出了利用端口PA、PB進行異行存取的情況。由于其動作上與上述說明的同樣，不再重復(fù)進行詳細說明。對時刻T6，示出了僅端口PA的存取。
而且，在上述的實施例中，主要對具有多端口的一種雙端口的半導(dǎo)體存儲裝置進行了說明，但本發(fā)明不限于此，同樣適用于具有多端口的情況。
盡管對本發(fā)明進行了詳細的說明，但這些僅出于示例的目的而并不是限定，顯然，發(fā)明的精神及范圍僅由所附的權(quán)利要求的范圍限定。
權(quán)利要求
1.一種半導(dǎo)體存儲裝置，具備存儲陣列，具有矩陣狀配置的多個存儲單元；第1及第2端口，進行相互獨立的輸入輸出信號的發(fā)送接收；及選擇電路，按照上述第1及第2端口各自輸入的地址對上述存儲陣列可以進行同時存取，上述存儲陣列包含多個第1及第2字線，分別對應(yīng)于存儲單元行設(shè)置；多個第1及第2位線，分別對應(yīng)于存儲單元列設(shè)置，各上述存儲單元包含觸發(fā)器電路，根據(jù)存儲數(shù)據(jù)，把第1及第2存儲節(jié)點分別設(shè)定為第1及第2電位電平的一方及另一方；第1柵極晶體管，將對應(yīng)的第1字線與柵極電氣耦合，將對應(yīng)的第1位線與上述觸發(fā)器電路之間電氣耦合；及第2柵極晶體管，將對應(yīng)的第2字線與柵極電氣耦合，將對應(yīng)的第2位線與上述觸發(fā)器電路之間電氣耦合，上述選擇電路包含第1及第2行解碼器，分別對應(yīng)于上述第1及第2端口設(shè)置，按照輸入地址分別輸出行選擇指示；多個字驅(qū)動器，分別對應(yīng)于存儲單元行設(shè)置，各自根據(jù)自上述第1及第2的行解碼器的行選擇結(jié)果驅(qū)動對應(yīng)的第1及第2字線，各上述字驅(qū)動器，在接收到來自上述第1及第2行解碼器的一方的行選擇指示輸入時，將對應(yīng)一方的字線的電壓電平設(shè)定為第1電壓電平，在接收到來自上述第1及第2行解碼器兩方的行選擇指示輸入時，分別將第1及第2字線的電壓電平設(shè)定為較上述第1電壓電平低的第2電壓電平。
2.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，上述各字驅(qū)動器包含第1及第2字驅(qū)動單元，分別對應(yīng)于對應(yīng)的第1及第2字線設(shè)置，應(yīng)答來自上述第1及第2行解碼器分別輸入的行選擇指示，將上述對應(yīng)的第1及第2字線的電壓電平設(shè)定為第1及第2電壓電平的任一方；及檢測電路，檢測來自上述第1及第2行解碼器兩方的行選擇指示輸入，指示上述第1及第2字驅(qū)動單元以將上述對應(yīng)的第1及第2字線的電壓電平設(shè)定為第2電壓電平。
3.一種半導(dǎo)體存儲裝置，具備存儲陣列，具有矩陣狀配置的多個存儲單元；第1及第2端口，進行相互獨立的輸入輸出信號的發(fā)送接收；及選擇電路，按照上述第1及第2端口各自輸入的地址對上述存儲陣列可以進行同時存取，上述存儲陣列包含多個第1及第2字線，分別對應(yīng)于存儲單元行設(shè)置；及多個第1及第2位線，分別對應(yīng)于存儲單元列設(shè)置，各上述存儲單元包含觸發(fā)器電路，根據(jù)存儲數(shù)據(jù)，把第1及第2存儲節(jié)點分別設(shè)定為第1及第2電位電平的一方及另一方；第1柵極晶體管，將對應(yīng)的第1字線與柵極電氣耦合，將對應(yīng)的第1位線與上述觸發(fā)器電路之間電氣耦合；及第2柵極晶體管，將對應(yīng)的第2字線與柵極電氣耦合，將對應(yīng)的第2位線與上述觸發(fā)器電路之間電氣耦合，還具有分別對應(yīng)于存儲單元行設(shè)置，各自對包含于對應(yīng)的存儲單元行內(nèi)的各存儲單元的上述觸發(fā)器電路提供工作電壓的電源線，上述選擇電路包含第1及第2行解碼器，分別對應(yīng)于上述第1及第2端口設(shè)置，按照輸入地址分別輸出行選擇指示；多個字驅(qū)動器，分別對應(yīng)于存儲單元行設(shè)置，各自根據(jù)自上述第1及第2行解碼器的行選擇結(jié)果驅(qū)動對應(yīng)的第1及第2字線，同時驅(qū)動對應(yīng)的電源線，各上述字驅(qū)動器，在接收到來自上述第1及第2行解碼器的一方的行選擇指示輸入時，將對應(yīng)電源線的電壓電平設(shè)定為第1電壓電平，在接收到來自上述第1及第2行解碼器兩方的行選擇指示輸入時，分別將上述對應(yīng)電源線的電壓電平設(shè)定為較上述第1電壓電平高的第2電壓電平。
4.如權(quán)利要求3所述的半導(dǎo)體存儲裝置，各上述字驅(qū)動器包含第1及第2字驅(qū)動單元，分別對應(yīng)于對應(yīng)的第1及第2字線設(shè)置，應(yīng)答來自上述第1及第2行解碼器分別輸入的行選擇指示，將上述對應(yīng)的第1及第2字線的電壓電平設(shè)定為上述第1電壓電平；及電壓切換電路，對應(yīng)于對應(yīng)的電源線設(shè)置，檢測來自上述第1及第2行解碼器兩方的行選擇指示輸入，將上述對應(yīng)的電源線的電壓電平從上述第1電壓電平切換至第2電壓電平。
5.一種半導(dǎo)體存儲裝置，具備存儲陣列，具有矩陣狀配置的多個存儲單元；第1及第2端口，進行相互獨立的輸入輸出信號的發(fā)送接收；及選擇電路，按照上述第1及第2端口各自輸入的地址對上述存儲陣列可以進行同時存取，上述存儲陣列包含多個第1及第2字線，分別對應(yīng)于存儲單元行設(shè)置；及多個第1及第2位線，分別對應(yīng)于存儲單元列設(shè)置，各上述存儲單元包含觸發(fā)器電路，根據(jù)存儲數(shù)據(jù)，把第1及第2存儲節(jié)點分別設(shè)定為第1及第2電位電平的一方及另一方；第1柵極晶體管，將對應(yīng)的第1字線與柵極電氣耦合，將對應(yīng)的第1位線與上述觸發(fā)器電路之間電氣耦合；及第2柵極晶體管，將對應(yīng)的第2字線與柵極電氣耦合，將對應(yīng)的第2位線與上述觸發(fā)器電路之間電氣耦合，上述選擇電路包含第1及第2行解碼器，分別對應(yīng)于上述第1及第2端口設(shè)置，按照輸入地址分別輸出行選擇指示；多個字驅(qū)動器，分別對應(yīng)于存儲單元行設(shè)置，各自根據(jù)自上述第1及第2行解碼器的行選擇結(jié)果驅(qū)動對應(yīng)的第1及第2字線，各上述字驅(qū)動器，在接收到來自上述第1及第2行解碼器的一方的行選擇指示輸入時，驅(qū)動對應(yīng)于一方的字線，在接收到來自上述第1及第2行解碼器兩方的行選擇指示輸入時，驅(qū)動任一方的字線。
6.如權(quán)利要求5所述的半導(dǎo)體存儲裝置，上述備字驅(qū)動器包含第1及第2字驅(qū)動單元，分別對應(yīng)于對應(yīng)的第1及第2字線設(shè)置，應(yīng)答來自上述第1及第2行解碼器分別輸入的行選擇指示，將上述對應(yīng)的第1及第2字線以預(yù)定的電壓電平驅(qū)動，上述第1及第2字驅(qū)動單元的一方包含檢測來自上述第1及第2行解碼器兩方的行選擇指示輸入，停止對應(yīng)一方的字線的驅(qū)動的停止裝置。
7.如權(quán)利要求5所述的半導(dǎo)體存儲裝置，還具備地址比較電路，判定上述第1及第2端口分別輸入的地址是否為對應(yīng)同一存儲單元行的地址；短路電路，分別對應(yīng)于存儲單元列設(shè)置，各自根據(jù)上述地址比較電路的判定結(jié)果對對應(yīng)的第1及第2位線進行短路。
8.如權(quán)利要求5所述的半導(dǎo)體存儲裝置，還具備第1及第2讀出寫入電路，分別對應(yīng)于上述第1及第2端口設(shè)置，分別與上述多個第1及第2位線電氣耦合進行數(shù)據(jù)讀出和數(shù)據(jù)寫入；地址比較電路，判定上述第1及第2端口分別輸入的地址是否為對應(yīng)同一存儲單元行的地址；及切換電路，對應(yīng)于上述第1及第2讀出寫入電路的任一方設(shè)置，根據(jù)上述地址比較電路的判定結(jié)果從與對應(yīng)一方的位線電氣連接切換至與另一方的位線進行電氣連接。
全文摘要
本發(fā)明涉及的半導(dǎo)體存儲裝置當(dāng)同一行存取時，設(shè)定字線(WLA)及(WLB)的電壓電平為電源電壓(VDD－Vtp)。另一方面，當(dāng)異行存取時，字線(WLA)或(WLB)的電壓電平設(shè)定為電源電壓(VDD)。據(jù)此，在兩方的端口(PA、PB)同時對同一行存取時，通過將字線(WLA、WLB)的電壓電平設(shè)為電源電壓(VDD－Vtp)，通過抑制存儲單元的驅(qū)動電流量可以防止晶體管的電流比變小。其結(jié)果可以防止SNM的惡化。
文檔編號G11C7/00GK1783341SQ20051011855
公開日2006年6月7日 申請日期2005年10月31日 優(yōu)先權(quán)日2004年10月29日
發(fā)明者新居浩二 申請人:株式會社瑞薩科技