專利名稱：快閃存儲器數(shù)據(jù)存儲裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種數(shù)據(jù)存儲裝置，具體地說，涉及一種含與非(NAND)型快閃存儲器的快閃存儲器數(shù)據(jù)存儲裝置。
背景技術(shù)：
對于能夠被電子編程和擦除、并可在撤除電力供應(yīng)后仍保持?jǐn)?shù)據(jù)的非易失性存儲器設(shè)備有持續(xù)增長的需求。特別地，與非型快閃存儲器被廣泛地用作對于音樂、圖片等等的存儲設(shè)備，因為它們能夠在給定的芯片尺寸上存儲大量數(shù)據(jù)。
同時，由于許多計算機用戶繼續(xù)要求更快速的系統(tǒng)操作，故計算機的系統(tǒng)操作速度(或頻率)的標(biāo)準(zhǔn)已升級至約10納秒操作周期。然而，由于在編程和讀取操作期間關(guān)于數(shù)據(jù)線的控制所消耗的周期時間，因此標(biāo)準(zhǔn)與非型快閃存儲器具有80納秒量級(order)的數(shù)據(jù)訪問周期。為此，包含這種與非型快閃存儲器設(shè)備的數(shù)據(jù)存儲裝置難以具有與外部系統(tǒng)的操作周期相應(yīng)的操作周期。
為了解決此局限，已經(jīng)提出了將緩沖存儲器嵌入快閃存儲器數(shù)據(jù)存儲裝置的技術(shù)。在此情形中，緩沖存儲器存儲屬于一頁快閃存儲器的數(shù)據(jù)。當(dāng)緩沖存儲器的一頁數(shù)據(jù)由外部系統(tǒng)提供來使用時，另一頁數(shù)據(jù)則從快閃存儲器傳送給緩沖存儲器。該方法致使將外部系統(tǒng)和快閃存儲器數(shù)據(jù)存儲裝置間的數(shù)據(jù)傳輸速度(即數(shù)據(jù)速率)提高到某一程度。
然而，由于快閃存儲器和緩沖存儲器間的數(shù)據(jù)速率仍相對較低，故作為結(jié)果得到的系統(tǒng)通常不足以滿足用戶對現(xiàn)代系統(tǒng)中外部系統(tǒng)和快閃存儲器數(shù)據(jù)存儲裝置間的數(shù)據(jù)傳輸速度(即數(shù)據(jù)速率)的需求。

發(fā)明內(nèi)容
本發(fā)明提供了一種改進外部系統(tǒng)和快閃存儲器間的數(shù)據(jù)交換速率的快閃存儲器數(shù)據(jù)存儲裝置。
一方面，本發(fā)明涉及一種快閃存儲器數(shù)據(jù)存儲裝置，其通過主機總線組與外部系統(tǒng)并行地收發(fā)數(shù)據(jù)。該裝置包括通過快閃總線組收發(fā)數(shù)據(jù)的快閃存儲器，其快閃總線組的總線寬度(FW)比主機總線組的總線寬度(HW)更大，其中總線寬度表示響應(yīng)于同一時鐘信號而并行地收發(fā)數(shù)據(jù)的總線的線數(shù)；和控制快閃總線組和主機總線組間數(shù)據(jù)傳輸操作的快閃接口?？扉W接口包括第1至第n個快閃輸入緩沖器，所述快閃輸入緩沖器響應(yīng)于第1至第n個傳送控制時鐘信號，而在級中地將數(shù)據(jù)傳送至主機總線組，這里n≥2。第i個快閃輸入緩沖器，這里2≤i≤n，通過第i個輸入緩沖總線組而提供數(shù)量至少為Ni的數(shù)據(jù)，其中每個第i個輸入緩沖總線組的總線寬度(IBWi)都比每個第(i-1)個輸入緩沖總線組的總線寬度(IBWi-1)更寬，其中第i個傳送控制時鐘信號的周期(Ti)比第(i-1)個傳送控制時鐘信號的周期(Ti-1)更長，而且其中Ni是通過將FW除以IBW而得到的。
在一個實施例中，總線寬度(IBWi)是總線寬度(IBWi-1)的2倍。在另一實施例中，周期(Ti)是周期(Ti-1)的2倍。在另一實施例中，快閃接口還包括提供第1至第n個傳送控制時鐘信號的控制時鐘生成器。
在另一實施例中，控制時鐘生成器包括提供第j個傳送控制時鐘信號的基準(zhǔn)時鐘生成器；和周期調(diào)節(jié)器(modulator)，其改變第j個傳送控制時鐘信號的周期并提供第1至第n個傳送控制時鐘信號，其中當(dāng)n是奇數(shù)時，j是(n+1)/2，當(dāng)n是偶數(shù)時，j是n/2。
在另一實施例中，第i個快閃輸入緩沖器包括數(shù)量為Ni的第i個數(shù)據(jù)鎖存器(latch)，其每Ni個脈沖即響應(yīng)于第i個傳送控制時鐘信號中的順序時鐘脈沖而為第i個輸入緩沖總線組中的每個提供數(shù)據(jù)。
在另一實施例中，第i個快閃輸入緩沖器還包括第i個鎖存器選擇計數(shù)器，其除了在i是n的情形以外，都要對第i個傳送控制時鐘信號中的時鐘脈沖進行計數(shù)，并提供數(shù)量為Ni的第i個鎖存器計數(shù)信號，所述鎖存器計數(shù)信號控制第i個數(shù)據(jù)鎖存器的數(shù)據(jù)傳送操作。
在另一實施例中，快閃接口還包括輸出緩沖器，其響應(yīng)于第n個傳送控制時鐘信號，而將數(shù)量為Ni的數(shù)據(jù)從快閃存儲器傳送至輸出緩沖總線組；和輸出多路復(fù)用器，其每Ni個脈沖即響應(yīng)于第1傳送控制時鐘信號中的時鐘脈沖，而依序選擇輸出緩沖總線組中的一個，并從所選的輸出緩沖總線組中為外部系統(tǒng)提供數(shù)據(jù)。
在另一實施例中，輸出多路復(fù)用器包括依序選擇Ni個輸出緩沖總線組中之一的輸出多路復(fù)用器；和多路復(fù)用計數(shù)器，其對第1傳送控制時鐘信號中的時鐘脈沖進行計數(shù)，并提供數(shù)量為Ni的多路復(fù)用計數(shù)信號，所述多路復(fù)用計數(shù)信號選擇輸出緩沖總線組。
另一方面，本發(fā)明涉及一種快閃存儲器數(shù)據(jù)存儲裝置，其通過主機總線組與外部系統(tǒng)并行地收發(fā)數(shù)據(jù)，包括快閃存儲器，通過快閃總線組收發(fā)數(shù)據(jù)，其快閃總線組的總線寬度(FW)比主機總線組的總線寬度(HW)更大，其中總線寬度表示響應(yīng)于同一時鐘信號而并行地收發(fā)數(shù)據(jù)的總線的線數(shù)；緩沖存儲器，臨時存儲被傳送的數(shù)據(jù)；主機接口，控制主機總線組和緩沖存儲器間的數(shù)據(jù)傳輸；和快閃接口，控制快閃總線組和緩沖存儲器間的數(shù)據(jù)傳輸，其中快閃接口包括第1至第n個快閃輸入緩沖器，其響應(yīng)于第1至第n個傳送控制時鐘信號而在級中將數(shù)據(jù)傳送至主機總線組，這里n≥2，且其中第i個快閃輸入緩沖，這里2≤i≤n，通過第i個輸入緩沖總線組而提供數(shù)量至少為Ni的數(shù)據(jù)，其中每個第i個輸入緩沖總線組的總線寬度(IBWi)都比每個第(i-1)個輸入緩沖總線組的總線寬度(IBWi-1)更寬，其中第i個傳送控制時鐘信號的周期(Ti)比第(i-1)個傳送控制時鐘信號的周期(Ti-1)更長，而且其中Ni是通過將FW除以IBW而得到的。
在一個實施例中，緩沖存儲器包括第1和第2臨時存儲單元，其每個與主機接口和快閃接口收發(fā)由主機總線組的總線寬度構(gòu)成的數(shù)據(jù)；和緩沖多路復(fù)用器，其為第1和第2臨時存儲單元二者之一提供來自主機接口的主機總線組的數(shù)據(jù)，并為主機接口和快閃接口二者之一提供來自第1和第2臨時存儲單元的數(shù)據(jù)。
在另一實施例中，第1和第2臨時存儲單元中的每個都包括存儲具有快閃總線組的總線寬度(FW)的數(shù)據(jù)的SRAM。
在另一實施例中，主機接口包括芯片選擇多路復(fù)用器，其響應(yīng)于選擇地址、控制要被從外部系統(tǒng)提供給第1臨時存儲單元的數(shù)據(jù)的第1存儲使能信號、控制要被從外部系統(tǒng)提供給第2臨時存儲單元的數(shù)據(jù)的第2存儲使能信號，通過對由外部系統(tǒng)提供的芯片使能信號進行去多路復(fù)用(de-multiplex)，從而為緩沖多路復(fù)用器提供第1和第2存儲使能信號。
在另一實施例中，主機接口還包括主機輸出多路復(fù)用器，其選擇由第1和第2臨時存儲單元提供的數(shù)據(jù)組之一，并為外部系統(tǒng)提供所選的數(shù)據(jù)組。


通過對本發(fā)明的優(yōu)選實施例的更具體的說明，本發(fā)明的上述和其他目的、特點和優(yōu)點將會變得更加清楚，如附圖中所描繪的那樣，其中在不同視圖中相同的附圖標(biāo)記指代相同部件。附圖不必要按比例，而是將重點放在描繪本發(fā)明的原理上。
圖1是描繪根據(jù)本發(fā)明的優(yōu)選實施例的快閃存儲器數(shù)據(jù)存儲裝置的框圖；圖2是根據(jù)本發(fā)明而描繪的圖1所示的快閃存儲器的功能構(gòu)造的框圖；圖3是根據(jù)本發(fā)明而描繪的圖1的快閃接口的功能構(gòu)造的詳細(xì)框圖；圖4是根據(jù)本發(fā)明而描繪的圖3的輸入路徑的第1至第3快閃輸入緩沖器的框圖；圖5是根據(jù)本發(fā)明而描繪的通過圖4的第1至第3快閃輸入緩沖器而傳送數(shù)據(jù)的過程的時序圖；圖6是根據(jù)本發(fā)明的包括在圖3的輸出路徑中的快閃輸出緩沖器和多路復(fù)用器的詳細(xì)框圖；圖7是根據(jù)本發(fā)明而描繪的通過圖6的快閃輸出緩沖器和多路復(fù)用器而傳送數(shù)據(jù)的過程的時序圖；圖8是根據(jù)本發(fā)明而描繪圖3的控制時鐘生成器的框圖；圖9是根據(jù)本發(fā)明的圖8的周期縮短塊的詳細(xì)電路圖；圖10是根據(jù)本發(fā)明的圖8的周期延長塊的詳細(xì)電路圖；圖11是根據(jù)本發(fā)明的用于圖8至10的電路中的操作信號的時序圖，其描繪了生成第1至第3控制時鐘信號的過程；圖12是根據(jù)本發(fā)明而描繪圖1的緩沖存儲器的詳細(xì)框圖；圖13是根據(jù)本發(fā)明而描繪圖1的主機接口的詳細(xì)框圖。
具體實施例方式
以下，將參照附圖來更詳細(xì)地說明本發(fā)明的優(yōu)選實施例。在附圖中，相同附圖標(biāo)記指代整篇說明書中的相同元件。然而本發(fā)明可體現(xiàn)為不同形式，不應(yīng)被理解為局限于此處所闡述的實施例。更正確的理解是，提供這些實施例是為了使本公開詳盡和完整，并向本領(lǐng)域技術(shù)人員充分表達本發(fā)明的范圍。
以下，參照附圖來說明本發(fā)明的典型的實施例。
圖1是描繪根據(jù)本發(fā)明的優(yōu)選實施例的快閃存儲器數(shù)據(jù)存儲裝置的框圖。參照圖1，本發(fā)明的快閃存儲器數(shù)據(jù)存儲裝置在其內(nèi)嵌入了與非型快閃存儲器100，并與外部系統(tǒng)10收發(fā)數(shù)據(jù)?？扉W存儲器數(shù)據(jù)存儲裝置和外部系統(tǒng)10間的數(shù)據(jù)收發(fā)操作是響應(yīng)于主機時鐘信號HCLK、而由主機總線組HDIO<15:0>進行的。
在此實施例中，主機總線組HDIO<15:0>被配置為16線的總線寬度，并與周期為10納秒的主機時鐘HCLK關(guān)聯(lián)。這里，術(shù)語“總線寬度”意指響應(yīng)于時鐘信號的特定時鐘脈沖而并行地傳輸數(shù)據(jù)的總線的線數(shù)。因此，能夠在外部系統(tǒng)10和主機接口400間每10納秒而收發(fā)一次16位的數(shù)據(jù)。
如圖2所示的快閃存儲器100包括存儲器單元陣列110和頁面緩沖器120。存儲器單元陣列110由排列成與非型邏輯環(huán)的快閃存儲器單元(未示出構(gòu)成，其中多個快閃存儲器單元與單個公共串(string)連接。響應(yīng)于時鐘，通過頁面緩沖器120而將多個數(shù)據(jù)位并行地向/從存儲器單元陣列110輸入/輸出。
在此實施例中，快閃存儲器100被配置為通過快閃總線組FDI<127:0>和FDO<127:0>，與快閃時鐘信號FCLK同步而并行地輸入和輸出128位數(shù)據(jù)?？扉W時鐘信號FCLK能夠在80納秒的周期內(nèi)操作。輸入數(shù)據(jù)通過快閃總線組FDI<127:0>而被傳送，而輸出數(shù)據(jù)通過快閃總線組FDO<127:0>而被傳送。下面，在本說明書中為了說明的簡便，輸入的快閃總線組FDI<127:0>和輸出的快閃總線組FDO<127:0>被統(tǒng)稱為“快閃總線組”。快閃總線組FDI<127:0>或FDO<127:0>的總線寬度FW是128位。
快閃總線組FDI<127:0>或FDO<127:0>的總線寬度FW比主機總線組HDIO的總線寬度更寬，并且快閃時鐘信號FCLK的時鐘周期比主時鐘信號HCLK的時鐘周期更長。
同時，存儲器單元陣列110和頁面緩沖器120可以以各種構(gòu)造來實施，且它們的輸入/輸出操作容易被本領(lǐng)域技術(shù)人員所理解。因此不再詳細(xì)提供關(guān)于它們的結(jié)構(gòu)和操作的說明。
返回圖1，快閃存儲器數(shù)據(jù)存儲裝置包括快閃存儲器100、快閃接口200、緩沖存儲器300和主機接口400。
快閃接口200被用來響應(yīng)于快閃時鐘信號FCLK，而在快閃總線組FDI<127:0>和FDO<127:0>與緩沖存儲器300之間收發(fā)數(shù)據(jù)?？扉W接口200通過每個都具有128位總線寬度的快閃總線組FDI<127:0>和FDO<127:0>而與快閃存儲器100收發(fā)數(shù)據(jù)?？扉W接口200還通過快閃緩沖總線組FBDO<31:0>將數(shù)據(jù)傳送至緩沖存儲器300，并通過緩沖快閃總線組BFDI<31:0>而從緩沖存儲器300接收數(shù)據(jù)。緩沖快閃總線組BFDI<31:0>和快閃緩沖總線組FBDO<31:0>的每個的總線寬度都是32位的。
緩沖存儲器300臨時存儲在快閃接口200和主機接口400間收發(fā)的數(shù)據(jù)。如上所述，緩沖存儲器300通過快閃緩沖總線組FBDO<31:0>和緩沖快閃總線組BFDI<31:0>而與快閃接口200收發(fā)數(shù)據(jù)。
緩沖存儲器300通過主機緩沖總線組HBDI<15:0>從主機接口400接收數(shù)據(jù)，并通過第1和第2緩沖主機總線組BHDOM<15:0>和BHDOL<15:0>將數(shù)據(jù)傳送至主機接口400。
主機接口400控制主機總線組HDIO<15:0>和緩沖存儲器300間的數(shù)據(jù)傳輸。
圖3是詳細(xì)描繪圖1的快閃接口200的構(gòu)造的框圖。快閃接口200包括第1至第n個快閃輸入緩沖器210、220、230…，該快閃輸入緩沖器210、220、230…被置于輸入路徑IN200，在所述輸入路徑IN200，數(shù)據(jù)從緩沖存儲器300傳送至快閃存儲器100，緩沖器執(zhí)行從緩沖存儲器300向快閃存儲器在級中傳送數(shù)據(jù)的操作。這里，“n”是大于2的正整數(shù)。為了說明的簡便，本例具體表現(xiàn)為快閃接口200所含的第1至第3快閃輸入緩沖器210、220和230。
快閃接口200還包括快閃輸出緩沖器260和快閃輸出多路復(fù)用器270，它們被置于輸出路徑OUT200，在所述輸出路徑OUT200，數(shù)據(jù)從快閃存儲器100被傳送至緩沖存儲器300。
快閃接口200還包括控制時鐘生成器280。傳送控制時鐘信號RCLK1～RCLKn被從控制時鐘生成器280施加到快閃輸入緩沖器210、220及230、快閃輸出緩沖器260和快閃輸出多路復(fù)用器270。
圖4是描繪圖3的輸入路徑IN200中所含的第1至第3快閃輸入緩沖器210、220和230的框圖。
參照圖4，第1快閃輸入緩沖器210包括數(shù)量為4的第1數(shù)據(jù)鎖存器211～214和第1鎖存器選擇計數(shù)器219。第1數(shù)據(jù)鎖存器211～214分別響應(yīng)于第1傳送控制時鐘信號RCLK1中的4個順序時鐘脈沖，而分別為第1輸入緩沖總線組RDIN1<31:0>、RDIN1<63:32>、RDIN1<95:64>和RDIN1<127:96>提供數(shù)據(jù)。第1鎖存器選擇計數(shù)器219生成數(shù)量為4的第1鎖存器計數(shù)信號RCNA0～RCNA3，以對第1傳送控制時鐘RCLK1中的時鐘脈沖的數(shù)量進行計數(shù)。第1鎖存器計數(shù)信號RCNA0～RCNA3控制分別關(guān)于第1數(shù)據(jù)鎖存器211～214的數(shù)據(jù)傳送操作。
第2快閃輸入緩沖器220包括數(shù)量為2的第2數(shù)據(jù)鎖存器221和222，以及第2鎖存器選擇計數(shù)器229。第2數(shù)據(jù)鎖存器221和222分別響應(yīng)于第2傳送控制時鐘信號RCLK2中的2個順序時鐘脈沖，而分別為第2輸入緩沖總線組RDIN2<63:0>和RDIN1<127:64>提供數(shù)據(jù)。第2鎖存器選擇計數(shù)器229生成數(shù)量為4的第2鎖存器計數(shù)信號RCNB0和RCNB1，以對第2傳送控制時鐘RCLK2中的時鐘脈沖的數(shù)量進行計數(shù)。第2鎖存器計數(shù)信號RCNB0和RCNB1控制分別關(guān)于第2數(shù)據(jù)鎖存器221和222的數(shù)據(jù)傳送操作。
第3快閃輸入緩沖器230包括第3數(shù)據(jù)鎖存器231。第3數(shù)據(jù)鎖存器231在第3傳送控制信號RCLK3的每個脈沖為第3輸入緩沖總線組RDIN3<127:0>提供數(shù)據(jù)。
貫穿于本發(fā)明的該典型實施例，第1至第3傳送控制時鐘信號RCLK1～RCLK3的時鐘周期分別是20納秒、40納秒和80納秒。而且，第1至第3輸入緩沖總線組RDIN1～RDIN3的總線寬度IBW1～IBW3分別是32位、64位和128位。
以第i個快閃輸入緩沖器(這里2≤i≤n)來概括本實施例第i個快閃輸入緩沖器至少通過第i個輸入緩沖總線組RDINi而提供數(shù)量為Ni的數(shù)據(jù)。第i個輸入緩沖總線組RDINi的總線寬度IBWi比從第(i-1)個快閃輸入緩沖器引出的第(i-1)個輸入緩沖總線組RDIN(i-1)的總線寬度IBW(i-1)更寬。第i個傳送控制時鐘信號RCLKi的時鐘周期Ti比第(i-1)個傳送控制時鐘信號RCLK(i-1)的時鐘周期T(i-1)更長。而且，第i個輸入緩沖總線組的數(shù)量Ni是通過將快閃總線組FDI<127:0>的總線寬度FW除以第i個輸入緩沖總線組RDINi的總線寬度IBWi而得到的，即Ni＝FW/IBWi。
優(yōu)選的，第i個輸入緩沖總線組RDINi的總線寬度IBWi是第(i-1)個輸入緩沖總線組RDIN(i-1)的總線寬度IBW(i-1)的2倍。
也是優(yōu)選的，第i個傳送控制時鐘信號RCLKi的時鐘周期Ti是第(i-1)個傳送控制時鐘信號RCLK(i-1)的時鐘周期T(i-1)的2倍。
其間，第n個輸入緩沖總線組RDINn對應(yīng)于快閃總線組FDI<127:0>，且第n個傳送控制時鐘信號RCLKn對應(yīng)于快閃時鐘信號FCLK。在此實施例中，第3輸入緩沖總線組RDIN3對應(yīng)于快閃總線組FDI<127:0>，且第3傳送控制時鐘信號RCLK3對應(yīng)于快閃時鐘信號FCLK。
圖5是描繪通過圖4所示的第1至第3快閃輸入緩沖器210、220和230而傳送數(shù)據(jù)的過程的時序圖。
首先，考慮圖5中的第1至第3傳送控制時鐘信號RCLK1～RCLK3，第1傳送控制時鐘信號RCLK1的時鐘周期是第2傳送控制時鐘信號RCLK2的時鐘周期的一半(1/2)，而第3傳送控制時鐘信號RCLK3的時鐘周期是第2傳送控制時鐘信號RCLK2的時鐘周期的2倍。換言之，當(dāng)?shù)?傳送控制時鐘信號RCLK2的時鐘周期是40納秒時，第1和第3傳送控制時鐘信號RCLK1和RCLK3的時鐘周期分別是20納秒和80納秒。
此外，第2傳送控制時鐘信號RCLK2響應(yīng)于第1傳送控制時鐘信號RCLK1的下降沿而上升或下降。此外，第3傳送控制時鐘信號RCLK3響應(yīng)于第2傳送控制時鐘信號RCLK2的下降沿而上升或下降。
如圖5所示，從控制時鐘生成器280(見以上圖3)中提供第1至第3傳送控制時鐘信號RCLK1～RCLK3，以下將結(jié)合圖8至11而提供說明。
返回圖5，第1鎖存器選擇計數(shù)器219(參見圖4)通過對第1傳送控制時鐘信號RCLK1中的時鐘脈沖的數(shù)量進行計數(shù)而生成4個第1鎖存器計數(shù)信號RCNA0～RCNA3。換言之，第1鎖存器計數(shù)信號RCNA0～RCNA3響應(yīng)于第1傳送控制時鐘信號RCLK1中順序的4個時鐘脈沖而被各個激活。以此方式，第1鎖存器計數(shù)信號的每個在第1傳送控制時鐘信號RCLK1的每4個時鐘周期變?yōu)榧せ?。更詳?xì)地說，控制圖4頂部的第1數(shù)據(jù)鎖存器211的第1鎖存器計數(shù)信號RCNA0響應(yīng)于第1傳送控制時鐘信號RCLK1的時鐘脈沖0和時鐘脈沖4而被激活，并響應(yīng)于其時鐘脈沖1和時鐘脈沖5而失活(inactivated)。第1數(shù)據(jù)鎖存器211響應(yīng)于第1傳送控制時鐘信號RCLK1的每個時鐘脈沖的上升沿而保持從緩沖存儲器300傳送的數(shù)據(jù)。與其響應(yīng)，保持在第1數(shù)據(jù)鎖存器211內(nèi)的數(shù)據(jù)響應(yīng)于第1鎖存器計數(shù)信號RCNA0的下降沿而被傳送至第1輸入緩沖總線組RDIN1<31:0>。接著，第1輸入緩沖總線組RDIN1<31:0>響應(yīng)于第1傳送控制時鐘信號RCLK1的時鐘脈沖1和時鐘脈沖5而將被鎖存的數(shù)據(jù)傳送至第2數(shù)據(jù)鎖存器221。
以相同方式，第1輸入緩沖總線組RDIN1<63:32>響應(yīng)于第1傳送控制時鐘信號RCLK1的時鐘脈沖2和時鐘脈沖6而將數(shù)據(jù)從第1數(shù)據(jù)鎖存器212傳送至第2數(shù)據(jù)鎖存器221。第1輸入緩沖總線組RDIN1<95:64>響應(yīng)于第1傳送控制時鐘信號RCLK1的時鐘脈沖3和時鐘脈沖7而將數(shù)據(jù)從第1數(shù)據(jù)鎖存器213傳送至第2數(shù)據(jù)鎖存器222。而且，第1輸入緩沖總線組RDIN1<127:96>響應(yīng)于第1傳送控制時鐘信號RCLK1的時鐘脈沖4和時鐘脈沖8而將數(shù)據(jù)從第1數(shù)據(jù)鎖存器213傳送至第2數(shù)據(jù)鎖存器222。
結(jié)果，第1輸入緩沖總線組RDIN1<31:0>、RDIN1<63:32>、RDIN1<95:64>和RDIN1<127:96>以80納秒(4×20納秒)的周期將全部128位數(shù)據(jù)從緩沖存儲器300傳送至第2數(shù)據(jù)鎖存器221和222。
繼續(xù)參照圖5，第2鎖存器選擇計數(shù)器229(參見圖4)通過對第2傳送控制時鐘信號RCLK2中的時鐘脈沖的數(shù)量進行計數(shù)而生成2個第2鎖存器計數(shù)信號RCNB0和RCNB1。換言之，第2鎖存器計數(shù)信號RCNB0和RCNB1的每個響應(yīng)于第2傳送控制時鐘信號RCLK2中2個順序的時鐘脈沖而被激活。這意味著第2鎖存器計數(shù)信號的每個在第2傳送控制時鐘信號RCLK2的每2個時鐘周期變?yōu)榧せ?。更詳?xì)地說，控制第2數(shù)據(jù)鎖存器221的第2鎖存器計數(shù)信號RCNB0響應(yīng)于第2傳送控制時鐘信號RCLK2的時鐘脈沖1和時鐘脈沖3而被激活，而響應(yīng)于其時鐘脈沖2和時鐘脈沖4而失活。第2數(shù)據(jù)鎖存器221響應(yīng)于第2傳送控制時鐘信號RCLK2的每個時鐘脈沖的下降沿而保持從緩沖存儲器300傳送的數(shù)據(jù)。與其相應(yīng)，保持在第2數(shù)據(jù)鎖存器221的數(shù)據(jù)響應(yīng)于第1鎖存器計數(shù)信號RCNB0的下降沿而被傳送至第2輸入緩沖總線組RDIN2<63:0>。接著，第2輸入緩沖總線組RDIN2<63:0>響應(yīng)于第2傳送控制時鐘信號RCLK2的時鐘脈沖2和時鐘脈沖4而將被鎖存的數(shù)據(jù)傳送至第3數(shù)據(jù)鎖存器231。在此實施例中，響應(yīng)于第2傳送控制信號RCLK2的下降沿而將第2數(shù)據(jù)鎖存器221控制為是可操作的，這就防止了數(shù)據(jù)傳輸錯誤，即使第1和第2傳送控制信號RCLK1和RCLK2間有失真(skew)。
第2輸入緩沖總線組RDIN2<127:64>響應(yīng)于第2傳送控制時鐘信號RCLK2的時鐘脈沖3和時鐘脈沖5而將數(shù)據(jù)從第2數(shù)據(jù)鎖存器222傳送至第3數(shù)據(jù)鎖存器231。
結(jié)果，第2輸入緩沖總線組RDIN2<63:0>和RDIN2<127:64>在80納秒(4×20納秒)內(nèi)將全部128位數(shù)據(jù)從第1數(shù)據(jù)鎖存器211～214傳送到第3數(shù)據(jù)鎖存器231。
又進一步參照圖5，第3數(shù)據(jù)鎖存器231響應(yīng)于第3傳送控制時鐘信號RCLK3的每個脈沖的下降沿而將其被鎖存的數(shù)據(jù)傳送到第3輸入緩沖總線組RDIN2<127:0>。結(jié)果，第3輸入緩沖總線組RDIN2<127:0>在80納秒內(nèi)，即第3傳送控制時鐘信號RCLK3(即快閃時鐘信號FCLK)，將全部128位數(shù)據(jù)從第2數(shù)據(jù)鎖存器221和222傳送至快閃存儲器100。
總之，通過包含第1至第3快閃輸入緩沖器210、220和230的快閃接口200，每20納秒以32位的組從緩沖存儲器300提供的數(shù)據(jù)每80納秒以128位的組而被傳送至快閃存儲器100。
圖6是描繪圖3的輸出路徑OUT200中所含的快閃輸出緩沖器260和快閃輸出多路復(fù)用器(MUX)270的框圖。圖7是描繪通過圖6中的快閃輸出緩沖器和多路復(fù)用器260和270而傳送數(shù)據(jù)的過程的時序圖。
參照圖6和圖7，快閃輸出緩沖器260包括輸出緩沖器261。輸出緩沖器261響應(yīng)于快閃時鐘信號FCLK，即第1傳送控制時鐘信號RCLK3，而將數(shù)據(jù)通過快閃總線組FDO<127:0>從快閃存儲器100傳送至輸出緩沖總線組RDO<31:0>、RDO<63:32>、RDO<95:64>和RDO<127:96>。換言之，輸出緩沖器261將128位數(shù)據(jù)通過輸出緩沖總線組RDO<31:0>、RDO<63:32>、RDO<95:64>和RDO<127:96>從快閃存儲器100發(fā)送至快閃輸出多路復(fù)用器270。
快閃輸出多路復(fù)用器270包括輸出多路復(fù)用器271和多路復(fù)用計數(shù)器273。多路復(fù)用計數(shù)器273對第1傳送控制時鐘信號RCLK1中的時鐘脈沖進行計數(shù)，并接著生成4個多路復(fù)用器計數(shù)信號MCN0～MCN3。換言之，多路復(fù)用器計數(shù)信號MCN0～MCN3響應(yīng)于第1傳送控制時鐘信號RCLK1中的4個順序的時鐘脈沖而被激活。以此方式，每個多路復(fù)用器計數(shù)信號在第1傳送控制時鐘信號RCLK1的每4個時鐘周期變?yōu)榧せ睢＠?，多路?fù)用器計數(shù)信號MCN響應(yīng)于第1傳送控制時鐘信號RCLK1的時鐘脈沖1和時鐘脈沖5而被激活，而響應(yīng)于其時鐘脈沖2和時鐘脈沖6而失活。
輸出多路復(fù)用器271響應(yīng)于第1傳送控制時鐘信號RCLK1的每第4個時鐘脈沖，以依序選擇輸出緩沖總線組RDO<31:0>、RDO<63:32>、RDO<95:64>和RDO<127:96>中的一個。此外，輸出多路復(fù)用器271的功能是通過緩沖存儲器300，從輸出緩沖總線組RDO<31:0>、RDO<63:32>、RDO<95:64>和RDO<127:96>中為外部系統(tǒng)10有選擇地提供數(shù)據(jù)。
詳細(xì)地，輸出多路復(fù)用器271響應(yīng)于多路復(fù)用器計數(shù)信號MCN0的下降沿而將數(shù)據(jù)從輸出緩沖總線組RDO<31:0>傳送至快閃緩沖總線組FBDO<31:0>。即，如圖7所示，輸出多路復(fù)用器271響應(yīng)于第1傳送控制時鐘信號RCLK1的時鐘脈沖2和時鐘脈沖6，而將數(shù)據(jù)從輸出緩沖總線組RDO<31:0>傳送至快閃緩沖總線組FBDO<31:0>。
類似地，輸出多路復(fù)用器271響應(yīng)于第1傳送控制時鐘信號RCLK1的時鐘脈沖3和時鐘脈沖7，而將數(shù)據(jù)從輸出緩沖總線組RDO<63:32>傳送至快閃緩沖總線組FBDO<31:0>。輸出多路復(fù)用器271響應(yīng)于第1傳送控制時鐘信號RCLK1的時鐘脈沖4和時鐘脈沖8，而將數(shù)據(jù)從輸出緩沖總線組RDO<95:64>傳送至快閃緩沖總線組FBDO<31:0>。而且，輸出多路復(fù)用器271響應(yīng)于第1傳送控制時鐘信號RCLK1的時鐘脈沖5和時鐘脈沖9，而將數(shù)據(jù)從輸出緩沖總線組RDO<127:96>傳送至快閃緩沖總線組FBDO<31:0>。
結(jié)果，輸出多路復(fù)用器271在80納秒(4×20內(nèi)秒)的周期內(nèi)按順序?qū)?shù)據(jù)從4個輸出緩沖總線組RDO<31:0>、RDO<63:32>、RDO<95:64>和RDO<127:96>傳送至快閃緩沖總線組FBDO<31:0>。
圖8是描繪圖3中所示的控制時鐘生成器280的框圖。如上述，第1至第n個傳送控制時鐘信號RCLK1～RCLKn是從控制時鐘生成器280生成的。參照圖8，控制時鐘生成器280包括基準(zhǔn)時鐘生成器281和周期調(diào)節(jié)器282?；鶞?zhǔn)時鐘生成器281的功能是生成第j個傳送控制時鐘信號。優(yōu)選的，數(shù)字j是(n+1)/2(如果n是奇數(shù))或n/2(如果n是偶數(shù))。在此處說明的典型的實施例中，i等于2，以使得基準(zhǔn)時鐘生成器281生成第2傳送控制時鐘信號RCLK2?；鶞?zhǔn)時鐘生成器281可以例如以環(huán)形振蕩器來實現(xiàn)。由于這樣的時鐘生成器的結(jié)構(gòu)和操作是本領(lǐng)域技術(shù)人員所熟知的，故此處不再詳細(xì)說明基準(zhǔn)時鐘生成器281。
周期調(diào)節(jié)器282改變第2傳送控制時鐘信號RCLK2的周期，并為第1和第3傳送控制時鐘信號RCLK1和RCLK3提供調(diào)節(jié)后的周期。周期調(diào)節(jié)器282包括生成第1傳送控制時鐘信號RCLK1的周期縮短塊283和生成第3傳送控制時鐘信號RCLK3的周期延長塊285。
圖9是更詳細(xì)地描述圖8中所示的周期縮短塊283的電路圖。如圖9所示，周期縮短塊283包括上升沿檢測器283a、下降沿檢測器283b和ORing(或)電路283c。
上升沿檢測器283a在檢測到第2傳送控制時鐘信號RCLK2的上升沿時生成脈沖信號。換言之，上升沿檢測器283a的輸出信號PREA的上升沿是在響應(yīng)于第2傳送控制時鐘信號RCLK2的上升沿的預(yù)定延遲時間后生成的(參見圖11的tA1)。另外，上升沿檢測器283a的輸出信號PREA的下降沿是響應(yīng)于第2傳送控制時鐘信號RCLK2的下降沿而無延遲地生成的(參見圖11的tA2)。
下降沿檢測器283b在檢測到第2傳送控制時鐘信號RCLK2的下降沿時生成脈沖信號。換言之，下降沿檢測器283b的輸出信號PREB的下降沿是在響應(yīng)于第2傳送控制時鐘信號RCLK2的下降沿的預(yù)定延遲時間后生成的(參見圖11的tB1)。另外，下降沿檢測器283b的輸出信號PREB的下降沿是響應(yīng)于第2傳送控制時鐘信號RCLK2的上升沿而無延遲地生成的(參見見圖11的tB2)。
或電路283c對上升沿和下降沿檢測器283a和283b的輸出信號PREA和PREB進行邏輯求和，并生成邏輯和作為第1傳送控制時鐘信號RCLK1。因此可以看出，第1傳送控制時鐘信號RCLK1具有第2傳送控制時鐘信號RCLK2的一半的周期，且圖11所示的第1傳送控制時鐘信號RCLK1與圖5和7中所示的相同。
圖10是描述圖8中所示的周期延長塊285的電路圖。周期延長塊285包括D觸發(fā)器285a，其在時鐘輸入端口CK處接收反相第2傳送控制時鐘信號RCLK2，并在其輸出端口DQ處生成第3傳送控制時鐘信號RCLK3。D觸發(fā)器285a接收數(shù)據(jù)輸入D1，數(shù)據(jù)輸入D1是反相第3傳送控制時鐘信號RCLK3。
因此，如圖11所示，第3傳送控制時鐘信號RCLK3響應(yīng)于第2傳送控制時鐘信號RCLK2的下降沿而重復(fù)邏輯轉(zhuǎn)換(transition)。因此可以看出，第3傳送控制時鐘信號RCLK3的周期是第2傳送控制時鐘信號RCLK2的2倍，并且圖11中所示的第3傳送控制時鐘信號RCLK3與圖5和7中所示的相同。
圖12是詳細(xì)描繪圖1的緩沖存儲器300的框圖。參照圖12，緩沖存儲器300包括第1和第2臨時存儲單元310和320、以及緩沖多路復(fù)用器330。
第1和第2臨時存儲單元310和320為主機接口400和快閃接口200并行地提供數(shù)據(jù)，其與主機總線組HDIO<15:0>的總線寬度(即16位)一致。在一個例子中，第1和第2臨時存儲單元310和320包括SRAM單元，其能夠存儲寬度與快閃總線組FDIO<15:0>的總線寬度FW一致的數(shù)據(jù)。
緩沖多路復(fù)用器330有選擇地為第1和第2臨時存儲單元310和320二者之一提供主機總線組HDIO<15:0>的數(shù)據(jù)，所述數(shù)據(jù)是從主機接口200提供的。此外，緩沖多路復(fù)用器330從第1和第2臨時存儲單元310和320為主機接口400和快閃接口200二者之一提供數(shù)據(jù)。
現(xiàn)在將說明緩沖多路復(fù)用器330的詳細(xì)操作。
緩沖多路復(fù)用器330通過主機緩沖總線組HBDI<15:0>從主機接口400接收數(shù)據(jù)。被施加到其上的主機接口400的數(shù)據(jù)由第1和第2存儲使能信號CSL和CSM有選擇地提供給第1和第2臨時存儲單元310和320中的一個。換言之，當(dāng)?shù)?存儲使能信號CSL激活時，主機接口400的數(shù)據(jù)通過第1SRAM存儲總線組SDIL<15:0>而被傳送至第1臨時存儲單元310。當(dāng)?shù)?存儲使能信號CSM激活時，主機接口400的數(shù)據(jù)通過第2SRAM存儲總線組SDIM<15:0>而被傳送至第2臨時存儲單元320。
從快閃接口200提供的快閃緩沖總線組FBDO<31:0>的數(shù)據(jù)作為其各包含16位的兩部分而被存儲于第1和第2臨時存儲單元310和320。
此外，緩沖多路復(fù)用器330通過第1和第2SRAM輸出總線組SDOL<15:0>和SDOM<15:0>分別從第1和第2臨時存儲單元310和320接收數(shù)據(jù)。第1和第2臨時存儲單元310和320的數(shù)據(jù)在數(shù)據(jù)輸入操作期間被提供給緩沖快閃總線組BFDI<31:0>，并在數(shù)據(jù)輸出操作期間被提供給緩沖主機總線組BHDOM<15:0>和BHDOL<15:0>。
這樣，緩沖存儲器300能夠與快閃接口200并行地收發(fā)32位數(shù)據(jù)。緩沖存儲器300也從主機接口400并行地接收16位數(shù)據(jù)，并向主機接口400并行地發(fā)送32位數(shù)據(jù)。
圖13是詳細(xì)描繪圖1中的主機接口400的框圖。參照圖13，主機接口400包括芯片選擇多路復(fù)用器410、主機輸出多路復(fù)用器420和主機輸入/輸出緩沖器430。
芯片選擇多路復(fù)用器410響應(yīng)于預(yù)定的選擇地址ADD0，而通過對由外部系統(tǒng)10提供的芯片使能信號CS進行去多路復(fù)用而生成第1和第2存儲使能信號CSL和CSM。第1和第2存儲使能信號CSL和CSM被施加到緩沖多路復(fù)用器330，其每個控制第1和第2臨時存儲單元310和320的選擇。
主機輸出多路復(fù)用器420響應(yīng)于選擇地址ADD0，而選擇由第1和第2臨時存儲單元310和320提供的數(shù)據(jù)組中的一個。由主機輸出多路復(fù)用器420選擇的數(shù)據(jù)組通過公共輸出總線組BDO<15:0>而被傳送至外部系統(tǒng)10。
主機輸入/輸出緩沖器430對從外部系統(tǒng)10通過主機總線組HDIO<15:0>而提供的數(shù)據(jù)做緩沖，然后為緩沖存儲器300提供緩沖后的數(shù)據(jù)。主機輸入/輸出緩沖期器430還對緩沖存儲器300的數(shù)據(jù)做緩沖，該數(shù)據(jù)是通過公共輸出總線組BDO<15:0>而提供的，然后將緩沖后的數(shù)據(jù)通過主機總線組HIO<15:0>而提供給外部系統(tǒng)。
通過上述主機接口400，外部系統(tǒng)10的例如16位數(shù)據(jù)的n位數(shù)據(jù)可與數(shù)據(jù)存儲裝置進行并行的收發(fā)(發(fā)送和/或接收)。
通過對本發(fā)明的優(yōu)選實施例的更具體的說明，本發(fā)明的上述和其他目的、特性和優(yōu)點將會變得清楚，如附圖中所描繪的那樣，其中不同視圖中相同的附圖標(biāo)記指代相同部件。附圖不必要按比例，而是將重點放在描繪本發(fā)明的原理上。
作為一個例子，本發(fā)明的實施例通過緩沖存儲器而在快閃存儲器和外部系統(tǒng)間實現(xiàn)數(shù)據(jù)收發(fā)操作。但是應(yīng)當(dāng)理解，即使沒有緩沖存儲器，這樣的數(shù)據(jù)收發(fā)操作也可在快閃存儲器和外部系統(tǒng)間實現(xiàn)。
如前所述，根據(jù)本發(fā)明的快閃存儲器數(shù)據(jù)存儲裝置包括多級快閃輸入緩沖器，其中數(shù)據(jù)總線的寬度逐漸增大，且控制時鐘的周期逐漸延長。例如，此構(gòu)造使得16位數(shù)據(jù)在20納秒的周期內(nèi)被收發(fā)，同時許可在80納秒的周期對嵌入的快閃存儲器進行128位數(shù)據(jù)的并行訪問操作。因此，本發(fā)明有利于改進外部系統(tǒng)和嵌入在快閃存儲器數(shù)據(jù)存儲裝置中的快閃存儲器間的數(shù)據(jù)傳送速度(或數(shù)據(jù)速率)。
對相關(guān)申請的交叉引用該美國非臨時專利申請要求在35U.S.C.§119下關(guān)于2004年12月17日提交的韓國專利申請2004-0107676的優(yōu)先權(quán)，其全部內(nèi)容通過參照而被包含于此。
權(quán)利要求
1.一種快閃存儲器數(shù)據(jù)存儲裝置，其通過主機總線組與外部系統(tǒng)并行地收發(fā)數(shù)據(jù)，包括快閃存儲器，通過快閃總線組收發(fā)數(shù)據(jù)，所述快閃總線組的總線寬度(FW)比所述主機總線組的總線寬度(HW)更大，其中所述總線寬度表示響應(yīng)于同一時鐘信號而并行地收發(fā)數(shù)據(jù)的總線的線數(shù)；以及快閃接口，控制所述快閃總線組和所述主機總線組間的數(shù)據(jù)傳輸操作，其中所述快閃接口包括第1至第n個快閃輸入緩沖器，其響應(yīng)于第1至第n個傳送控制時鐘信號，而在級中地將數(shù)據(jù)傳送至所述主機總線組，這里n≥2，以及其中第i個快閃輸入緩沖器，這里2≤i≤n，通過第i個輸入緩沖總線組而提供數(shù)量至少為Ni的數(shù)據(jù)，其中每個第i個輸入緩沖總線組的總線寬度(IBWi)都比每個第(i-1)個輸入緩沖總線組的總線寬度(IBWi-1)更寬，其中第i個傳送控制時鐘信號的周期(Ti)比第(i-1)個傳送控制時鐘信號的周期(Ti-1)更長，且其中通過將FW除以IBW而得到Ni。
2.根據(jù)權(quán)利要求1所述的快閃存儲器數(shù)據(jù)存儲裝置，其中所述總線寬度(IBWi)是所述總線寬度(IBWi-1)的2倍。
3.根據(jù)權(quán)利要求2所述的快閃存儲器數(shù)據(jù)存儲裝置，其中所述周期(Ti)是所述周期(Ti-1)的2倍。
4.根據(jù)權(quán)利要求3所述的快閃存儲器數(shù)據(jù)存儲裝置，其中所述快閃接口還包括提供所述第1至第n個傳送控制時鐘信號的控制時鐘生成器。
5.根據(jù)權(quán)利要求4所述的快閃存儲器數(shù)據(jù)存儲裝置，其中所述控制時鐘生成器包括基準(zhǔn)時鐘生成器，提供第j個傳送控制時鐘信號；以及周期調(diào)節(jié)器，其改變第j個傳送控制時鐘信號的周期，并提供第1至第n個傳送控制時鐘信號，其中，當(dāng)n是奇數(shù)時，j是(n+1)/2，而當(dāng)n是偶數(shù)時，j是n/2。
6.根據(jù)權(quán)利要求1所述的快閃存儲器數(shù)據(jù)存儲裝置，其中所述第i個快閃輸入緩沖器包括數(shù)量為Ni的第i個數(shù)據(jù)鎖存器，其每Ni個脈沖即響應(yīng)于第i個傳送控制時鐘信號中的順序時鐘脈沖而為每個第i個輸入緩沖總線組提供數(shù)據(jù)。
7.根據(jù)權(quán)利要求6所述的快閃存儲器數(shù)據(jù)存儲裝置，其中第i個快閃輸入緩沖器還包括第i個鎖存器選擇計數(shù)器，其除了在i是n的情形以外，都要對第i個傳送控制時鐘信號中的時鐘脈沖進行計數(shù)，并提供數(shù)量為Ni的第i個鎖存器計數(shù)信號，其控制第i個數(shù)據(jù)鎖存器的數(shù)據(jù)傳送操作。
8.根據(jù)權(quán)利要求1所述的快閃存儲器數(shù)據(jù)存儲裝置，其中所述快閃接口還包括輸出緩沖器，其響應(yīng)于第n個傳送控制時鐘信號，而將數(shù)量為Ni的數(shù)據(jù)從快閃存儲器傳送至輸出緩沖總線組；以及輸出多路復(fù)用器，其每Ni個脈沖即響應(yīng)于第1傳送控制時鐘信號中的時鐘脈沖而依序選擇所述輸出緩沖總線組中的一個，并從所選的輸出緩沖總線組中為所述外部系統(tǒng)提供數(shù)據(jù)。
9.根據(jù)權(quán)利要求8所述的快閃存儲器數(shù)據(jù)存儲裝置，其中所述輸出多路復(fù)用器包括輸出多路復(fù)用器，依序選擇Ni個輸出緩沖總線組中的一個；以及多路復(fù)用計數(shù)器，其對第1傳送控制時鐘信號中的時鐘脈沖進行計數(shù)，并提供數(shù)量為Ni的多路復(fù)用器計數(shù)信號，所述多路復(fù)用器計數(shù)信號選擇輸出緩沖總線組。
10.一種快閃存儲器數(shù)據(jù)存儲裝置，其通過主機總線組與外部系統(tǒng)并行地收發(fā)數(shù)據(jù)，包括快閃存儲器，通過快閃總線組收發(fā)數(shù)據(jù)，所述快閃總線組的總線寬度(FW)比所述主機總線組的總線寬度(HW)更大，其中所述總線寬度表示響應(yīng)于同一時鐘信號而并行地收發(fā)數(shù)據(jù)的總線的線數(shù)；緩沖存儲器，臨時存儲被傳送的數(shù)據(jù)；主機接口，控制所述主機總線組和所述緩沖存儲器間的數(shù)據(jù)傳輸；以及快閃接口，控制所述快閃總線組和所述緩沖存儲器間的數(shù)據(jù)傳輸，其中所述快閃接口包括第1至第n個快閃輸入緩沖器，所述快閃輸入緩沖器響應(yīng)于第1至第n個傳送控制時鐘信號而在級中(in stage)地將數(shù)據(jù)傳送至所述主機總線組，這里n≥2，而且其中第i個快閃輸入緩沖器，這里2≤i≤n，通過第i個輸入緩沖總線組而提供數(shù)量至少為Ni的數(shù)據(jù)，其中每個第i個輸入緩沖總線組的總線寬度(IBWi)都比每個第(i-1)個輸入緩沖總線組的總線寬度(IBWi-1)更寬，其中第i個傳送控制時鐘信號的周期(Ti)比第(i-1)個傳送控制時鐘信號的周期(Ti-1)更長，而且其中通過將FW除以IBW而得到Ni。
11.根據(jù)權(quán)利要求10所述的快閃存儲器數(shù)據(jù)存儲裝置，其中所述緩沖存儲器包括第1和第2臨時存儲單元，其每個與所述主機接口和所述快閃接口收發(fā)由所述主機總線組的總線寬度構(gòu)成的數(shù)據(jù)；以及緩沖多路復(fù)用器，其為所述第1和第2臨時存儲單元二者之一提供來自所述主機接口的所述主機總線組的數(shù)據(jù)，并為所述主機接口和所述快閃接口二者之一提供來自所述第1和第2臨時存儲單元的數(shù)據(jù)。
12.根據(jù)權(quán)利要求11所述的快閃存儲器數(shù)據(jù)存儲裝置，其中所述每個第1和第2臨時存儲單元包括存儲具有快閃總線組的總線寬度(FW)的數(shù)據(jù)的SRAM。
13.根據(jù)權(quán)利要求12所述的快閃存儲器數(shù)據(jù)存儲裝置，其中所述主機接口包括芯片選擇多路復(fù)用器，其通過響應(yīng)于選擇地址、控制要被從所述外部系統(tǒng)提供給所述第1臨時存儲單元的數(shù)據(jù)的第1存儲使能信號、控制要被從所述外部系統(tǒng)提供給所述第2臨時存儲單元的數(shù)據(jù)的第2存儲使能信號，而對從所述外部系統(tǒng)提供的芯片使能信號進行去多路復(fù)用，來為緩沖多路復(fù)用器提供第1和第2存儲使能信號。
14.根據(jù)權(quán)利要求13所述的快閃存儲器數(shù)據(jù)存儲裝置，其中所述主機接口還包括主機輸出多路復(fù)用器，所述主機輸出多路復(fù)用器選擇從所述第1和第2臨時存儲單元提供的數(shù)據(jù)組之一，并為所述外部系統(tǒng)提供所選擇的數(shù)據(jù)組。
全文摘要
在快閃存儲器數(shù)據(jù)存儲裝置中，嵌入了多級快閃輸入緩沖單元，其中數(shù)據(jù)總線的寬度逐漸擴大，且控制時鐘的周期被逐漸延長。在一個例子中，該快閃存儲器數(shù)據(jù)存儲裝置使得其嵌入的快閃存儲器在80納秒的周期內(nèi)被并行地以128位數(shù)據(jù)來訪問，同時在20納秒的周期期間與外部系統(tǒng)并行地進行16位數(shù)據(jù)的通信。該快閃存儲器數(shù)據(jù)存儲裝置改進了快閃存儲器和緩沖存儲器間的數(shù)據(jù)速率，結(jié)果導(dǎo)致快閃存儲器和外部系統(tǒng)間數(shù)據(jù)速率的顯著提升。
文檔編號G11C16/06GK1790548SQ20051011843
公開日2006年6月21日 申請日期2005年10月28日 優(yōu)先權(quán)日2004年12月17日
發(fā)明者樸砇建, 李鎮(zhèn)旭 申請人:三星電子株式會社