專利名稱：測試內(nèi)嵌多塊非易失存儲器的系統(tǒng)整合芯片的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路測試方法，特別是涉及一種測試系統(tǒng)整合芯片的方法。
背景技術(shù)：
當系統(tǒng)整合芯片(SOC)內(nèi)嵌入多塊同類型的非易失存儲器(NVM)時，為實現(xiàn)對多塊NVM的測試，目前通常使用的方法是，采用一套測試接口復(fù)用，通過多塊NVM的分時管腳復(fù)用控制，實現(xiàn)多塊NVM的分時測試。
該方案雖然通過管腳復(fù)用解決了多塊NVM的可測性，但是由于多塊NVM的測試是分時進行的，測試時間接近多塊NVM測試時間的倍乘，而NVM具有擦/寫時間長的特點，對NVM的擦/寫時間往往是芯片測試時間的構(gòu)成主體，因此測試時間長，測試成本高。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問題是提供一種節(jié)省測試時間和測試成本的測試內(nèi)嵌多塊非易失存儲器的系統(tǒng)整合芯片的方法。
為解決上述技術(shù)問題，本發(fā)明測試內(nèi)嵌多塊非易失存儲器的系統(tǒng)整合芯片的方法使用一套測試接口，在系統(tǒng)整合芯片中內(nèi)置多塊非易失存儲器分時復(fù)用測試管腳模式和多塊非易失存儲器擦/寫同時操作模式，通過模式選擇，同時進行對多塊NVM的擦/寫操作，分時進行對多塊NVM的讀操作。
本發(fā)明提供的測試方法無需增加測試接口，可同時對多塊NVM進行擦/寫操作，從而大大節(jié)省測試時間和測試成本。


圖1是本發(fā)明的模式控制示意圖；圖2是本發(fā)明的一個實施例，該實施例中SOC包含兩塊NVM。
具體實施例方式
下面結(jié)合附圖對本發(fā)明作進一步詳細的說明。
圖1是本發(fā)明的模式控制示意圖。本發(fā)明在SOC中內(nèi)置兩個測試模式，即，多塊非易失存儲器分時復(fù)用測試管腳模式和多塊非易失存儲器擦/寫同時操作模式，模式之間的切換通過模式信號進行控制。
上述兩個模式詳述如下多塊NVM分時復(fù)用測試管腳的模式。通過模式信號的控制，使芯片進入分時復(fù)用管腳模式，并通過NVM的選擇位，實現(xiàn)多塊NVM的接口在一套芯片管腳上的信號復(fù)用，從而可以在一個時間內(nèi)對任何一塊NVM進行單獨的讀/寫/擦等測試。
多塊NVM的擦/寫同時操作模式。由于在測試過程中對同類型的每一塊NVM的測試方法和流程是相同的，對擦和寫動作而言，它們使用相同的測試向量激勵。因此通過模式信號的選擇，使芯片進入多塊NVM的擦/寫同時操作模式，這樣多塊NVM接口同時連接到芯片的測試管腳上。在測試中，對測試管腳施加的測試向量會同時傳輸給多塊NVM，完成擦/寫操作。必須注意的是，同時操作的模式不適用于讀操作，否則會出現(xiàn)輸出沖突的問題。
在測試中，當進行擦/寫項目的測試時，選擇多塊NVM的擦/寫同時操作模式，在芯片的測試接口上施加測試向量，完成擦/寫測試項目。當需要對NVM進行讀取測試時，選擇多塊NVM分時復(fù)用管腳模式，并逐一選擇要操作的NVM，在測試接口上施加讀命令向量，完成每一塊NVM的讀取測試。
本發(fā)明提供的測試方法在不影響可測性的前提下，擦/寫同時操作的設(shè)計和測試方法節(jié)省了大量測試時間，大大降低了測試成本。圖2所示是本發(fā)明的一個的實施例，該實施例中SOC內(nèi)嵌兩塊NVM，由于NVM的測試時間主要消耗在擦/寫操作上，因此，本實施例測試時間可以降低為接近原來的1/2。
權(quán)利要求
1.一種測試內(nèi)嵌多塊非易失存儲器的系統(tǒng)整合芯片的方法，其特征是，使用一套測試接口，對多塊非易失存儲器的擦/寫操作同時進行，對多塊非易失存儲器的讀操作分時進行。
2.根據(jù)權(quán)利要求1所述的測試內(nèi)嵌多塊非易失存儲器的系統(tǒng)整合芯片的方法，其特征是，系統(tǒng)整合芯片中內(nèi)置多塊非易失存儲器分時復(fù)用測試管腳模式和多塊非易失存儲器擦/寫同時操作模式。
3.根據(jù)權(quán)利要求2所述的測試內(nèi)嵌多塊非易失存儲器的系統(tǒng)整合芯片的方法，其特征是，當進行擦/寫項目的測試時，選擇所述多塊非易失存儲器擦/寫同時操作模式，在所述測試接口上施加測試向量，同時對多塊非易失存儲器完成所述擦/寫操作；當需要對非易失存儲器進行讀取測試時，選擇所述多塊非易失存儲器分時復(fù)用測試管腳模式，并逐一選擇要操作的非易失存儲器，在所述測試接口上施加讀命令向量，分時完成對每一塊非易失存儲器的所述讀操作。
4.根據(jù)權(quán)利要求3所述的測試內(nèi)嵌多塊非易失存儲器的系統(tǒng)整合芯片的方法，其特征是，通過模式信號的控制選擇所述多塊非易失存儲器分時復(fù)用測試管腳模式或所述多塊非易失存儲器擦/寫同時操作模式。
5.根據(jù)權(quán)利要求3所述的測試內(nèi)嵌多塊非易失存儲器的系統(tǒng)整合芯片的方法，其特征是，對多塊非易失存儲器激勵所述擦/寫操作使用的所述測試向量是相同的。
全文摘要
本發(fā)明公開了一種測試內(nèi)嵌多塊非易失存儲器的系統(tǒng)整合芯片的方法，使用一套測試接口，在系統(tǒng)整合芯片中內(nèi)置多塊非易失存儲器分時復(fù)用測試管腳模式和多塊非易失存儲器擦/寫同時操作模式，通過模式選擇，同時進行對多塊非易失存儲器的擦/寫操作，分時進行對多塊非易失存儲器的讀操作。本發(fā)明提供的方法可大大節(jié)省內(nèi)嵌多塊非易失存儲器的系統(tǒng)整合芯片的測試時間和測試成本。
文檔編號G11C29/56GK1979685SQ20051011117
公開日2007年6月13日 申請日期2005年12月6日 優(yōu)先權(quán)日2005年12月6日
發(fā)明者曾志敏, ?？Ｖ?申請人:上海華虹Nec電子有限公司