專利名稱：：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及本身具有非易失性存儲(chǔ)元件的邏輯電路的半導(dǎo)體器件。
背景技術(shù)：
：近年來，開發(fā)了許多將大規(guī)模的邏輯電路和微計(jì)算機(jī)等非易失性的存儲(chǔ)核布局在同一芯片上的系統(tǒng)LSI。為了以低成本實(shí)現(xiàn)多功能，通過在一個(gè)芯片中裝載各種各樣的功能塊，減少組裝芯片的個(gè)數(shù)并削減成本的方法是有效的。此外，近年來在LSI內(nèi)部存儲(chǔ)程序和代碼的必要性、存儲(chǔ)密碼等絕密信息的必要性日益增多。例如，如圖1A所示，在LSI內(nèi)部包括具有非易失性存儲(chǔ)元件1的存儲(chǔ)部2和輸入輸出部4，使非易失性存儲(chǔ)元件1保持絕密信息。在將這些數(shù)據(jù)存儲(chǔ)在單體的閃存存儲(chǔ)器等非易失性存儲(chǔ)器中時(shí)，通過對商品進(jìn)行分解而能夠容易地解讀這類數(shù)據(jù)。為了防止這樣的數(shù)據(jù)的泄露，采用將非易失性存儲(chǔ)器和微計(jì)算機(jī)等混裝的方法，或者采用將多個(gè)芯片收容在一個(gè)封裝中的多芯片封裝的方法，獲得將非易失性存儲(chǔ)器和邏輯電路一體化的方法。最近，通過這樣使非易失性存儲(chǔ)器不以單獨(dú)方式露出，從而難以解讀數(shù)據(jù)。而且，在非易失性存儲(chǔ)器的數(shù)據(jù)的輸入輸出上設(shè)置限制，通過在沒有存取權(quán)限的情況下不能進(jìn)行數(shù)據(jù)的讀取和寫入地進(jìn)行限制，提高數(shù)據(jù)的防篡改性。作為實(shí)施這樣的對存儲(chǔ)器的存取限制的LSI的例子，可列舉(日本)特開2000-215108號(hào)公報(bào)等中公開的例子。圖1中示出在特開2000-215108號(hào)公報(bào)中公開的半導(dǎo)體器件。在該圖中，只在從閃存存儲(chǔ)器6讀取的代碼和從外部輸入的代碼一致的情況下，通過三態(tài)緩沖器4g可進(jìn)行閃存存儲(chǔ)器6的讀取。這里，為了讀取非易失性存儲(chǔ)器的數(shù)據(jù)而具有基于存取權(quán)的認(rèn)證功能。這樣，在讀取以往的系統(tǒng)LSI的內(nèi)置的存儲(chǔ)器時(shí)，需要特殊的命令或特殊的操作，沒有權(quán)利的人難以進(jìn)行非法讀取。但是，近年來，如果使用在半導(dǎo)體器件的故障分析等中采用的探針等，可以監(jiān)視數(shù)據(jù)總線，根據(jù)由此獲得的信息，可解讀存儲(chǔ)器的數(shù)據(jù)。今后，隨著這樣的分析裝置、分析技術(shù)的發(fā)展，可能造成濫用這種技術(shù)的犯罪行為。特別是近年來在IC卡等中裝載電子貨幣功能，如果密碼等信息被泄露，則成為大問題。今后，需要對從外部的非法的數(shù)據(jù)分析的防篡改性高的信息保護(hù)功能。
發(fā)明內(nèi)容本發(fā)明的目的在于提供一種將信息存儲(chǔ)在半導(dǎo)體器件內(nèi)的存儲(chǔ)區(qū)，并且該信息不泄露到外部的防篡改性高的半導(dǎo)體器件。為了實(shí)現(xiàn)上述目的的本發(fā)明的半導(dǎo)體器件，其作為一個(gè)功能塊包括存儲(chǔ)數(shù)據(jù)的非易失性的存儲(chǔ)單元；采用存儲(chǔ)單元中存儲(chǔ)的數(shù)據(jù)和從外部輸入的數(shù)據(jù)進(jìn)行運(yùn)算的運(yùn)算單元；以及輸出所述運(yùn)算單元的運(yùn)算結(jié)果的輸出單元，所述存儲(chǔ)單元的輸出線僅連接到所述運(yùn)算單元。根據(jù)這種結(jié)構(gòu)，存儲(chǔ)單元中存儲(chǔ)的信息只被輸出到運(yùn)算單元，存儲(chǔ)單元2中存儲(chǔ)的信息沒有被輸出到外部的路徑，運(yùn)算部件的運(yùn)算結(jié)果被輸出到外部?？梢员苊夥且资源鎯?chǔ)元件中存儲(chǔ)的信息原封不動(dòng)地輸出到外部。此外，由于存儲(chǔ)單元中存儲(chǔ)的信息僅連接到運(yùn)算單元，所以即使用探針非法地解讀數(shù)據(jù)，也不能如監(jiān)視數(shù)據(jù)總線那樣簡單地讀出，所以防篡改性高。這里，所述半導(dǎo)體器件也可以將一個(gè)所述存儲(chǔ)單元和一個(gè)所述運(yùn)算單元形成對，并包括多個(gè)對，所述輸出單元輸出基于多個(gè)運(yùn)算單元的運(yùn)算結(jié)果的輸出信號(hào)。此外，也可以將所述多個(gè)對在功能塊內(nèi)被隨機(jī)地配置。根據(jù)這種結(jié)構(gòu)，通過分散配置，將密鑰信息等機(jī)密信息存儲(chǔ)在隨機(jī)配置的存儲(chǔ)單元中，從而不能知道信息的存儲(chǔ)部位和其排列方法。這里，所述存儲(chǔ)單元也可以具有用于存儲(chǔ)數(shù)據(jù)的非易失性存儲(chǔ)元件、以及保持該數(shù)據(jù)的觸發(fā)電路。通過將所述非易失性存儲(chǔ)元件連接到所述觸發(fā)電路的數(shù)據(jù)保持部，還可將觸發(fā)電路的數(shù)據(jù)存儲(chǔ)在非易失性存儲(chǔ)元件中。這里，所述運(yùn)算單元也可以是組合電路。此外，所述運(yùn)算單元也可以具有“與”電路、“或”電路、“異或”電路和“非”電路的組合。根據(jù)這種結(jié)構(gòu)，由按照輸入狀態(tài)而進(jìn)行輸出變化的組合電路構(gòu)成，將其一部分信息存儲(chǔ)在非易失性存儲(chǔ)元件中，從而保持組合電路的輸出，并可用已存儲(chǔ)的信息進(jìn)行運(yùn)算。這里，所述運(yùn)算單元也可以是順序電路。根據(jù)這種結(jié)構(gòu)，通過將順序電路的一部分信息存儲(chǔ)在非易失性存儲(chǔ)元件中，可保持某個(gè)時(shí)刻的電路狀態(tài)。這里，也可以是屬于所述多個(gè)對的多個(gè)存儲(chǔ)單元存儲(chǔ)密鑰信息，屬于所述多個(gè)對的多個(gè)運(yùn)算單元形成加密或解密電路(解碼電路)。根據(jù)這種結(jié)構(gòu)，通過將加密處理用的密鑰信息存儲(chǔ)在隨機(jī)配置的非易失性存儲(chǔ)元件中，只輸出對輸入的數(shù)據(jù)的處理結(jié)果，從而可以隱藏密鑰信息。這種情況下，由于密鑰信息被預(yù)先存儲(chǔ)在分散的存儲(chǔ)單元中，所以不需要從外部輸入，此外，密鑰信息本身不被輸出到外部，所以在輸出單元不呈現(xiàn)密鑰信息。因此，可保護(hù)信息，避免以監(jiān)視輸出單元來盜取密鑰信息的方法來獲得信息。這里，也可以是屬于所述多個(gè)對的多個(gè)存儲(chǔ)單元存儲(chǔ)認(rèn)證信息，屬于所述多個(gè)對的多個(gè)運(yùn)算單元形成認(rèn)證電路。根據(jù)這種結(jié)構(gòu)，可以在分散的存儲(chǔ)單元中隱藏認(rèn)證信息。這里，也可以是屬于所述多個(gè)對的多個(gè)運(yùn)算單元形成比較電路，屬于所述多個(gè)對的多個(gè)存儲(chǔ)單元存儲(chǔ)作為比較基準(zhǔn)的基準(zhǔn)信息，所述輸出單元輸出比較電路的比較結(jié)果。根據(jù)這種結(jié)構(gòu)，可以在分散的存儲(chǔ)單元中隱藏認(rèn)證信息。這里，也可以是所述存儲(chǔ)單元包含強(qiáng)電介質(zhì)電容器。根據(jù)這種結(jié)構(gòu)，可以減小非易失性存儲(chǔ)元件的單元尺寸，可更容易地隨機(jī)配置。這里，也可以是所述存儲(chǔ)單元是磁調(diào)制型存儲(chǔ)器、相變化型存儲(chǔ)器、電阻變化存儲(chǔ)器和使用浮置柵電極的可電改寫的存儲(chǔ)器的其中之一。這里，也可以將所述運(yùn)算單元緊靠所述存儲(chǔ)單元來配置。根據(jù)這種結(jié)構(gòu)，由于從存儲(chǔ)單元輸出的數(shù)據(jù)的布線距離短(例如在設(shè)計(jì)最小尺寸的100倍以內(nèi))，所以難以觸及探針。此外，為了實(shí)現(xiàn)上述目的，本發(fā)明的一種半導(dǎo)體器件是可重構(gòu)的半導(dǎo)體器件，它包括規(guī)則排列的可編程的多個(gè)運(yùn)算元件；以及控制電路，可進(jìn)行再編程，以便將在所述多個(gè)運(yùn)算元件中具有隨機(jī)位置關(guān)系的運(yùn)算元件組成的第1運(yùn)算元件組中被編程的電路功能，移動(dòng)到至少一部分運(yùn)算元件具有與第1運(yùn)算元件組不同的隨機(jī)位置關(guān)系的運(yùn)算元件組成的第2運(yùn)算元件組中。根據(jù)這種結(jié)構(gòu)，由于電路功能被形成在具有隨機(jī)位置關(guān)系的第1和第2運(yùn)算元件組中，所以通過探針而非法地解讀數(shù)據(jù)的危險(xiǎn)性低。而且，控制電路進(jìn)行再編程，以將被編程的電路功能從第1運(yùn)算元件組移動(dòng)到第2運(yùn)算單元組，所以可以使數(shù)據(jù)的存儲(chǔ)位置不固定，提高數(shù)據(jù)的隱藏性。由此，難以通過探針而非法地解讀數(shù)據(jù)，其結(jié)果，可以提高信息不泄露到外部的防篡改性。這里，也可以是所述控制電路在每個(gè)‘預(yù)定期間’將具有當(dāng)前電路功能的運(yùn)算元件組作為第1運(yùn)算元件組，而重構(gòu)第2運(yùn)算元件組。而‘所述預(yù)定期間是一定時(shí)間，也可以是所述半導(dǎo)體器件接受一定次數(shù)的存取的期間’。根據(jù)這種結(jié)構(gòu)，可以‘按每個(gè)預(yù)定期間’來變更電路功能的構(gòu)成配置，可以明顯地提高數(shù)據(jù)的隱藏性。這里，也可以是所述各運(yùn)算元件具有可編程的運(yùn)算電路；將其他運(yùn)算元件可編程地連接的連接電路；以及保持用于對運(yùn)算元件進(jìn)行編程的構(gòu)成數(shù)據(jù)的非易失性存儲(chǔ)元件組，所述控制電路對屬于第1和第2運(yùn)算元件組的運(yùn)算元件的構(gòu)成數(shù)據(jù)進(jìn)行更新。這里，也可以是所述構(gòu)成數(shù)據(jù)包含用于指定運(yùn)算電路的運(yùn)算的運(yùn)算數(shù)據(jù)、以及指定基于連接電路的連接的連接數(shù)據(jù)。根據(jù)這種結(jié)構(gòu)，由于構(gòu)成數(shù)據(jù)本身也被以隨機(jī)的位置關(guān)系來配置，所以更難以通過非法的數(shù)據(jù)分析來解讀構(gòu)成數(shù)據(jù)。這里，也可以是所述非易失性存儲(chǔ)元件是強(qiáng)電介質(zhì)電容元件。根據(jù)這種結(jié)構(gòu)，作為所述非易失性存儲(chǔ)元件，通過采用具有強(qiáng)電介質(zhì)電容器的強(qiáng)電介質(zhì)存儲(chǔ)單元，可以減小非易失性存儲(chǔ)元件的單元尺寸，在分散配置在邏輯電路中的情況下具有優(yōu)勢。特別是作為非易失性存儲(chǔ)元件，采用以電極插入強(qiáng)電介質(zhì)膜的結(jié)構(gòu)的強(qiáng)電介質(zhì)電容器，通過強(qiáng)電介質(zhì)的分極來存儲(chǔ)數(shù)據(jù)的情況下，強(qiáng)電介質(zhì)電容器的制造工序與CMOS制造工序的親和性高，所以可在普通的CMOS晶體管中混裝強(qiáng)電介質(zhì)電容器。此外，CMOS庫等可以照樣靈活使用，設(shè)計(jì)的自由度高。這里，所述運(yùn)算元件也可以包括保持特定的數(shù)據(jù)的非易失性存儲(chǔ)元件；以及連接到非易失性存儲(chǔ)元件、保持所述特定數(shù)據(jù)的觸發(fā)元件。根據(jù)這種結(jié)構(gòu)，由于需要隱藏性的特定數(shù)據(jù)的所在部位隨機(jī)地分散，所以難以進(jìn)行非法的數(shù)據(jù)分析。這里，所述特定數(shù)據(jù)是加密密鑰的部分?jǐn)?shù)據(jù)，第1及第2元件組都保持加密密鑰，并構(gòu)成加密或解密電路就可以。根據(jù)這種結(jié)構(gòu)，可以保護(hù)加密或解密電路使用的加密密鑰被非法地?cái)?shù)據(jù)解讀。這里，所述特定數(shù)據(jù)是認(rèn)證數(shù)據(jù)的部分?jǐn)?shù)據(jù)，第1及第2元件組都保持認(rèn)證數(shù)據(jù)并構(gòu)成認(rèn)證電路就可以。根據(jù)這種結(jié)構(gòu)，可以保護(hù)認(rèn)證數(shù)據(jù)不被非法地?cái)?shù)據(jù)解讀。此外，本發(fā)明的重構(gòu)成方法，被用于具有運(yùn)算元件的排列的可重構(gòu)的半導(dǎo)體器件，所述運(yùn)算元件具有非易失性存儲(chǔ)元件，該方法包括所述半導(dǎo)體器件具有規(guī)則排列的可編程的多個(gè)運(yùn)算元件，在控制電路中，確定由具有排列中的隨機(jī)位置關(guān)系的運(yùn)算元件組成的第1運(yùn)算元件組構(gòu)成的電路功能的步驟；以及在控制電路中，將確定的電路功能移動(dòng)到由至少一部分運(yùn)算元件具有與第1運(yùn)算元件組不同的隨機(jī)位置關(guān)系的運(yùn)算元件組成的第2運(yùn)算元件組的步驟。此外，本發(fā)明的編程方法，用于對包括了運(yùn)算元件排列的可重構(gòu)的半導(dǎo)體器件進(jìn)行編程，所述運(yùn)算元件具有非易失性存儲(chǔ)元件，該方法包括從運(yùn)算元件的排列中選擇具有隨機(jī)位置關(guān)系的運(yùn)算元件組成的運(yùn)算元件組的選擇步驟；以及在被選擇的運(yùn)算元件組中對電路功能進(jìn)行編程的步驟。如以上那樣，根據(jù)本發(fā)明的半導(dǎo)體器件，通過對于特別重要的數(shù)據(jù)存儲(chǔ)在分散配置于半導(dǎo)體器件中的非易失的存儲(chǔ)單元中，可以獲得安全性非常高的數(shù)據(jù)保管的明顯效果。此外，電路功能以零散在運(yùn)算元件的排列中那樣來配置，所以數(shù)據(jù)被分散配置，難以判別數(shù)據(jù)的存在部位，難以進(jìn)行數(shù)據(jù)的非法解讀。與以往的將存儲(chǔ)核集中在與邏輯電路不同的區(qū)域的方式相比，可高速地進(jìn)行數(shù)據(jù)的保存、讀取動(dòng)作。此外，處理數(shù)據(jù)的范圍為局部的情況下，不需要如通常那樣從存儲(chǔ)核區(qū)通過數(shù)據(jù)線等將數(shù)據(jù)在芯片內(nèi)部引回，僅在使用數(shù)據(jù)的邏輯電路周圍實(shí)施布線就可以，所以難以進(jìn)行數(shù)據(jù)的位置確定，數(shù)據(jù)泄露的危險(xiǎn)性低。此外，通過形成由程序能夠變更邏輯電路的構(gòu)成的FPGA(FieldProgrammableGateArray)那樣的電路，成為更靈活的電路構(gòu)成，如果不解讀程序，數(shù)據(jù)的存儲(chǔ)部位也難以確定。此外，如果在程序的存儲(chǔ)中使用強(qiáng)電介質(zhì)存儲(chǔ)器，則可以相鄰邏輯部分來設(shè)置存儲(chǔ)器，通過使用閃存存儲(chǔ)器等外裝存儲(chǔ)器，大幅度地減少程序被解讀的危險(xiǎn)性。本申請的有關(guān)技術(shù)背景的詳細(xì)信息在此引用2004年9月3日公開的日本專利申請No.2004-257556和2004年9月3日公開的日本專利申請No.2004-257555，以供參照。本發(fā)明的上述和其他目的、優(yōu)點(diǎn)和特征通過結(jié)合說明本發(fā)明的特定實(shí)施方式的附圖的以下論述會(huì)更明確。在附圖中圖1A是表示以往的半導(dǎo)體器件的構(gòu)成的方框圖。圖1B是表示以往的半導(dǎo)體器件的結(jié)構(gòu)的方框圖。圖2是表示本發(fā)明實(shí)施方式1的半導(dǎo)體器件中的邏輯電路塊的結(jié)構(gòu)的方框圖。圖3是表示實(shí)施方式的邏輯電路的一例結(jié)構(gòu)的方框圖。圖4是表示存儲(chǔ)部和運(yùn)算部的一例分散配置的圖。圖5A是表示存儲(chǔ)部的結(jié)構(gòu)例的方框圖。圖5B是表示非易失性存儲(chǔ)元件的結(jié)構(gòu)例的方框圖。圖5C是非易失性存儲(chǔ)元件的動(dòng)作時(shí)序圖。圖6是表示非易失性存儲(chǔ)元件的另一結(jié)構(gòu)例的方框圖。圖7是將邏輯電路塊應(yīng)用于加密處理的情況下的方框圖。圖8是將邏輯電路塊應(yīng)用于認(rèn)證處理的情況下的方框圖。圖9是表示本發(fā)明實(shí)施方式2中的半導(dǎo)體器件的結(jié)構(gòu)的方框圖。圖10是表示PE陣列的結(jié)構(gòu)例的方框圖。圖11A、圖11B是表示密鑰信息的移動(dòng)例的圖。圖12A、圖12B是表示電路位置的移動(dòng)例的圖。圖13A是表示PE的結(jié)構(gòu)例的方框圖。圖13B是表示PE的另一結(jié)構(gòu)例的方框圖。圖14是圖5A所示的PE的配置方框圖。圖15是圖5A所示的PE的具體的電路方框圖。圖16是表示開關(guān)結(jié)構(gòu)的方框圖。圖17是表示控制電路進(jìn)行的移動(dòng)處理的流程圖。圖18是表示對半導(dǎo)體器件進(jìn)行編程的處理的流程圖。具體實(shí)施例方式(實(shí)施方式1)圖2是表示本發(fā)明實(shí)施方式1的半導(dǎo)體器件中的邏輯電路塊的構(gòu)成的方框圖。本發(fā)明實(shí)施方式的半導(dǎo)體器件中的邏輯電路塊6作為一個(gè)功能塊包括存儲(chǔ)部2，具有用于存儲(chǔ)數(shù)據(jù)的非易失性存儲(chǔ)元件1；運(yùn)算部3，采用存儲(chǔ)部2中存儲(chǔ)的數(shù)據(jù)和通過輸入部5從外部輸入的數(shù)據(jù)進(jìn)行運(yùn)算；以及輸出部4，輸出基于運(yùn)算部3的運(yùn)算結(jié)果，存儲(chǔ)部2的輸出線僅連接到運(yùn)算部3。根據(jù)這種結(jié)構(gòu)，存儲(chǔ)部2中存儲(chǔ)的信息只被輸出到運(yùn)算部3，存儲(chǔ)于存儲(chǔ)部2中的信息沒有被輸出到外部的路徑，運(yùn)算部3的運(yùn)算結(jié)果被輸出到外部。可以避免非易失性存儲(chǔ)元件1中存儲(chǔ)的信息被原封不動(dòng)地輸出到外部。此外，存儲(chǔ)于存儲(chǔ)部2中的信息只被連接到運(yùn)算部3，所以即使用探針非法地解讀數(shù)據(jù)，由于不能如監(jiān)視數(shù)據(jù)總線那樣簡單地讀取，所以防篡改性高。特別是通過將運(yùn)算部3緊靠存儲(chǔ)部2來配置，從而可以縮短從存儲(chǔ)部2輸出的數(shù)據(jù)的布線距離，更難以使探針觸及。例如，將數(shù)據(jù)的布線距離形成在設(shè)計(jì)最小尺寸的100倍以內(nèi)。圖3是表示本發(fā)明實(shí)施方式的形成于半導(dǎo)體器件內(nèi)的其他邏輯電路塊的結(jié)構(gòu)例的方框圖。該圖表示將圖2所示的存儲(chǔ)部2和存儲(chǔ)部3形成對，包括多個(gè)對的結(jié)構(gòu)。該邏輯電路塊6包括存儲(chǔ)部2a、2b、…、2n；運(yùn)算部3a、3b、…3n；輸出部4；輸入部5；以及寫入控制部7。在存儲(chǔ)部2a～2n中例如存儲(chǔ)了n比特的認(rèn)證信息。存儲(chǔ)部2a和運(yùn)算部3a是成對的。存儲(chǔ)部2a在內(nèi)部具有由寫入控制部7寫入了1比特的數(shù)據(jù)的非易失性存儲(chǔ)元件，并將保持的數(shù)據(jù)輸出到運(yùn)算部3a。存儲(chǔ)部2a的輸出線僅連接到運(yùn)算部3a。由此，存儲(chǔ)部2a的數(shù)據(jù)不原封不動(dòng)地輸出到外部。運(yùn)算部3a緊靠存儲(chǔ)部2a配置，用來自存儲(chǔ)部2a的數(shù)據(jù)和來自輸入部5的數(shù)據(jù)進(jìn)行運(yùn)算。這種運(yùn)算例如在邏輯電路塊用于認(rèn)證處理的情況下，從輸入部5向各運(yùn)算部每次輸入1比特被認(rèn)證數(shù)據(jù)，各運(yùn)算部例如通過取得“異或”來判定被認(rèn)證數(shù)據(jù)和認(rèn)證信息是否一致。存儲(chǔ)部2b和運(yùn)算部3b、…、存儲(chǔ)部2n和運(yùn)算部3n也分別同樣是成對的。輸出部4根據(jù)各運(yùn)算部的運(yùn)算結(jié)果而生成輸出信號(hào)并輸出。該輸出信號(hào)例如在邏輯電路塊用于上述認(rèn)證處理的情況下，為與所有的運(yùn)算部的運(yùn)算結(jié)果的邏輯和。即，在所有運(yùn)算部的運(yùn)算結(jié)果為0(一致)的情況下，將形成0(一致)的情況輸出。寫入控制部7進(jìn)行在各存儲(chǔ)部內(nèi)的非易失性存儲(chǔ)元件中寫入數(shù)據(jù)的控制。圖4是表示一例上述多個(gè)對被分散配置的圖。該圖示意地表示半導(dǎo)體器件的邏輯電路塊的物理性的布局。如該圖所示，各對被分散配置在隨機(jī)的位置。由此，將數(shù)據(jù)的存儲(chǔ)部位和其排列方式隱藏。圖5A是表示存儲(chǔ)部的結(jié)構(gòu)例的方框圖。該圖的存儲(chǔ)部2由非易失性存儲(chǔ)元件1和觸發(fā)器(以下，簡略為FF)1a構(gòu)成。FF1a保持來自非易失性存儲(chǔ)元件1的數(shù)據(jù)，從而使信號(hào)電平提高。此外，通過寫入控制部7的控制，還可將保持于FF1a中的數(shù)據(jù)寫入非易失性存儲(chǔ)元件1。圖5B表示一例存儲(chǔ)部2的電路結(jié)構(gòu)。該圖的存儲(chǔ)部2由反相器1001a、1001b、晶體管1002a、1002b、1003a、1003b、強(qiáng)電介質(zhì)電容器1004a、1004b構(gòu)成。兩個(gè)反相器1001a、1001b構(gòu)成的鎖存電路構(gòu)成FF，由控制信號(hào)SAE來控制其輸出。該FF的一端與位線BL1連接，F(xiàn)F的其他端與反轉(zhuǎn)位線BL2連接。晶體管1002a、1002b通過時(shí)鐘信號(hào)CL1、時(shí)鐘信號(hào)CLK而分別被導(dǎo)通/截止。晶體管1003a、1003b通過控制信號(hào)SS分別被導(dǎo)通/截止。強(qiáng)電介質(zhì)電容器1004a、1004b的一端分別連接到晶體管1002a、1002b，其他端與控制信號(hào)線CP連接。圖5C是圖5B所示的存儲(chǔ)部2的動(dòng)作時(shí)序圖。在該圖中分成未進(jìn)行存取的通常動(dòng)作(Normal)、在強(qiáng)電介質(zhì)電容器1004a、1004b中寫入數(shù)據(jù)的動(dòng)作(Write)、電源關(guān)閉時(shí)(PowerOff)讀取動(dòng)作(Read)。在通常動(dòng)作(Normal)，SS信號(hào)為低電平，因而晶體管1003a、1003b截止，F(xiàn)F作為普通的D觸發(fā)器而起作用。即，F(xiàn)F與時(shí)鐘信號(hào)CLK同步而將D輸入端子的數(shù)據(jù)鎖存，與時(shí)鐘信號(hào)CL1同步而從“Q杠”(Q的反轉(zhuǎn)輸出)輸出端子輸出。寫入動(dòng)作(Write)由寫入控制部7的控制，通過使時(shí)鐘信號(hào)CLK為低電平、時(shí)鐘信號(hào)CL1為高電平，從而使晶體管1002b截止、晶體管1002a導(dǎo)通。此時(shí)，F(xiàn)F保持從寫入控制部7輸入到“Q杠”端子的數(shù)據(jù)、或已經(jīng)保持的數(shù)據(jù)，通過晶體管1003a、1003b(由SS信號(hào)導(dǎo)通)而將FF兩端的電壓施加在強(qiáng)電介質(zhì)電容器1004a、1004b上，進(jìn)而CP信號(hào)成為低電平，從而在強(qiáng)電介質(zhì)電容器1004a、1004b中寫入數(shù)據(jù)。在電源關(guān)閉時(shí)(PowerOff)，強(qiáng)電介質(zhì)電容器1004a、1004b變成被寫入的數(shù)據(jù)。在讀取動(dòng)作(Read)，通過使時(shí)鐘信號(hào)CLK和時(shí)鐘信號(hào)CL1同時(shí)為低電平，SS信號(hào)、CP信號(hào)為高電平，將保持于強(qiáng)電介質(zhì)電容器1004a、1004b中的數(shù)據(jù)(分極造成的電位差)輸入到FF的兩端，數(shù)據(jù)被保持在FF中。在時(shí)鐘信號(hào)CL1變?yōu)楦唠娖綍r(shí)，F(xiàn)F的數(shù)據(jù)(BL2)從“Q杠”輸出。圖6是表示存儲(chǔ)部的其他電路結(jié)構(gòu)例的方框圖。該圖的存儲(chǔ)部與圖5B相比，主要的不同點(diǎn)在于追加了連接到D3、D4端子的兩個(gè)強(qiáng)電介質(zhì)電容器，以及在Dout端子上連接了反相器電路。下面以不同點(diǎn)為中心進(jìn)行說明。連接于D3、D4端子的兩個(gè)強(qiáng)電介質(zhì)電容器不包括與連接到D1、D2端子的兩個(gè)強(qiáng)電介質(zhì)電容器并聯(lián)的非易失性存儲(chǔ)元件，具有作為對于連接到D1、D2端子的兩個(gè)強(qiáng)電介質(zhì)電容器的負(fù)載電容的功能。作為該負(fù)載電容的強(qiáng)電介質(zhì)電容器的分極，在讀取前后形成為不反轉(zhuǎn)的方向。即，讀取后的兩個(gè)負(fù)載電容的分極朝向不同的方向。由此，連接到D1、D2端子的兩個(gè)強(qiáng)電介質(zhì)電容器即使因蓋印(imprint)(分極的燒接)而產(chǎn)生分極滯后的應(yīng)力，負(fù)載電容的分極滯后的應(yīng)力也一樣，可進(jìn)行穩(wěn)定的讀取。而連接到Dout端子的反相器電路用于將數(shù)據(jù)輸出不是以負(fù)邏輯而是以正邏輯方式來輸出。對于以上那樣構(gòu)成的本發(fā)明實(shí)施方式的半導(dǎo)體器件，說明具體的應(yīng)用例。圖7是將邏輯電路塊應(yīng)用于加密處理的情況下的方框圖。在該圖的加密處理電路塊6a中，多個(gè)存儲(chǔ)部2a～2n將密鑰信息分散來存儲(chǔ)。圖中的密鑰1～密鑰n表示n比特的密鑰信息的各比特。多個(gè)運(yùn)算部3a～3n形成加密或解密電路。圖中的運(yùn)算1～運(yùn)算n是將加密處理中的比特運(yùn)算分散后的運(yùn)算。輸入輸出部4a通過進(jìn)行從輸入部5輸入的非加密文或加密文的比特切換、來自各運(yùn)算部的運(yùn)算結(jié)果的比特切換等而生成并輸出加密文或非加密文。這樣，密鑰信息被分散并存儲(chǔ)在隨機(jī)分散配置的多個(gè)存儲(chǔ)部中，輸入輸出部4a僅輸出對輸入的數(shù)據(jù)的處理結(jié)果，從而隱藏密鑰信息。這種情況下，由于密鑰信息被預(yù)先存儲(chǔ)在加密處理電路塊中，不需要從外部輸入，而密鑰信息本身不輸出到外部，所以在加密處理電路的輸入輸出部中不呈現(xiàn)密鑰信息。因此可保護(hù)信息，避免以監(jiān)視輸出單元來盜取密鑰信息的方法來獲得信息。圖8是將邏輯電路塊應(yīng)用在認(rèn)證處理的情況下的方框圖。在該圖的認(rèn)證處理電路塊6b中，多個(gè)存儲(chǔ)部2a～2n將認(rèn)證信息分散來存儲(chǔ)。圖中的認(rèn)1～認(rèn)n表示n比特的認(rèn)證信息的各比特。多個(gè)運(yùn)算部3a～3n形成認(rèn)證電路。圖中的運(yùn)算1～運(yùn)算n是將認(rèn)證處理中的比特比較進(jìn)行分散后的運(yùn)算，例如是“異或”。輸入輸出部4a將從輸入部5輸入的被認(rèn)證數(shù)據(jù)分散并輸出到各運(yùn)算部，如果各運(yùn)算部的比較結(jié)果全部一致，則輸出被認(rèn)證數(shù)據(jù)為合法的情況。這樣，認(rèn)證信息也與密鑰信息同樣，由于不被輸出到外部，所以在輸入輸出部中不呈現(xiàn)認(rèn)證信息。因此可保護(hù)信息，避免以監(jiān)視輸出單元來盜取密鑰信息的方法來獲得信息。(實(shí)施方式2)圖9是表示本發(fā)明實(shí)施方式2的半導(dǎo)體器件的結(jié)構(gòu)的方框圖。該圖的半導(dǎo)體器件100包括運(yùn)算元件(以下，成為PE陣列，運(yùn)算元件稱為PE)101；輸入緩沖器102；輸出緩沖器103；地址緩沖器104；行解碼器105；列解碼器106；讀寫用放大器(以下，稱為RW放大器)108；移位寄存器109；控制電路110。該半導(dǎo)體器件100是通過編程而可變更其功能的FPGA(FieldProgrammableGateArray)。如圖10所示，PE101由行列上規(guī)則排列的多個(gè)PE11組成。對PE陣列101的編程如下進(jìn)行。來自外部的寫入裝置200的構(gòu)造形式數(shù)據(jù)通過移位寄存器109被輸出到RW放大器108。來自寫入裝置200的地址與該構(gòu)造形式數(shù)據(jù)同時(shí)通過地址緩沖器104被輸出到行解碼器105、列解碼器106。通過這些解碼器選擇的PE陣列101內(nèi)部的PE被編程。在該編程時(shí)，寫入裝置200從PE陣列101的排列中選擇具有隨機(jī)位置關(guān)系的PE組成PE組，對選擇出的PE組進(jìn)行電路功能編程。在該電路功能中，有數(shù)據(jù)保持的功能和算術(shù)邏輯運(yùn)算的功能的組合，例如，有加密或解密處理功能、認(rèn)證處理功能等。這樣，隨機(jī)選擇出的PE組成的PE組中形成電路功能的結(jié)果，通過數(shù)據(jù)的所在部位被分散配置，因探針的功能而非法解讀數(shù)據(jù)的危險(xiǎn)性降低。對PE陣列101的來自外部的存取如下進(jìn)行。例如，PE陣列101作為加密電路被編程的情況下，來自外部的微處理器等存取裝置的非加密文通過輸入緩沖器102被輸入到PE陣列101。PE陣列101對非加密文實(shí)施加密處理，將加密文通過輸出緩沖器103輸出。PE陣列101作為解密電路被編程的情況下，來自外部的微處理器等的存取裝置的加密文通過輸入緩沖器102被輸入到PE陣列101。PE陣列101對加密文實(shí)施解密處理，并將非加密文通過輸出緩沖器103輸出。而在PE陣列101作為認(rèn)證電路被編程的情況下，來自外部的微處理器等存取裝置的認(rèn)證數(shù)據(jù)通過輸入緩沖器102被輸入到PE陣列101。PE陣列101對認(rèn)證數(shù)據(jù)的合法性進(jìn)行驗(yàn)證，將表示是否合法的認(rèn)證結(jié)果通過輸出緩沖器103輸出。此外，控制電路110每隔一定期間(從數(shù)秒至數(shù)分鐘)，或每隔接受了一定次數(shù)(從數(shù)次至數(shù)百次)的存取，進(jìn)行再編程，以將對具有隨機(jī)位置關(guān)系的PE組成的PE組(將被編程的當(dāng)前PE組稱為第1PE組)編程的電路功能移動(dòng)到具有與第1PE組不同的隨機(jī)位置關(guān)系的PE組成的第2PE組中。圖11A、圖11B是表示控制電路110的電路功能的移動(dòng)例的圖。在圖11A中，PEa1、PEb1、PEc1是變成密鑰信息中的K1比特、K2比特、K3比特的PE，屬于第1PE組。在控制電路110產(chǎn)生的移動(dòng)后，如圖11B所示，密鑰信息中的K1比特、K2比特、K3比特被保持在PEa2、PEb2、PEc2中。PEa2、PEb2、PEc2屬于上述第2PE組。圖12A、圖12B是表示電路位置的其他移動(dòng)例的圖。在圖12A中，PEd1、PEe1、PEf1是形成電路功能中的OR電路、AND電路、NOT電路的PE，屬于第1PE組。控制電路110產(chǎn)生的移動(dòng)后，如圖12B所示，OR電路、AND電路、NOT電路被形成在PEd2、PEe2、PEf2中。PEd2、PEe2、PEf2屬于上述第2PE組。這樣，控制電路110動(dòng)態(tài)地變更數(shù)據(jù)的存儲(chǔ)位置。例如，在非法的數(shù)據(jù)解讀作業(yè)的中途，這樣變更數(shù)據(jù)的存儲(chǔ)位置時(shí)，可以飛躍式地提高數(shù)據(jù)的隱藏性。圖13A是表示PE11的具體結(jié)構(gòu)例的方框圖。圖14是示意地表示圖13A的PE的配置圖像的圖。在圖13A、圖14中，PE具有路由開關(guān)電路12、查表(lookuptable)(以下，稱為LUT)13、D觸發(fā)器(以下，稱為DFF)14、多路轉(zhuǎn)換器(以下，稱為MUX)15、非易失性存儲(chǔ)元件12a～15a。路由開關(guān)電路12是與其他PE連接的電路。與其他PE的連接關(guān)系由保持于非易失性存儲(chǔ)元件12a中的數(shù)據(jù)確定，是可編程的。LUT13將來自其他PE的通過路由開關(guān)電路12輸入的數(shù)據(jù)作為列表數(shù)據(jù)來輸入，輸出與列表數(shù)據(jù)對應(yīng)的數(shù)據(jù)。LUT13的內(nèi)容由保持于非易失性存儲(chǔ)元件13a中的數(shù)據(jù)確定，是可編程的。DFF14將LUT13的輸出數(shù)據(jù)與時(shí)鐘信號(hào)同步來保持。DFF14可將進(jìn)行時(shí)鐘同步的通常的FF動(dòng)作和保持非易失性存儲(chǔ)元件14a的數(shù)據(jù)的動(dòng)作進(jìn)行切換。MUX15根據(jù)非易失性存儲(chǔ)元件15a中保持的數(shù)據(jù)來選擇LUT13的輸出數(shù)據(jù)和DFF14的輸出數(shù)據(jù)的其中一個(gè)。選擇出的數(shù)據(jù)通過路由開關(guān)電路12被輸出到其他PE。圖13B是表示PE的其他結(jié)構(gòu)例的方框圖。在圖13B中，取代圖13A的LUT13、DFF14、MUX15、非易失性存儲(chǔ)元件13a～15a，包括ALU16和非易失性存儲(chǔ)元件16a。ALU16通過路由開關(guān)電路12對從其他PE輸入的數(shù)據(jù)進(jìn)行算術(shù)邏輯運(yùn)算，通過路由開關(guān)電路12輸出到其他PE。ALU16產(chǎn)生的運(yùn)算類別通過非易失性存儲(chǔ)元件16a被編程。圖15是表示圖13A所示的PE的具體的電路結(jié)構(gòu)的圖。在該圖中，LUT13形成為4輸入1輸出。與用路由開關(guān)電路12連接的其他PE的連接關(guān)系由設(shè)置在各布線的交叉點(diǎn)上的開關(guān)SW1確定。圖16是表示開關(guān)SW1的概略結(jié)構(gòu)的方框圖。在兩條布線的交叉點(diǎn)上設(shè)置晶體管開關(guān)Tr1，通過保持于非易失性存儲(chǔ)元件12a中的數(shù)據(jù)來決定其導(dǎo)通還是截止。圖16所示的非易失性存儲(chǔ)元件12a的“具體的電路例也可以是已經(jīng)說明的圖5B”。圖5B也是其他非易失性存儲(chǔ)元件13a、15a、16a的電路例。此外，圖5B還是FF14和非易失性存儲(chǔ)元件14a的電路例。在圖16所示的開關(guān)晶體管Tr1的柵極上，直接連接圖5B的D端子或“Q杠”端子。圖17是表示控制電路110進(jìn)行的移動(dòng)處理的流程圖。如該圖所示，控制電路110始終進(jìn)行是否經(jīng)過了一定時(shí)間的判定(S91)、以及從外部對半導(dǎo)體器件100的存取次數(shù)是否超過閾值N的判定(S92)。這里，一定時(shí)間比假設(shè)為探測的非法的數(shù)據(jù)解讀所需要的時(shí)間足夠小就可以，從數(shù)秒至數(shù)分鐘就可以。而閾值N也比假設(shè)為上述時(shí)間內(nèi)的存取次數(shù)足夠小就可以，從數(shù)次至數(shù)百次就可以。再有，S91的判定中使用的時(shí)間和S92的判定中使用的次數(shù)，也可以構(gòu)成為能夠在處理的中途變更。此外，不進(jìn)行S91的處理，僅用存取次數(shù)進(jìn)行判定的結(jié)構(gòu)，或不進(jìn)行S92的處理，僅用是否經(jīng)過了一定時(shí)間來判定也可以。在判定為經(jīng)過了一定時(shí)間的情況下，或在判定為超過了存取次數(shù)的情況下，控制電路110禁止來自外部的存取(S93)，確定PE陣列101的當(dāng)前的構(gòu)造形式(S94)，根據(jù)確定的當(dāng)前的構(gòu)造形式來決定下一個(gè)構(gòu)造形式(S95)，變更PE陣列101的構(gòu)造形式數(shù)據(jù)(S96)，在變更后將禁止存取解除(S97)。當(dāng)前的構(gòu)造形式的確定，例如在一部分PE或控制電路110內(nèi)部的非易失性存儲(chǔ)元件中寫入構(gòu)造形式號(hào)，由此進(jìn)行確定就可以。而下一個(gè)構(gòu)造形式數(shù)據(jù)，可以是將與當(dāng)前的構(gòu)造形式數(shù)據(jù)的差分作為移動(dòng)數(shù)據(jù)存儲(chǔ)在一部分PE或控制電路110內(nèi)部的非易失性存儲(chǔ)元件中。圖18是表示寫入裝置200進(jìn)行的編程處理的流程圖。該圖的流程表示通過在圖9所示的半導(dǎo)體器件100中寫入新的構(gòu)造形式數(shù)據(jù)來進(jìn)行編程的處理。寫入裝置200首先在PE陣列101中的PE中隨機(jī)地選擇需要的N個(gè)PE的配置(S111)，生成用于選擇出的N個(gè)PE的第1構(gòu)造形式數(shù)據(jù)(S112)，進(jìn)而生成用于使電路功能移動(dòng)到不同配置的N個(gè)PE的移動(dòng)數(shù)據(jù)(S113)，將第1構(gòu)造形式數(shù)據(jù)和移動(dòng)數(shù)據(jù)寫入PE陣列101(S114)。這里，移動(dòng)數(shù)據(jù)可以是用于不同配置的N個(gè)PE的第2構(gòu)造形式數(shù)據(jù)，也可以是第1構(gòu)造形式數(shù)據(jù)和第2構(gòu)造形式數(shù)據(jù)的差分。這種情況下，將第1構(gòu)造形式和第2構(gòu)造形式交替重構(gòu)。此外，移動(dòng)數(shù)據(jù)也可以是多個(gè)構(gòu)造形式數(shù)據(jù)。(其他變形例)再有，根據(jù)上述實(shí)施方式說明了本發(fā)明，但本發(fā)明當(dāng)然不限于上述實(shí)施方式。以下情況也包含在本發(fā)明中。(1)作為非易失性存儲(chǔ)元件的例子，說明了使用強(qiáng)電介質(zhì)的強(qiáng)電介質(zhì)存儲(chǔ)器，但也可以是可電擦除的可編程存儲(chǔ)器(EEPROMelectricallyerasableprogrammableROM)、磁阻存儲(chǔ)器(MRAMmagneto-resistiverandom-accessmemory)、相變存儲(chǔ)器(OUMOvonicUnifiedMemory)、電阻變化存儲(chǔ)器(RRAMresistanceRAM)等其他非易失性存儲(chǔ)器。(2)作為半導(dǎo)體器件，說明了進(jìn)行特定的處理的邏輯電路，但也可以如微計(jì)算機(jī)和FPGA那樣，是可用軟件來變更處理內(nèi)容的電路。盡管以參照附圖的實(shí)例方式完整地說明了本發(fā)明，但應(yīng)該指出，本領(lǐng)域技術(shù)人員可進(jìn)行各種變更和改進(jìn)。因此，只要這些變更和改進(jìn)不脫離本發(fā)明的范圍，它們都應(yīng)該包括在本發(fā)明內(nèi)。權(quán)利要求1.一種半導(dǎo)體器件，其特征在于，作為一個(gè)功能塊，包括存儲(chǔ)數(shù)據(jù)的非易失性的存儲(chǔ)單元、采用所述存儲(chǔ)單元中存儲(chǔ)的數(shù)據(jù)和從外部輸入的數(shù)據(jù)進(jìn)行運(yùn)算的運(yùn)算單元、以及輸出所述運(yùn)算單元的運(yùn)算結(jié)果的輸出單元；所述存儲(chǔ)單元的輸出線僅連接到所述運(yùn)算單元。2.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，將一個(gè)所述存儲(chǔ)單元和一個(gè)所述運(yùn)算單元形成對，包括多個(gè)對，所述輸出單元輸出基于多個(gè)運(yùn)算單元的運(yùn)算結(jié)果的輸出信號(hào)。3.如權(quán)利要求2所述的半導(dǎo)體器件，其特征在于，所述多個(gè)對在功能塊內(nèi)被隨機(jī)地配置。4.如權(quán)利要求3所述的半導(dǎo)體器件，其特征在于，所述存儲(chǔ)單元具有用于存儲(chǔ)數(shù)據(jù)的非易失性存儲(chǔ)元件、以及保持該數(shù)據(jù)的觸發(fā)電路。5.如權(quán)利要求3所述的半導(dǎo)體器件，其特征在于，所述運(yùn)算單元具有順序電路、組合電路、順序電路和組合電路的組合。6.如權(quán)利要求3所述的半導(dǎo)體器件，其特征在于，屬于所述多個(gè)對的多個(gè)存儲(chǔ)單元存儲(chǔ)密鑰信息，屬于所述多個(gè)對的多個(gè)運(yùn)算單元形成加密或解密電路。7.如權(quán)利要求3所述的半導(dǎo)體器件，其特征在于，屬于所述多個(gè)對的多個(gè)存儲(chǔ)單元存儲(chǔ)認(rèn)證信息，屬于所述多個(gè)對的多個(gè)運(yùn)算單元形成認(rèn)證電路。8.如權(quán)利要求3所述的半導(dǎo)體器件，其特征在于，屬于所述多個(gè)對的多個(gè)運(yùn)算單元形成比較電路，屬于所述多個(gè)對的多個(gè)存儲(chǔ)單元存儲(chǔ)作為比較基準(zhǔn)的基準(zhǔn)信息，所述輸出單元輸出比較電路的比較結(jié)果。9.如權(quán)利要求3所述的半導(dǎo)體器件，其特征在于，所述存儲(chǔ)單元包含強(qiáng)電介質(zhì)電容器。10.如權(quán)利要求3所述的半導(dǎo)體器件，其特征在于，所述存儲(chǔ)單元是磁調(diào)制型存儲(chǔ)器、相變化型存儲(chǔ)器、電阻變化存儲(chǔ)器和使用浮置柵電極的可電改寫的存儲(chǔ)器的其中之一。11.一種半導(dǎo)體器件，是可重構(gòu)的半導(dǎo)體器件，其特征在于，它包括規(guī)則排列的可編程的多個(gè)運(yùn)算元件；以及控制電路，可進(jìn)行再編程，以便將在所述多個(gè)運(yùn)算元件中具有隨機(jī)位置關(guān)系的運(yùn)算元件組成的第1運(yùn)算元件組中被編程的電路功能，移動(dòng)到至少一部分運(yùn)算元件具有與第1運(yùn)算元件組不同的隨機(jī)位置關(guān)系的運(yùn)算元件組成的第2運(yùn)算元件組中。12.如權(quán)利要求11所述的半導(dǎo)體器件，其特征在于，所述控制電路在每個(gè)預(yù)定期間將具有當(dāng)前電路功能的運(yùn)算元件組作為第1運(yùn)算元件組，而重構(gòu)第2運(yùn)算元件組。13.如權(quán)利要求12所述的半導(dǎo)體器件，其特征在于，所述預(yù)定期間是一定時(shí)間、及所述半導(dǎo)體器件接受一定次數(shù)的存取的期間之一。14.如權(quán)利要求12所述的半導(dǎo)體器件，其特征在于，所述各運(yùn)算元件具有可編程的運(yùn)算電路；將其他運(yùn)算元件可編程地連接的連接電路；以及保持用于對運(yùn)算元件進(jìn)行編程的構(gòu)成數(shù)據(jù)的非易失性存儲(chǔ)元件組；所述控制電路對屬于第1和第2運(yùn)算元件組的運(yùn)算元件的構(gòu)成數(shù)據(jù)進(jìn)行更新。15.如權(quán)利要求14所述的半導(dǎo)體器件，其特征在于，所述構(gòu)成數(shù)據(jù)包含用于指定運(yùn)算電路的運(yùn)算的運(yùn)算數(shù)據(jù)、以及指定基于連接電路的連接的連接數(shù)據(jù)。16.如權(quán)利要求15所述的半導(dǎo)體器件，其特征在于，所述非易失性存儲(chǔ)元件是強(qiáng)電介質(zhì)電容元件。17.一種重構(gòu)成方法，被用于具有運(yùn)算元件的排列的可重構(gòu)的半導(dǎo)體器件，所述運(yùn)算元件具有非易失性存儲(chǔ)元件，其特征在于，所述半導(dǎo)體器件具有規(guī)則排列的可編程的多個(gè)運(yùn)算元件，所述重構(gòu)成方法具有以下步驟在控制電路中，確定由具有排列中的隨機(jī)位置關(guān)系的運(yùn)算元件組成的第1運(yùn)算元件組構(gòu)成的電路功能的步驟；以及在控制電路中，將確定的電路功能，移動(dòng)到由至少一部分運(yùn)算元件具有與第1運(yùn)算元件組不同的隨機(jī)位置關(guān)系的運(yùn)算元件組成的第2運(yùn)算元件組的步驟。18.如權(quán)利要求17所述的重構(gòu)成方法，其特征在于，還包括在所述控制電路中，每經(jīng)過一定時(shí)間，將具有當(dāng)前的電路功能的運(yùn)算元件組作為第1運(yùn)算元件組，而重構(gòu)第2運(yùn)算元件組的步驟。19.如權(quán)利要求17所述的重構(gòu)成方法，其特征在于，還包括在所述控制電路中，每當(dāng)所述半導(dǎo)體器件接受一定次數(shù)的存取就將具有當(dāng)前的電路功能的運(yùn)算元件組作為第1運(yùn)算元件組，而重構(gòu)第2運(yùn)算元件組的步驟。20.一種編程方法，用于對包括了運(yùn)算元件的排列的可重構(gòu)的半導(dǎo)體器件進(jìn)行編程，所述運(yùn)算元件具有非易失性存儲(chǔ)元件，其特征在于，該方法包括從運(yùn)算元件的排列中選擇由具有隨機(jī)位置關(guān)系的運(yùn)算元件組成的運(yùn)算元件組的選擇步驟；以及在被選擇出的運(yùn)算元件組中對電路功能進(jìn)行編程的步驟。全文摘要本發(fā)明的半導(dǎo)體器件包括存儲(chǔ)數(shù)據(jù)的非易失性的存儲(chǔ)單元；采用所述存儲(chǔ)單元中存儲(chǔ)的數(shù)據(jù)和從外部輸入的數(shù)據(jù)進(jìn)行運(yùn)算的運(yùn)算單元；以及輸出所述運(yùn)算單元的運(yùn)算結(jié)果的輸出單元，所述存儲(chǔ)單元的輸出線僅連接到所述運(yùn)算單元。文檔編號(hào)G11C16/22GK1758380SQ200510099488公開日2006年4月12日申請日期2005年9月5日優(yōu)先權(quán)日2004年9月3日發(fā)明者山田隆善,香山信三,加藤剛久,島田恭博申請人:松下電器產(chǎn)業(yè)株式會(huì)社