專利名稱：在主機和非易失性存儲設(shè)備間進行緩沖的多端口存儲設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及存儲設(shè)備，更具體地，涉及非易失性存儲設(shè)備。
背景技術(shù)：
有時需要具有大容量的存儲器來存儲由配備有數(shù)碼相機模塊或能夠訪問因特網(wǎng)的移動系統(tǒng)所產(chǎn)生的圖像數(shù)據(jù)。通常，移動電話使用“或非(NOR)”型閃存作為高速隨機存取存儲器來存儲用于處理數(shù)據(jù)的指令代碼。但是，“或非”型閃存在用于需要更大容量的應(yīng)用(例如用來存儲圖像數(shù)據(jù))中時可能是相對昂貴的。因此，“或非”型閃存無法廣泛使用在這種應(yīng)用中。
“與非(NAND)”型閃存設(shè)備與“或非”型閃存相比運行速度要低。但是，在需要更大容量的應(yīng)用中，諸如在移動電話中存儲由其中的數(shù)碼相機產(chǎn)生的圖像數(shù)據(jù)，“與非”型閃存與“或非”型閃存相比可更具有成本優(yōu)勢。但是，“與非”型閃存設(shè)備的低速度使得這些設(shè)備常出問題。
在一些移動應(yīng)用中，中央處理器(CPU)控制DRAM中的圖像數(shù)據(jù)的存儲并執(zhí)行諸如壓縮所存儲的圖像數(shù)據(jù)那樣的數(shù)字圖像處理，以便可以在“與非”型閃存中存儲處理后的數(shù)據(jù)。CPU通過各個接口訪問DRAM和“與非”型閃存。DRAM可以使用直接存儲存取器(DMA)與“與非”型閃存進行通信。因此，使用DRAM作為緩沖器就可以使得能夠使用低速類型的閃存(即，“與非”型閃存)。
由于“與非”型閃存的運行速度比DRAM要低，所以會降低這種移動系統(tǒng)的性能。此外，由于CPU使用各個硬件接口(即，針腳)來訪問DRAM和“與非”型閃存，因此當(dāng)系統(tǒng)被集成在單個芯片中時，CPU組件的尺寸相對較大，這可以影響移動電話的整個尺寸/重量(由于使用了“與非”型閃存)。
已知的是提供了一種其中系統(tǒng)通過使用靜態(tài)隨機存取存儲器(SRAM)作為緩沖器來與“與非”型閃存進行通信的系統(tǒng)接口(由日本的東芝公司提出)。在這種方案中，可以以系統(tǒng)和SRAM之間接口的速度來高效地控制“與非”型閃存。
來自日立公司的公開的韓國專利申請第2002-95109號公開了一種半導(dǎo)體設(shè)備，該半導(dǎo)體設(shè)備包括非易失性存儲器(例如，閃存)、具有連接到閃存和DRAM兩者的控制電路的DRAM，并具有用于將這些存儲器集成到多芯片模塊中的結(jié)構(gòu)。在這種方案中，半導(dǎo)體存儲器設(shè)備的控制電路將數(shù)據(jù)加載到DRAM中，并然后響應(yīng)于外部指令將從DRAM加載的數(shù)據(jù)傳送到閃存。在讀操作期間，將存儲在閃存中的數(shù)據(jù)傳送到DRAM，并接著從DRAM中讀出所傳送的數(shù)據(jù)。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的實施例能提供具有用于在主機和非易失性存儲設(shè)備之間進行緩沖的多端口存儲設(shè)備。根據(jù)這樣的一些實施例，一種多端口易失性存儲設(shè)備包括第一端口，被配置為將數(shù)據(jù)傳送到外部主機系統(tǒng)和所述設(shè)備或從外部主機系統(tǒng)和所述設(shè)備傳送數(shù)據(jù)。易失性主存儲磁心，被配置為存儲在其處所接收到的數(shù)據(jù)并從其中讀取所請求的存儲數(shù)據(jù)。易失性子存儲磁心，被配置為存儲在其處所接收到的數(shù)據(jù)并從其中讀取所請求的存儲數(shù)據(jù)。連接到第一端口的主接口電路，被配置為在主模式中將數(shù)據(jù)提供給易失性主存儲磁心和第一端口或從易失性主存儲磁心和第一端口提供數(shù)據(jù)，并且被配置為在從模式中將數(shù)據(jù)提供給易失性子存儲磁心和第一端口或從易失性子存儲磁心和第一端口提供數(shù)據(jù)。第二端口，被配置為將數(shù)據(jù)傳送到外部非易失性存儲設(shè)備和所述設(shè)備或從外部非易失性存儲設(shè)備和所述設(shè)備傳送數(shù)據(jù)。連接到第二端口的子接口電路，被配置為在從模式中將數(shù)據(jù)提供給易失性子存儲磁心和第二端口或從易失性子存儲磁心和第二端口提供數(shù)據(jù)。
在根據(jù)本發(fā)明的一些實施例中，主接口電路包括指令解碼器，被配置為對從外部主機系統(tǒng)所提供的指令進行解碼以產(chǎn)生至少一個內(nèi)部指令控制信號。地址緩沖器，被配置為基于從外部系統(tǒng)所提供的地址信號來產(chǎn)生至少一個內(nèi)部地址控制信號。數(shù)據(jù)輸入/輸出緩沖器，被配置為在主模式中在外部主機系統(tǒng)和易失性主存儲磁心之間傳送數(shù)據(jù)，并且被配置為在從模式中將數(shù)據(jù)傳送到外部主機系統(tǒng)和易失性子存儲磁心或從外部主機系統(tǒng)和易失性子存儲磁心傳送數(shù)據(jù)?？刂破?，被配置為響應(yīng)于從外部主機系統(tǒng)所提供的主/從模式選擇信號，基于通過地址緩沖器和數(shù)據(jù)輸入/輸出緩沖器所提供的第一控制數(shù)據(jù)來控制易失性主存儲磁心和易失性子存儲磁心。
在根據(jù)本發(fā)明的一些實施例中，子接口電路包括“與非”型閃存控制器，被配置為響應(yīng)于所述控制器所提供的第二控制數(shù)據(jù)來控制在子存儲磁心和連接到第二端口的閃存之間的數(shù)據(jù)傳送。在根據(jù)本發(fā)明的一些實施例中，主接口電路還包括電源管理電路，被配置為響應(yīng)于從指令解碼器所提供的至少一個內(nèi)部指令控制信號來接通/斷開至易失性子存儲磁心和子接口電路的電源電壓的。
在根據(jù)本發(fā)明的一些實施例中，易失性子存儲磁心相應(yīng)的容量為存儲器的至少一個頁面或存儲器的一個塊，并以存儲器的一個頁面或存儲器的一個塊為單位來訪問閃存。
在根據(jù)本發(fā)明的一些實施例中，一種多端口易失性存儲設(shè)備包括易失性存儲磁心，被連接到被配置為從外部訪問該易失性存儲磁心或從該易失性存儲磁心訪問外部的設(shè)備的第一和第二端口。該第一端口被配置為通過主機系統(tǒng)的外部訪問，和第二端口被配置為通過非易失性存儲設(shè)備的外部訪問。
在根據(jù)本發(fā)明的一些實施例中，所述易失性存儲磁心還包括連接到第一端口的易失性主存儲磁心，被配置為在由主機系統(tǒng)發(fā)出信號的主模式中通過其進行訪問。連接到第一端口和第二端口的易失性子存儲磁心，被配置為在由主機系統(tǒng)發(fā)出信號的從模式中通過其進行訪問。
在根據(jù)本發(fā)明的一些實施例中，所述易失性主存儲磁心被配置為在主模式期間通過第一端口執(zhí)行讀和寫操作，并且還被配置為在從模式中執(zhí)行至易失性子存儲磁心的復(fù)制操作或來自易失性子存儲磁心的復(fù)制操作。在根據(jù)本發(fā)明的一些實施例中，所述易失性子存儲磁心被配置為在從模式中通過第一端口執(zhí)行讀和寫操作，并通過第一端口執(zhí)行對非易失性存儲器的從外部主機接收數(shù)據(jù)/將數(shù)據(jù)傳送到外部主機的非易失性讀和寫操作。
在根據(jù)本發(fā)明的一些實施例中，所述易失性子存儲磁心被配置為在閃存模式寫操作期間經(jīng)由第一端口從外部主機接收數(shù)據(jù)，并且還被配置為經(jīng)由第二端口將數(shù)據(jù)提供給非易失性存儲設(shè)備。在根據(jù)本發(fā)明的一些實施例中，所述易失性子存儲磁心被配置為在閃存模式讀操作期間經(jīng)由第二端口從非易失性存儲器接收數(shù)據(jù)，并且還被配置為經(jīng)由第一端口將數(shù)據(jù)提供給外部主機。
在根據(jù)本發(fā)明的一些實施例中，所述易失性子存儲磁心被配置為在頁面讀模式操作期間經(jīng)由第二端口從非易失性存儲器接收數(shù)據(jù)，并且還被配置為以1個頁面的大小將數(shù)據(jù)提供給易失性主存儲磁心。在根據(jù)本發(fā)明的一些實施例中，當(dāng)中斷信號處于非激活狀態(tài)中時，可由外部主機通過第一端口有效訪問從易失性子存儲磁心接收到的在易失性主存儲磁心中的數(shù)據(jù)。在根據(jù)本發(fā)明的一些實施例中，所述易失性子存儲磁心被配置為在等待信號處于非激活狀態(tài)中時執(zhí)行至非易失性存儲器中的讀操作或從非易失性存儲器中的寫操作。
在根據(jù)本發(fā)明的一些實施例中，所述易失性主存儲磁心被配置為在頁面寫模式操作期間經(jīng)由第一端口從外部主機接收數(shù)據(jù)，并且還被配置為為了對非易失性存儲設(shè)備進行寫操作而以1個頁面的大小將數(shù)據(jù)提供給易失性子存儲磁心。在根據(jù)本發(fā)明的一些實施例中，在已經(jīng)將數(shù)據(jù)提供給易失性子存儲磁心之后，當(dāng)中斷信號處于非激活狀態(tài)中時，可由外部主機通過第一端口有效訪問主存儲磁心中的數(shù)據(jù)。
在根據(jù)本發(fā)明的一些實施例中，所述易失性子存儲磁心被配置為在等待信號處于非激活狀態(tài)中時，執(zhí)行往非易失性存儲器中的讀操作或從非易失性存儲器中的寫操作。在根據(jù)本發(fā)明的一些實施例中，非易失性存儲器、易失性主存儲磁心和易失性子存儲磁心都被包括在單芯片封裝中。在根據(jù)本發(fā)明的一些實施例中，第二端口被配置為連接到“與非”類型的閃存，而且所述設(shè)備包括同步DRAM。
在根據(jù)本發(fā)明的一些實施例中，一種用于處理數(shù)據(jù)的裝置包括主機，被配置為以第一速度訪問高速存儲器。低速存儲器，被配置為以低于第一速度的第二速度來運行。具有鏈路的高速存儲器，被配置為在高速存儲器和低速存儲器之間傳送第一數(shù)據(jù)，該高速存儲器與低速存儲器以低速連接，與主機以高速連接并允許低速存儲器以高速連接到主機。
在根據(jù)本發(fā)明的一些實施例中，一種用于處理數(shù)據(jù)的裝置包括主機；非易失性存儲器；以及易失性存儲器，被配置為通過第一端口與非易失性存儲器連接和被配置為通過第二端口與主機連接，以及被配置為將非易失性存儲器連接到主機。在根據(jù)本發(fā)明的一些實施例中，一種多芯片封裝的半導(dǎo)體設(shè)備包括端口，被配置為連接到主機；和非易失性存儲器。連接到所述非易失性存儲器的易失性存儲器，該易失性存儲器通過所述端口與主機連接，其中在單個芯片封裝中實施所述非易失性存儲器和所述易失性存儲器。


圖1是說明根據(jù)本發(fā)明的一些示范性實施例的充當(dāng)主存儲器(master)的易失性存儲器的結(jié)構(gòu)的方框圖。
圖2是說明根據(jù)本發(fā)明的一些示范性實施例的圖1中的控制器的方框圖。
圖3和4是說明根據(jù)本發(fā)明的一些示范性實施例的充當(dāng)圖1中的主存儲器(master)的易失性存儲器的操作的時序圖。
圖5是說明根據(jù)本發(fā)明的一些示范性實施例的數(shù)據(jù)處理裝置的結(jié)構(gòu)的方框圖。
圖6是說明圖5中的多芯片封裝半導(dǎo)體設(shè)備的存儲器連接非易失性存儲器的結(jié)構(gòu)的方框圖。
具體實施例方式
現(xiàn)在將參考附圖在下文中更為詳盡地描述本發(fā)明，其中顯示了本發(fā)明的實施例。但是，本發(fā)明也可以以很多不同的方式來實施而不應(yīng)認(rèn)為本發(fā)明局限于此處所述的實施例；同時，提供這些實施例以使本發(fā)明公開的內(nèi)容將是全面和完整的，并將全面地向本領(lǐng)域技術(shù)人員傳達本發(fā)明的范圍。這里所使用的術(shù)語“和/或”包括所附關(guān)聯(lián)列表項之一或多個中的任何一種及全部組合。
可以理解的是，當(dāng)稱一個元件“連接”到另一個元件時，表示它可以直接連接到另一個元件或借助于其它元件連接。相反，當(dāng)稱一個元件“直接連接”到另一個元件時，就表示不借助于其它元件。相同的數(shù)字自始至終表示相同的元件。需要強調(diào)的是，當(dāng)在本說明書中使用術(shù)語“包括/包括有”時，特指所陳述的現(xiàn)有的技術(shù)特征、整數(shù)、步驟或組成部分，也并不排除現(xiàn)有或額外的一個或多個其它技術(shù)特征、整數(shù)、步驟、組成部分或其組。
除非另外指明，在此使用的所有術(shù)語(包括技術(shù)和科技術(shù)語)對本發(fā)明所屬技術(shù)領(lǐng)域的技術(shù)人員來說都具有相同的含義。還可以理解的是，諸如那些在一般性字典中所定義的術(shù)語應(yīng)當(dāng)按照在相關(guān)技術(shù)文獻中同樣的意思來翻譯而不應(yīng)以在此表述的理想化或過分常規(guī)的含義來翻譯。
在此使用的術(shù)語僅僅是為了描述特殊的實施例而并不試圖限制本發(fā)明。除非上下文清楚地表示，不然在此所使用的單數(shù)形式“一個”、“這個”也包括復(fù)數(shù)的形式。還可以理解的是，當(dāng)使用術(shù)語“包括”、“包括有”、“包含”和/或“包含有”時，特指所陳述的現(xiàn)有的技術(shù)特征、整數(shù)、步驟、操作、元件和/或組成部分，也并不排除現(xiàn)有或額外的一個或多個其它的技術(shù)特征、整數(shù)、步驟、操作、元件、組成部分和/或其組。術(shù)語第一和第二在這里可以用來描述各個組成部分，而這些組成部分也不受這些術(shù)語的限制。這些術(shù)語僅僅是用來區(qū)分一個組成部分與另一個組成部分。因此，例如，可以將以下討論的第一組成部分稱為第二組成部分而不背離本發(fā)明范圍。
如本領(lǐng)域技術(shù)人員所理解的，本發(fā)明可以具體化為方法，系統(tǒng)，和/或計算機程序產(chǎn)品。因此，本發(fā)明可以采取一個完全由硬件實現(xiàn)的形式，完全由軟件實現(xiàn)的形式，或由軟硬件結(jié)合實現(xiàn)的形式。而且，本發(fā)明還可以采取在具有具體為計算機可用程序編碼的計算機可用存儲介質(zhì)上的計算機程序產(chǎn)品的形式?？梢允褂萌魏芜m當(dāng)?shù)挠嬎銠C可讀介質(zhì)，包括硬盤、CD-ROM、光存儲設(shè)備或磁存儲設(shè)備。
例如，計算機可用或計算機可讀介質(zhì)可以為電、磁、光、電磁、紅外或半導(dǎo)體的系統(tǒng)、裝置、設(shè)備或傳播介質(zhì)，但并不局限于此。計算機可讀介質(zhì)的更具體的實例(非窮舉列表)包括以下包含一條或多條線的電子連接器、便攜式計算機磁盤、隨機存取存儲器(RAM)、只讀存儲器(ROM)、.可擦可編程只讀存儲器(EPROM或閃存)、光纖以及便攜式只讀光盤存儲器(CD-ROM)。要注意的是，計算機可用或計算機可讀介質(zhì)甚至可以為紙或其它適合于在其上打印程序的介質(zhì)，例如，通過光掃描紙或其它介質(zhì)，可以電捕獲其上的程序，然后如果需要的話，以合適的方式進行編譯、翻譯或其它處理，接著存儲到計算機存儲器中。
還應(yīng)當(dāng)注意的是在一些可選的執(zhí)行中，在模塊中標(biāo)注的功能/作用可以不按流程表中的順序而發(fā)生。例如，相繼的兩個模塊實際上完全可以同時發(fā)生或有時可以取決于所執(zhí)行的功能/作用而反向執(zhí)行。
用于執(zhí)行根據(jù)本發(fā)明的操作的計算機程序編碼可以用諸如JAVA、Smalltalk或C++、JavaScript、Vieual Basic、TSQL、Perl等那樣的面向?qū)ο蟮恼Z言或其它各種程序語言來編寫。本發(fā)明的軟件實施例并不依靠執(zhí)行特定的程序語言。編碼的各部分可以通過仲裁服務(wù)器可以全部在一個或多個系統(tǒng)中執(zhí)行。
在通信網(wǎng)絡(luò)中編碼可以在一個或多個服務(wù)器中執(zhí)行，或者可以一部分在服務(wù)器中執(zhí)行而另一部分在客戶端設(shè)備或在中間節(jié)點作為代理服務(wù)器的客戶端上執(zhí)行。在以后的敘述中，客戶端設(shè)備可以通過LAN或WAN(例如，局域網(wǎng))，或通過因特網(wǎng)(例如，經(jīng)由因特網(wǎng)服務(wù)提供商)連接到服務(wù)器上?？梢岳斫獾氖牵景l(fā)明并不局限于TCP/IP或因特網(wǎng)。本發(fā)明還可以使用各種類型計算機網(wǎng)絡(luò)上的多種協(xié)議來實現(xiàn)。
以下將參考根據(jù)本發(fā)明實施例的方法、系統(tǒng)和計算機程序產(chǎn)品的結(jié)構(gòu)方框圖來描述本發(fā)明。可以理解的是，在方框圖中所示的每個模塊以及模塊的組合都可以由計算機程序指令來執(zhí)行?？梢詫⑦@些計算機程序指令提供給通用目的計算機、特定目的計算機或其它可編程數(shù)據(jù)處理裝置的處理器來生產(chǎn)設(shè)備，以便通過計算機或其它可編程數(shù)據(jù)處理裝置所執(zhí)行的指令能產(chǎn)生用于實現(xiàn)模塊特定功能的裝置。
這些計算機程序指令可以存儲在計算機可讀存儲器中，其可以指導(dǎo)計算機或其它可編程數(shù)據(jù)處理裝置以特定方式來實現(xiàn)其功能，以便存儲在計算機可讀存儲器中的指令產(chǎn)生包括實現(xiàn)特定于模塊中的功能的指令裝置的生產(chǎn)協(xié)議。
計算機程序指令可以加載到計算機或其它可編程數(shù)據(jù)處理裝置上來產(chǎn)生一系列在計算機或其它可編程數(shù)據(jù)處理裝置上執(zhí)行的操作步驟以產(chǎn)生計算機可執(zhí)行的處理，以便在計算機或其它可編程數(shù)據(jù)處理裝置上執(zhí)行的指令提供用于執(zhí)行在方框圖和/或流程圖或模塊中特定功能的步驟。
圖1是說明根據(jù)本發(fā)明的一些示范性實施例的易失性存儲器的結(jié)構(gòu)的方框圖，該易失性存儲器被配置為在主模式中和/或在從模式中運行。參考圖1，移動應(yīng)用系統(tǒng)的中央處理單元(CPU)100通過DRAM200(或易失性存儲器)連接到“與非”閃存300，DRAM200被配置為相對于“與非”型非易失性閃存的主存儲器(master)，“與非”型非易失性閃存被配置為相對于主存儲器的從存儲器(slave)?？梢岳斫獾氖?，圖1所示的“CPU”模塊100為簡便起見可以表示整個移動應(yīng)用系統(tǒng)。
系統(tǒng)100將地址信號ADDR、各個指令(諸如片選信號CS、行地址選通信號RAS、列地址選通信號CAS和時鐘信號CLK)、DRAM/“與非”閃存模式信號DRAM/NAND以及在系統(tǒng)100和DRAM200之間傳送的數(shù)據(jù)提供給DRAM200。
在根據(jù)本發(fā)明的一些實施例中，DRAM200包括兩個端口配置為連接系統(tǒng)100的第一端口202和配置為通過其能使DRAM200與“與非”閃存300進行通信(使用在此所描述的易失性緩沖器)的連接到“與非”閃存300的第二端口204。
特別是，DRAM200可以包括主存儲磁心210和子存儲磁心220。主存儲磁心210包括單元陣列212、行解碼器214和列解碼器216，并將該主存儲磁心210配置為通過第一端口在主模式中和在從模式中提供有效的存儲。子存儲磁心220包括單元陣列222、行解碼器224和列解碼器226以便在從模式中提供存儲。
而且，DRAM200可以包括主接口電路230和子接口電路240。主接口電路230包括指令解碼器232、地址緩沖器234、輸入和輸出緩沖器(DQ緩沖器)236、控制器238和主從模式選擇器239。
指令解碼器232從外部系統(tǒng)100接收指令CS、/RAS、/CAS和CLK?；谥噶顏砜刂艱RAM200，所述指令為諸如片選信號CS、行地址選通信號/RAS、列地址選通信號/CAS、時鐘信號CLK、寫使能信號/WE、芯片使能信號/CS等的控制信號。指令解碼器232解碼控制信號并確定諸如寫操作或讀操作等的操作模式。指令解碼器232基于所確定的操作模式來產(chǎn)生內(nèi)部指令控制信號以將所產(chǎn)生的內(nèi)部指令控制信號提供給主存儲磁心210、控制器238和子接口電路240。
地址緩沖器234接收從系統(tǒng)100提供的地址信號ADDR來產(chǎn)生與時鐘CLK同步的內(nèi)部地址信號。將該內(nèi)部地址信號提供給主存儲磁心210和控制器238。提供給主存儲磁心210的內(nèi)部地址信號包括行地址和列地址。輸入到控制器238的內(nèi)部地址信號對應(yīng)于從系統(tǒng)100提供的控制數(shù)據(jù)，諸如，模式設(shè)定數(shù)據(jù)、“與非”閃存的初始地址信息、子存儲磁心220的地址信息等。
輸入和輸出緩沖器(DQ緩沖器)236緩沖在主存儲磁心210和系統(tǒng)100之間或在子存儲磁心220和系統(tǒng)100之間傳送的輸入/輸出數(shù)據(jù)。輸入和輸出緩沖器236將“與非”閃存300的數(shù)據(jù)大小的信息提供給控制器238。
控制器238將“與非”閃存的初始地址信息和包括在通過地址緩沖器234提供的控制數(shù)據(jù)中的到子存儲磁心220的地址信息提供給子接口電路240。控制器238基于模式設(shè)定數(shù)據(jù)來產(chǎn)生主從模式選擇信號M/S。
控制器238在從模式中控制子存儲磁心220的讀操作或?qū)懖僮鳌Ｖ鲝哪Ｊ竭x擇器239基于M/S信號有選擇地將輸入和輸出緩沖器236連接到主存儲磁心210或子存儲磁心220。在根據(jù)本發(fā)明的一些實施例中，可以在控制器238中實現(xiàn)該模式選擇器239。
子接口電路240包括“與非”閃存控制器242和電源管理電路244?！芭c非”閃存控制器242在從模式中通過第二端口204將子存儲磁心220與“與非”閃存300相接。“與非”閃存控制器242在從模式中從控制器238接收“與非”閃存的地址信息并通過第二端口204將該地址信息提供給閃存300以控制閃存300的讀和寫操作。
電源管理電路244響應(yīng)于指令解碼器232的電源控制信號來管理子存儲磁心220的電源和“與非”閃存控制器242的電源。電源管理電路244在運行模式中將電源電壓提供給子存儲磁心220和“與非”閃存控制器242。在空閑模式中，不提供電壓到子存儲磁心220和“與非”閃存控制器242以便可以減少電源消耗。
參考圖2，控制器238包括開關(guān)238a、地址鎖存器238b、“與非”初始地址鎖存器238c、大小鎖存器238d、DRAM初始地址鎖存器238e、地址比較器238f、地址產(chǎn)生器238g、大小比較器238h和鎖存器238i。圖2僅顯示了用于處理地址的模塊，其中在此沒有討論用來處理指令解碼器232的內(nèi)部指令控制信號和用來產(chǎn)生主從模式選擇信號M/S的模塊。開關(guān)238a將“與非”閃存的數(shù)據(jù)大小的信息提供給地址鎖存器238b或大小鎖存器238d。
地址鎖存器238b鎖存從地址緩沖器234提供的內(nèi)部地址信息信號、從開關(guān)238a提供的包括數(shù)據(jù)大小信息的數(shù)據(jù)以及從大小比較器238h提供的數(shù)據(jù)。將地址鎖存器238b的鎖存數(shù)據(jù)提供給地址比較器238f和“與非”閃存模式初始地址鎖存器238c?！芭c非”閃存模式初始地址鎖存器238c鎖存從地址鎖存器238b輸出的數(shù)據(jù)以產(chǎn)生“與非”閃存模式初始地址NAND-ADDR。
大小鎖存器238d鎖存從開關(guān)238a輸出的“與非”閃存的數(shù)據(jù)大小的信息并將鎖存的數(shù)據(jù)大小信息提供給大小比較器238h。大小比較器238h比較來自地址比較器238f的數(shù)據(jù)與來自大小鎖存器238d的包含數(shù)據(jù)大小信息的數(shù)據(jù)。將比較結(jié)果提供給地址鎖存器238b。
地址產(chǎn)生器238g基于從地址比較器238f提供的比較結(jié)果來產(chǎn)生子地址SUB-ADDR(例如，子存儲磁心220的行和列地址)。鎖存器238i基于DRAM/NAND閃存模式信號DRAM/NAND將主/從模式選擇信號M/S輸出到模式選擇器239。
在運行中，用于雙端口存儲器的主程序執(zhí)行與空閑模式、DRAM模式、“與非”閃存模式和電源管理模式等相對應(yīng)的操作。簡而言之，在空閑模式中，將DRAM刷新操作保持在省電模式中。在DRAM模式中，至/從主存儲磁心216執(zhí)行讀和寫操作。在“與非”閃存模式中，至/從“與非”閃存300執(zhí)行讀和寫操作。此外，在電源管理模式中，主程序在空閑模式下切斷子存儲磁心220的電源并且在電源切斷時刷新存儲器來保留其中存儲的數(shù)據(jù)，等。
參考圖3，在DRAM模式中，DRAM/NAND閃存模式信號DRAM/NAND具有在DRAM模式下的邏輯低電平，并向/從主存儲磁心216提供數(shù)據(jù)路徑，其執(zhí)行正常的同步DRAM操作。在運行中，響應(yīng)于/RAS的下降沿，在地址線ADDR上提供行地址Ra，以及響應(yīng)于/CAS的下降沿，在地址線ADDR上提供列地址Ca。
當(dāng)寫使能信號/WE處于高態(tài)時，執(zhí)行讀操作并且讀出與主存儲磁心210的行地址Ra和列地址Ca相對應(yīng)的數(shù)據(jù)Qa1、Qa2、Qa3和Qa4。然后，當(dāng)寫使能信號/WE處于低態(tài)時，執(zhí)行寫操作并將與主存儲磁心210的行地址Rb和列地址Cb相對應(yīng)的數(shù)據(jù)Db0、Db1、Db2和Db3寫入進主存儲磁心210的“b”地址中。圖4中的陰影周期表示“無須理會”。
在“與非”閃存模式中，DRAM/NAND閃存模式信號DRAM/NAND具有邏輯高電平，并數(shù)據(jù)路徑被連接到子存儲磁心220。因此，在控制器238的控制下要寫入進“與非”閃存300中的數(shù)據(jù)寫入到子存儲磁心220。當(dāng)寫入進子存儲磁心220中的數(shù)據(jù)的大小具有“模塊”的大小時，激活“與非”閃存控制器242，并且由控制器238通過第二端口204將寫入進子存儲磁心220中的數(shù)據(jù)寫入到“與非”閃存300。
參考圖4，在“與非”閃存模式中，響應(yīng)于具有低態(tài)的芯片使能信號/CE和具有低態(tài)的寫使能信號/WE來執(zhí)行對“與非”閃存300的寫操作。將數(shù)據(jù)輸出到第二端口204的輸入和輸出線I/Ox并將輸出的數(shù)據(jù)寫入進“與非”閃存300中。信號CLE表示指令鎖存使能信號以及信號ALE表示地址鎖存使能信號，以及分別基于CLE和ALE信號將指令和地址多路復(fù)用到輸入和輸出線I/Ox。因此，可以基于“模塊”大小而決定子存儲磁心220。在根據(jù)本發(fā)明的一些實施例中，子存儲磁心200的大小等于或小于1MB(兆字節(jié))。
此外在“與非”閃存模式中，將從系統(tǒng)100所提供的地址用做“與非”閃存300的地址。當(dāng)行地址選通信號/RAS為邏輯低電平和DRAM/“與非”閃存模式信號為邏輯高電平時，使用地址緩沖器234將“與非”閃存300的地址鎖存進控制器238中。
響應(yīng)于具有激活狀態(tài)的芯片使能信號/CE和具有非激活狀態(tài)的寫使能信號/WE而由“與非”閃存控制器242從“與非”閃存300中讀出數(shù)據(jù)，同時通過第二端口204的輸入和輸出線I/Ox將數(shù)據(jù)寫入進子存儲磁心220中。接著，從子存儲磁心220中讀出寫入該子存儲磁心220中的數(shù)據(jù)并通過輸入/輸出緩沖器236將數(shù)據(jù)傳送到系統(tǒng)100。因此，在“與非”閃存模式中，可以以系統(tǒng)100訪問DRAM的速度將數(shù)據(jù)寫入到“與非”閃存300或從“與非”閃存300讀出數(shù)據(jù)。
圖5是說明根據(jù)本發(fā)明的一些示范性實施例的數(shù)據(jù)處理裝置的結(jié)構(gòu)的方框圖。參考圖5，數(shù)據(jù)處理裝置包括主機300和多芯片封裝半導(dǎo)體設(shè)備310。主機300包括微處理器和存儲控制器。主機300通過地址總線302、數(shù)據(jù)總線304和控制總線306連接到多芯片封裝半導(dǎo)體設(shè)備310。多芯片封裝(MCP)半導(dǎo)體設(shè)備310是一種其中在單個芯片封裝中實現(xiàn)存儲鏈路SDRAM(ML-SDRAM)312和“與非”閃存314的多芯片封裝(MCP)。ML-SDRAM 312通過數(shù)據(jù)總線316和控制總線318連接到“與非”閃存314。
本發(fā)明的地址總線302和數(shù)據(jù)總線304可以是與一般的同步DRAM相同的總線。控制總線306包括諸如CLK、CKE、DCS、RAS、CAS、WE、DQM等的控制信號線CTL，其通常用于DRAM控制信號線?？刂瓶偩€306還可以包括諸如FCS、WAIT等的信號線。FCS信號用來選擇“與非”閃存芯片而WAIT信號用來通知主機300完成了“與非”閃存芯片的讀、編程或擦除操作?？刂瓶偩€318包括諸如CLE、ALE、CE、RE、WE、RB那樣的閃存控制信號線FCTL。
圖6是說明圖5中的多芯片封裝半導(dǎo)體設(shè)備310的存儲鏈路非易失性存儲器(例如，ML-SDRAM)312的結(jié)構(gòu)的方框圖。參考圖6，ML-SDRAM 312包括地址產(chǎn)生電路410、主存儲磁心420、子存儲磁心(或緩沖存儲磁心)430、第一數(shù)據(jù)輸入和輸出單元440、第二數(shù)據(jù)輸入和輸出單元450以及控制器460。
地址產(chǎn)生電路410包括用來鎖存行地址信號的第一鎖存器411、用來鎖存列地址信號的第二鎖存器412、用來存儲地址信號的第一地址寄存器413、行計數(shù)器414、第一選擇器416和第二選擇器417。
在DRAM模式中，地址產(chǎn)生電路410使用第一和第二鎖存器411和412來鎖存行地址和列地址以將鎖存的行地址和列地址提供給第一和第二選擇器416和417。第一和第二選擇器416和417響應(yīng)于RA和CA控制信號，在DRAM模式下選擇第一和第二鎖存器411和412，并將行地址和列地址用做主存儲磁心420的地址信號。地址產(chǎn)生電路410在復(fù)制模式中將行地址和列地址存儲在第一地址寄存器413中。在操作的復(fù)制模式中，將存儲在主存儲磁心420中的數(shù)據(jù)復(fù)制到緩沖存儲磁心430中或者將存儲在緩沖存儲磁心430中的數(shù)據(jù)復(fù)制到主存儲磁心420中。
通過行計數(shù)器414將存儲在第一地址寄存器413中的行地址提供給第一選擇器416，而將列地址提供給第二選擇器415。第一和第二選擇器416和417響應(yīng)于RA和CA控制信號，在復(fù)制模式下選擇第一地址寄存器413和行計數(shù)器414，以便使用行地址和列地址作為主存儲磁心420的地址信號。
主存儲磁心420具有在執(zhí)行程序期間用于存儲數(shù)據(jù)的巨大容量。主存儲磁心420包括行解碼器421、列解碼器422、單元陣列423和列計數(shù)器424。行計數(shù)器414具有在復(fù)制模式下輸入的作為初始值的行地址信號并基于該初始值產(chǎn)生連續(xù)的行地址。列計數(shù)器424在DRAM的突發(fā)操作模式下和在復(fù)制模式下接收列地址信號來作為初始值并基于該初始值產(chǎn)生連續(xù)的列地址。
將緩沖存儲磁心430用作用來以“頁面”或“塊”為單位存儲數(shù)據(jù)的緩沖區(qū)。通常用稱為“塊”的存儲單元來擦除閃存，并通常用稱為“頁面”的存儲單元來對閃存重新編程和寫入?！皦K”包括多個“頁面”。緩沖存儲磁心430包括行解碼器431、列解碼器432和單元陣列433。緩沖存儲磁心430基于從控制器460提供的緩沖行地址信號BRA和緩沖列地址信號BCA來選擇單元。
第一數(shù)據(jù)輸入和輸出單元440充當(dāng)與SDRAM的數(shù)據(jù)輸入和輸出接口并包括讀緩沖器441、讀寄存器442、寫緩沖器443、寫寄存器444以及輸入和輸出驅(qū)動器445。讀緩沖器441受DRAM讀控制信號DR的控制而寫緩沖器443受DRAM寫控制信號DW的控制。第一數(shù)據(jù)輸入和輸出單元440允許以訪問SDRAM的速度在主機300和主存儲磁心420之間傳送數(shù)據(jù)。
第二數(shù)據(jù)輸入和輸出單元450充當(dāng)與“與非”閃存314的數(shù)據(jù)輸入和輸出接口并包括讀緩沖器451、讀寄存器452、寫緩沖器453、寫寄存器454和輸入和輸出驅(qū)動器455。讀緩沖器451受閃存讀控制信號FR的控制而寫緩沖器453受閃存寫控制信號FW的控制。第二數(shù)據(jù)輸入和輸出單元450允許以訪問“與非”閃存314的速度在“與非”閃存314和緩沖存儲磁心430之間傳送數(shù)據(jù)。
控制器460包括SDRAM控制邏輯電路461、ML控制邏輯電路462、閃存地址寄存器463和開關(guān)464。SDRAM控制邏輯電路461接收諸如CKE、DCS、RAS、CAS、WE和DQM那樣的SDRAM控制信號并解碼各種指令以產(chǎn)生內(nèi)部控制信號DR、DW、RA和CA。DR信號表示DRAM讀控制信號，DW信號表示DRAM寫控制信號，RA信號表示行地址選擇信號以及CA信號表示列地址選擇信號。
ML控制邏輯電路462接收來自主機300的FCS信號并產(chǎn)生諸如CLE、ALE、CE、RE和WE那樣的各種閃存控制信號。ML控制邏輯電路462響應(yīng)于來自“與非”閃存314的RB(讀/忙)信號產(chǎn)生WAIT信號以便將WAIT信號提供給主機300。ML控制邏輯電路462產(chǎn)生加載信號LD來控制第一地址寄存器413和閃存地址寄存器463。ML控制邏輯電路462產(chǎn)生行和列地址信號BRA和BCA以便將信號BRA和BCA提供到緩沖存儲磁心430。
在SDRAM控制邏輯電路461和ML控制邏輯電路462之間傳送操作模式信號STA。閃存地址寄存器463存儲從主機300通過第一數(shù)據(jù)輸入和輸出單元440提供的閃存314的地址并將所存儲的地址數(shù)據(jù)在LD信號的控制下通過第二數(shù)據(jù)輸入和輸出單元450提供給“與非”閃存314。
以下將描述由圖5所示的根據(jù)本發(fā)明的一些實施例的數(shù)據(jù)處理裝置的操作。在操作的SDRAM操作模式中，在根據(jù)本發(fā)明的一些實施例中，地址產(chǎn)生電路410的第一和第二選擇器416和417分別選擇第一和第二鎖存器411和412。因此，將從主機300所提供的行和列地址提供給主存儲磁心420來選擇特定的單元。在讀操作期間，從主存儲磁心420中讀出的數(shù)據(jù)通過第一數(shù)據(jù)輸入和輸出單元440輸出到主機300。在寫操作期間，將從主機300提供的數(shù)據(jù)存儲在主存儲磁心420中。
在操作的存儲鏈路模式中，在根據(jù)本發(fā)明的一些實施例中，ML-SDRAM 312充當(dāng)允許在主機300和“與非”閃存314之間傳送數(shù)據(jù)和指令等的緩沖器。
在操作的頁面讀模式(PRM)中，在根據(jù)本發(fā)明的一些實施例中，當(dāng)從主機300提供的信號CKE、DCS、RAS、FCS和WE被激活時，由SDRAM控制邏輯電路461激活RA和CA控制信號以便第一和第二選擇器416和417選擇第一地址寄存器413。將行地址信號存儲在第一地址寄存器413中。在讀操作期間，將存儲在第一地址寄存器413中的地址指定為目標(biāo)地址。
此外，ML控制邏輯電路462響應(yīng)于FCS信號的激活狀態(tài)來產(chǎn)生WAIT信號并將該WAIT信號輸出到主機300。因此，主機300可以通過檢測WAIT信號的激活狀態(tài)來識別正在執(zhí)行的ML-SDRAM 312的操作。
當(dāng)CAS信號被激活時，將列地址信號存儲在第一地址寄存器413中。在讀操作期間，將存儲在第一地址寄存器413中的行和列地址提供給主存儲磁心420作為指定了主存儲磁心420的目標(biāo)位置的初始地址，其中存儲了從“與非”閃存314讀取的數(shù)據(jù)。
通過數(shù)據(jù)線304將閃存地址數(shù)據(jù)(即，閃存300的地址)提供給第一數(shù)據(jù)輸入和輸出單元440。在閃存地址寄存器463中存儲所提供的閃存地址數(shù)據(jù)。提供存儲在閃存地址寄存器463中的閃存地址數(shù)據(jù)來作為指定源位置的初始地址，將從該源位置讀出閃存314的數(shù)據(jù)。
在從主機加載地址后，ML控制邏輯電路462激活信號CLE、CE和RE以將讀指令提供到閃存314。接著，激活A(yù)LE信號來取代CLE信號并通過第二數(shù)據(jù)輸入和輸出單元450將存儲在閃存地址寄存器463中的閃存地址數(shù)據(jù)提供給閃存314。
閃存314接收閃存地址數(shù)據(jù)來作為表示源位置的初始地址?；诮邮盏降拈W存地址數(shù)據(jù)，閃存314訪問數(shù)據(jù)的一個“頁面”并輸出一個頁面的數(shù)據(jù)。通過第二數(shù)據(jù)輸入和輸出單元450將從閃存314讀出的數(shù)據(jù)存儲在緩沖存儲磁心430中。按照ML控制邏輯電路462的BRA和BCA信號來訪問緩沖存儲磁心430以存儲數(shù)據(jù)的一個“頁面”。
在緩沖存儲磁心430中存儲從閃存314中讀取的數(shù)據(jù)之后，ML控制邏輯電路462產(chǎn)生BRA和BCA地址信號來訪問存儲在緩沖存儲磁心430中的數(shù)據(jù)。此外，ML控制邏輯電路462產(chǎn)生復(fù)制寫控制信號CW來控制開關(guān)464，以便將緩存存儲磁心430中的數(shù)據(jù)提供給主存儲磁心420。
此外，ML控制邏輯電路462將LD信號提供給第一地址寄存器413，以便可以將存儲在第一地址寄存器413中的目標(biāo)地址信號提供給主存儲磁心420。將存儲在第一地址寄存器413中的行和列地址提供給主存儲磁心420。將存儲在第一地址寄存器413中的目標(biāo)行地址加載到行計數(shù)器414中來作為初始值。行計數(shù)器414從該初始值開始計數(shù)。此外，將存儲在第一地址寄存器413中的目標(biāo)列地址加載到列計數(shù)器424中來作為初始值。列計數(shù)器424從該初始值開始計數(shù)。行計數(shù)器414和列計數(shù)器424連續(xù)計數(shù)直到將數(shù)據(jù)的“頁面”寫入進主存儲磁心420中為止。這樣，主存儲磁心420就執(zhí)行了寫操作。
信號INT在緩沖存儲磁心430執(zhí)行復(fù)制操作的同時保持激活狀態(tài)，它使能存儲在緩沖存儲磁心430中的將要復(fù)制到主存儲磁心420中的數(shù)據(jù)。因此，主機300可以識別出正在執(zhí)行的主存儲磁心420的操作。在以上復(fù)制操作期間，主機300保持SDRAM的中斷狀態(tài)。
當(dāng)數(shù)據(jù)完全從緩沖存儲磁心430中復(fù)制到主存儲磁心420時，終止PRM(頁面讀模式)操作。接著，WAIT信號變?yōu)榉羌せ顮顟B(tài)，隨后主機300可識別出PRM操作完成。
主機300檢測WAIT信號和INT信號的狀態(tài)，并當(dāng)WAIT信號為激活狀態(tài)時，主機300不產(chǎn)生與閃存相關(guān)聯(lián)的新指令，而當(dāng)INT信號為激活狀態(tài)時，主機300不產(chǎn)生與SDRAM相關(guān)聯(lián)的新指令。但是，當(dāng)WAIT信號為激活狀態(tài)而INT信號為非激活狀態(tài)時，主機300可以產(chǎn)生新的SDRAM指令來執(zhí)行獨立于閃存314的操作的另一個操作。
當(dāng)WAIT信號和INT信號兩者都為非激活狀態(tài)時，通過SDRAM的通用讀操作來訪問存儲在由目標(biāo)地址定位的目標(biāo)位置中的數(shù)據(jù)，從而完成閃存314的讀操作。
在操作的頁面寫模式(PWM)中，在根據(jù)本發(fā)明的一些實施例中，當(dāng)從主機300提供的信號CKE、DCS、RAS、FCS和RE被激活時，由SDRAM控制邏輯電路461激活RA和CA控制信號，以便第一和第二選擇器416和417選擇第一地址寄存器413。同時，將行地址信號存儲在第一地址寄存器413中。在寫操作期間，將存儲在第一地址寄存器413中的地址指定為源地址。
此外，ML控制邏輯電路462響應(yīng)于FCS信號的激活狀態(tài)來產(chǎn)生WAIT信號并將該WAIT信號輸出給主機300。因此，主機300可以通過檢測WAIT信號的激活狀態(tài)，來識別正在執(zhí)行的ML-SDRAM 312的操作。
在從主機300將地址加載到第一地址寄存器413之后，將存儲在第一地址寄存器413中的行和列地址提供給主存儲磁心420。將存儲在第一地址寄存器413中的行地址加載到行計數(shù)器414中來作為初始值而將存儲在第一地址寄存器413中的列地址加載到列計數(shù)器424中來作為初始值。
通過數(shù)據(jù)線304將閃存地址數(shù)據(jù)提供給第一數(shù)據(jù)輸入和輸出單元440。在閃存地址寄存器463中存儲所提供的閃存地址數(shù)據(jù)。提供存儲在閃存地址寄存器463中的閃存地址數(shù)據(jù)來作為表示目標(biāo)位置的起始地址，其中將數(shù)據(jù)寫入閃存314。
行計數(shù)器414從其初始值(即，存儲在第一地址寄存器413中的行地址)開始計數(shù)。此外，列計數(shù)器424從其初始值(即，存儲在第一地址寄存器413中的列地址)開始計數(shù)。行計數(shù)器414和列計數(shù)器424連續(xù)計數(shù)直到從主存儲磁心420讀出數(shù)據(jù)的一個“頁面”。這樣，從主存儲磁心420訪問數(shù)據(jù)的一個“頁面”。
ML控制邏輯電路462產(chǎn)生復(fù)制讀控制信號CR并控制開關(guān)464，以便將從主存儲磁心420讀出的數(shù)據(jù)提供給緩沖存儲磁心430。此外，基于BRA和BCA信號，從主存儲磁心420將數(shù)據(jù)復(fù)制到緩沖存儲磁心430。在從主存儲磁心復(fù)制數(shù)據(jù)的同時，ML控制邏輯電路462保持INT信號為激活狀態(tài)，從而通知主機300主存儲磁心420在運行中。當(dāng)復(fù)制操作完成時，INT信號變?yōu)榉羌せ顮顟B(tài)，并且開關(guān)464斷開。
當(dāng)從主機300將地址加載到閃存地址寄存器463之后，ML控制邏輯電路462產(chǎn)生具有激活狀態(tài)的信號CLE、CE和WE來將寫指令提供到閃存314。接著，激活A(yù)LE信號來取代CLE信號并通過第二數(shù)據(jù)輸入和輸出單元450將存儲在閃存地址寄存器463中的地址數(shù)據(jù)提供給閃存314。
閃存314接收地址數(shù)據(jù)并準(zhǔn)備基于作為表示目標(biāo)位置的起始地址的輸入地址數(shù)據(jù)來將數(shù)據(jù)的“頁面”寫入目標(biāo)位置中。通過第二數(shù)據(jù)輸入和輸出緩存器450將從緩沖存儲磁心430讀出的數(shù)據(jù)提供給閃存314。閃存314將讀出的數(shù)據(jù)存儲到指定的目標(biāo)位置。在寫入操作期間，閃存314將RB信號保持為激活狀態(tài)以通知ML控制邏輯電路462正在執(zhí)行寫入操作。當(dāng)寫入操作完成時，RB信號變?yōu)榉羌せ顮顟B(tài)，以及響應(yīng)于BR信號中的變化，在ML控制邏輯電路462的控制下將WAIT信號變?yōu)榉羌せ顮顟B(tài)。這樣，主機300就識別出PWM操作已完成。
因此，根據(jù)本發(fā)明，當(dāng)INT信號為非激活狀態(tài)時，數(shù)據(jù)可以在主機300和主存儲磁心240之間傳送而不管閃存314的操作。
在操作的塊讀取模式(BRM)中，在根據(jù)本發(fā)明的一些實施例中，閃存的一個“塊”相當(dāng)于幾十個頁面，例如，閃存的32個頁面。因此，當(dāng)緩沖存儲磁心430的大小相當(dāng)于一個“頁面”時，通過重復(fù)進行以上的PRM操作32次來從閃存314中讀取一個“塊”。當(dāng)緩沖存儲磁心430的大小相當(dāng)于一個“塊”時，一個頁面的大小可以變?yōu)榕c一個“塊”像對應(yīng)的大小以便執(zhí)行PRM操作。
在操作的塊寫入模式(BWM)中，在根據(jù)本發(fā)明的一些實施例中，在閃存中，一個“塊”包括幾十頁，例如，32頁。因此，當(dāng)緩沖存儲器的大小相當(dāng)于一個“頁面”時，通過重復(fù)進行以上的PWM操作32次來將數(shù)據(jù)的一個“塊”寫入到閃存。當(dāng)緩存存儲器的大小相當(dāng)于一個“塊”時，一個頁面的大小可以變?yōu)榕c一個“塊”相對應(yīng)的大小以便執(zhí)行PWM(頁面寫入模式)操作。
這樣，在系統(tǒng)板上的存儲控制器可以僅僅具有一個DRAM接口以便減小系統(tǒng)板的大小。因此，可以將其提供給諸如移動電話等要求降低厚度、重量、大小以降低包括有更小存儲控制器的系統(tǒng)板的尺寸的產(chǎn)品。
根據(jù)本發(fā)明的一些實施例，諸如“與非”閃存的低速非易失性存儲器可以使用一個以高速執(zhí)行的諸如DRAM的易失性存儲器的控制電路來訪問。該控制電路可以允許DRAM以低速與非易失性存儲器接口，其中高速易失性存儲器作為主存儲器而低速非易失性存儲器作為從存儲器。系統(tǒng)可以通過使用一個高速DRAM接口訪問低速非易失性存儲器。因此該系統(tǒng)僅包括一個DRAM接口，其可以降低設(shè)計的尺寸，簡化系統(tǒng)的結(jié)構(gòu)(例如，通過簡化存儲控制電路)。
根據(jù)上述本發(fā)明的優(yōu)選實施例可以理解，所附權(quán)利要求定義的本發(fā)明并不限于通過以上特定描述所闡明的詳細(xì)內(nèi)容，在不背離以下權(quán)利要求所保護的本發(fā)明的精神或范圍的情況下可以作出各種顯而易見的改變。
本申請要求在35 USC§119下的韓國專利申請序列第2004-6340號、申請日為2004年1月30日的優(yōu)先權(quán)，這里引用其整個公開內(nèi)容作為參考。
權(quán)利要求
1.一種多端口易失性存儲設(shè)備，包括第一端口，被配置為將數(shù)據(jù)傳送到外部主機系統(tǒng)和所述設(shè)備或從外部主機系統(tǒng)和所述設(shè)備傳送數(shù)據(jù)；易失性主存儲磁心，被配置為存儲在其處所接收到的數(shù)據(jù)并從其中讀取所請求的存儲數(shù)據(jù)；易失性子存儲磁心，被配置為存儲在其處所接收到的數(shù)據(jù)并從其中讀取所請求的存儲數(shù)據(jù)；連接到第一端口的主接口電路，被配置為在主模式中將數(shù)據(jù)提供給易失性主存儲磁心和第一端口或從易失性主存儲磁心和第一端口提供數(shù)據(jù)，并且被配置為在從模式中將數(shù)據(jù)提供給易失性子存儲磁心和第一端口或從易失性子存儲磁心和第一端口提供數(shù)據(jù)；第二端口，被配置為將數(shù)據(jù)傳送到外部非易失性存儲設(shè)備和所述設(shè)備或從外部非易失性存儲設(shè)備和所述設(shè)備傳送數(shù)據(jù)；以及連接到第二端口的子接口電路，被配置為在從模式中將數(shù)據(jù)提供給易失性子存儲磁心和第二端口或從易失性子存儲磁心和第二端口提供數(shù)據(jù)。
2.根據(jù)權(quán)利要求1所述的多端口易失性存儲設(shè)備，其中，主接口電路包括指令解碼器，被配置為對從外部主機系統(tǒng)所提供的指令進行解碼以產(chǎn)生至少一個內(nèi)部指令控制信號；地址緩沖器，被配置為基于從外部系統(tǒng)所提供的地址信號來產(chǎn)生至少一個內(nèi)部地址控制信號；數(shù)據(jù)輸入/輸出緩沖器，被配置為在主模式中在外部主機系統(tǒng)和易失性主存儲磁心之間傳送數(shù)據(jù)，并且被配置為在從模式中將數(shù)據(jù)傳送到外部主機系統(tǒng)和易失性子存儲磁心或從外部主機系統(tǒng)和易失性子存儲磁心傳送數(shù)據(jù)；以及控制器，被配置為響應(yīng)于從外部主機系統(tǒng)所提供的主/從模式選擇信號，基于通過地址緩沖器和數(shù)據(jù)輸入/輸出緩沖器所提供的第一控制數(shù)據(jù)來控制所述易失性主存儲磁心和所述易失性子存儲磁心。
3.根據(jù)權(quán)利要求1所述的多端口易失性存儲設(shè)備，其中，子接口電路包括“與非”型閃存控制器，被配置為響應(yīng)于所述控制器所提供的第二控制數(shù)據(jù)來控制在子存儲磁心和連接到第二端口的閃存之間的數(shù)據(jù)傳送。
4.根據(jù)權(quán)利要求1所述的多端口易失性存儲設(shè)備，其中，主接口電路還包括電源管理電路，被配置為響應(yīng)于從指令解碼器所提供的至少一個內(nèi)部指令控制信號來接通/斷開至易失性子存儲磁心和子接口電路的電源電壓的。
5.根據(jù)權(quán)利要求2所述的多端口易失性存儲設(shè)備，其中，易失性子存儲磁心相應(yīng)的容量包括存儲器的至少一個頁面或存儲器的一個塊，以存儲器的一個頁面或存儲器的一個塊為單位來訪問所述閃存。
6.一種多端口易失性存儲設(shè)備，包括易失性存儲磁心，被連接到被配置為從外部訪問該易失性存儲磁心或從該易失性存儲磁心訪問外部的設(shè)備的第一和第二端口的，其中該第一端口被配置為通過主機系統(tǒng)的外部訪問，而第二端口被配置為通過非易失性存儲設(shè)備的外部訪問。
7.根據(jù)權(quán)利要求6所述的多端口易失性存儲設(shè)備，其中，所述易失性存儲磁心還包括連接到第一端口的易失性主接口電路，被配置為在由主機系統(tǒng)發(fā)出信號的主模式中通過其進行訪問；和連接到第一端口和第二端口的易失性子接口電路，被配置為在由主機系統(tǒng)發(fā)出信號的從模式中通過其進行訪問。
8.根據(jù)權(quán)利要求7所述的多端口易失性存儲設(shè)備，其中，所述易失性主存儲磁心被配置為在主模式期間通過第一端口執(zhí)行讀和寫操作，并且還被配置為在從模式中執(zhí)行至易失性子存儲磁心的復(fù)制操作或來自易失性子存儲磁心的復(fù)制操作。
9.根據(jù)權(quán)利要求7所述的多端口易失性存儲設(shè)備，其中，所述易失性子存儲磁心被配置為在從模式中通過第一端口執(zhí)行讀和寫操作，并通過第一端口執(zhí)行對非易失性存儲器的從外部主機接收數(shù)據(jù)/將數(shù)據(jù)傳送到外部主機的非易失性讀和寫操作。
10.根據(jù)權(quán)利要求9所述的多端口易失性存儲設(shè)備，其中，所述易失性子存儲磁心被配置為在閃存模式寫操作期間經(jīng)由第一端口從外部主機接收數(shù)據(jù)，并且還被配置為經(jīng)由第二端口將數(shù)據(jù)提供給非易失性存儲設(shè)備。
11.根據(jù)權(quán)利要求9所述的多端口易失性存儲設(shè)備，其中，所述易失性子存儲磁心被配置為在閃存模式讀操作期間經(jīng)由第二端口從非易失性存儲器接收數(shù)據(jù)，并且還被配置為經(jīng)由第一端口將數(shù)據(jù)提供給外部主機。
12.根據(jù)權(quán)利要求9所述的多端口易失性存儲設(shè)備，其中，所述易失性子存儲磁心被配置為在頁面讀模式操作期間經(jīng)由第二端口從非易失性存儲器接收數(shù)據(jù)，并且還被配置為以1個頁面的大小將數(shù)據(jù)提供給易失性主存儲磁心。
13.根據(jù)權(quán)利要求12所述的多端口易失性存儲設(shè)備，其中，當(dāng)中斷信號處于非激活狀態(tài)中時，可由外部主機通過第一端口有效訪問從易失性子存儲磁心接收到的在易失性主存儲磁心中的數(shù)據(jù)。
14.根據(jù)權(quán)利要求13所述的多端口易失性存儲設(shè)備，其中，所述易失性子存儲磁心被配置為在等待信號處于非激活狀態(tài)中時執(zhí)行至非易失性存儲器中的讀操作或從非易失性存儲器中的寫操作。
15.根據(jù)權(quán)利要求9所述的多端口易失性存儲設(shè)備，其中，所述易失性主存儲磁心被配置為在頁面寫模式操作期間經(jīng)由第一端口從外部主機接收數(shù)據(jù)，并且還被配置為為了對非易失性存儲設(shè)備進行寫操作而以1個頁面的大小將數(shù)據(jù)提供給易失性子存儲磁心。
16.根據(jù)權(quán)利要求15所述的多端口易失性存儲設(shè)備，其中，在已經(jīng)將數(shù)據(jù)提供給易失性子存儲磁心之后，當(dāng)中斷信號處于非激活狀態(tài)中時，可由外部主機通過第一端口有效訪問主存儲磁心中的數(shù)據(jù)。
17.根據(jù)權(quán)利要求15所述的多端口易失性存儲設(shè)備，其中，所述易失性子存儲磁心被配置為在等待信號處于非激活狀態(tài)中時，執(zhí)行往非易失性存儲器中的讀操作或從非易失性存儲器中的寫操作。
18.根據(jù)權(quán)利要求1所述的多端口易失性存儲設(shè)備，其中，非易失性存儲器、易失性主存儲磁心和易失性子存儲磁心都被包括在單芯片封裝中。
19.根據(jù)權(quán)利要求1所述的多端口易失性存儲設(shè)備，其中，第二端口被配置為連接到“與非”類型的閃存，而且所述設(shè)備包括同步DRAM。
20.一種具有鏈路的高速存儲設(shè)備，通過該鏈路在該高速存儲設(shè)備和低速存儲器之間傳送數(shù)據(jù)，該高速存儲設(shè)備包括主存儲磁心；緩沖存儲磁心；連接在第一端口和主存儲磁心之間的第一數(shù)據(jù)輸入和輸出單元，用來允許在第一端口和主存儲磁心之間傳送數(shù)據(jù)，該第一端口連接到主機；連接在第二端口和緩沖存儲磁心之間的第二數(shù)據(jù)輸入和輸出單元，用來允許在第二端口和緩沖存儲磁心之間傳送數(shù)據(jù)，該第二端口連接到一閃存；第一地址寄存器，用來存儲主存儲磁心的第一地址；連接在第一和第二數(shù)據(jù)輸入和輸出單元之間的第二地址寄存器，用來存儲閃存的第二地址；以及控制器，其中在主存儲磁心的讀操作模式或?qū)懖僮髂Ｊ较拢摽刂破骰趶闹鳈C提供的地址對主存儲磁心進行尋址并通過第一數(shù)據(jù)輸入和輸出單元執(zhí)行讀操作或?qū)懖僮?，其中所述控制器，在閃存的讀操作模式下，通過第一數(shù)據(jù)輸入和輸出單元將從主機提供的源地址存儲在第二地址寄存器中，將目標(biāo)地址存儲在第一地址寄存器中，并通過第二數(shù)據(jù)輸入和輸出單元將存儲在第二地址寄存器中的源地址提供給閃存來作為該閃存的起始地址，將從閃存讀取的數(shù)據(jù)存儲在緩沖存儲磁心中，基于在第一地址寄存器中存儲的目標(biāo)地址將在緩沖存儲磁心中存儲的數(shù)據(jù)復(fù)制到主存儲磁心，以及通過第一數(shù)據(jù)輸入和輸出單元將所復(fù)制的數(shù)據(jù)從主存儲磁心讀出到主機，和其中，所述控制器，在閃存的寫操作模式下，通過第一數(shù)據(jù)輸入和輸出單元將從主機提供的目標(biāo)地址信號存儲在第二地址寄存器中，將源地址信號存儲在第一地址寄存器中，基于存儲在第一地址寄存器中的源地址將存儲在主存儲磁心中的數(shù)據(jù)復(fù)制到緩沖存儲磁心中來作為主存儲磁心的起始地址，以及通過第二數(shù)據(jù)輸入和輸出單元將復(fù)制的緩沖存儲磁心的數(shù)據(jù)輸出到閃存。
21.一種用于處理數(shù)據(jù)的裝置，包括主機，被配置為以第一速度訪問高速存儲器；低速存儲器，被配置為以低于第一速度的第二速度來運行；具有鏈路的高速存儲器，被配置為在高速存儲器和低速存儲器之間傳送第一數(shù)據(jù)，該高速存儲器與低速存儲器以低速連接，與主機以高速連接并允許低速存儲器以高速連接到主機。
22.一種用于處理數(shù)據(jù)的裝置，包括主機；非易失性存儲器；以及易失性存儲器，被配置為通過第一端口與非易失性存儲器連接，被配置為通過第二端口與主機連接，以及被配置為將非易失性存儲器與主機連接。
23.一種多芯片封裝的半導(dǎo)體設(shè)備，包括端口，被配置為連接到主機；非易失性存儲器；和連接到非易失性存儲器的易失性存儲器，該易失性存儲器通過所述端口與主機連接，其中在單個芯片封裝中實施所述非易失性存儲器和所述易失性存儲器。
全文摘要
一種多端口易失性存儲裝置包括被配置為將數(shù)據(jù)傳送到外部主機系統(tǒng)和設(shè)備或從其傳送數(shù)據(jù)的第一端口。易失性主存儲磁心，被配置為存儲在其處接收的數(shù)據(jù)并從其中讀取所請求的存儲數(shù)據(jù)。易失性子存儲磁心，被配置為存儲在其處接收的數(shù)據(jù)并從其中讀取所請求的存儲數(shù)據(jù)。連接到第一端口的主接口電路被配置為在主模式中將數(shù)據(jù)提供給易失性主存儲磁心和第一端口或從其中提供數(shù)據(jù)，以及在從模式中將數(shù)據(jù)提供給易失性子存儲磁心和第一端口或從其中提供數(shù)據(jù)。第二端口，被配置為將數(shù)據(jù)傳送到非易失性存儲設(shè)備和所述設(shè)備或從其傳送數(shù)據(jù)。連接到第二端口的子接口電路，被配置為在從模式中提供數(shù)據(jù)給易失性子存儲磁心和第一端口或從其提供數(shù)據(jù)。
文檔編號G11C8/16GK1716453SQ20051007418
公開日2006年1月4日 申請日期2005年1月31日 優(yōu)先權(quán)日2004年1月30日
發(fā)明者孫漢求, 金世振 申請人:三星電子株式會社